JP3469042B2 - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JP3469042B2 JP3469042B2 JP12439597A JP12439597A JP3469042B2 JP 3469042 B2 JP3469042 B2 JP 3469042B2 JP 12439597 A JP12439597 A JP 12439597A JP 12439597 A JP12439597 A JP 12439597A JP 3469042 B2 JP3469042 B2 JP 3469042B2
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/608—Details relating to cache mapping
- G06F2212/6082—Way prediction in set-associative cache
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、同一タグアドレス
を同一ウェイに記憶するようにしたキャッシュメモリに
関する。
を同一ウェイに記憶するようにしたキャッシュメモリに
関する。
【０００２】
【従来の技術】近年、マイクロプロセッサはクロック周
波数が向上し、メモリバンド幅も増大しているため、扱
うデータ量が非常に大きくなってきている。そのため、
キャッシュメモリの容量の大規模化への要求が高まって
きており、同時にキャッシュメモリのウェイ数も増大し
ている。
波数が向上し、メモリバンド幅も増大しているため、扱
うデータ量が非常に大きくなってきている。そのため、
キャッシュメモリの容量の大規模化への要求が高まって
きており、同時にキャッシュメモリのウェイ数も増大し
ている。
【０００３】図７に示す２ウェイセットアソシアティブ
構成の従来のキャッシュメモリにおいては、ミスヒット
が生じてタグアレー１００に格納されたタグアドレスな
らびにデータアレー１０１に格納されたデータを更新す
る際に、最も遠い過去に参照されたものを示すＬＲＵ(L
east Recentry Used) ビット１０２で示されるものと置
き換えるという方式が採用されていた。この方式では、
置き換えられるタグアドレスはミスヒットしたエントリ
のどちらのウェイ（ウェイ０又はウェイ１）に格納され
るかということはタグアドレスの内容によっては規定さ
れていなかった。このため、同一のタグアドレスが同一
のウェイに格納されるとは限らなかった。
構成の従来のキャッシュメモリにおいては、ミスヒット
が生じてタグアレー１００に格納されたタグアドレスな
らびにデータアレー１０１に格納されたデータを更新す
る際に、最も遠い過去に参照されたものを示すＬＲＵ(L
east Recentry Used) ビット１０２で示されるものと置
き換えるという方式が採用されていた。この方式では、
置き換えられるタグアドレスはミスヒットしたエントリ
のどちらのウェイ（ウェイ０又はウェイ１）に格納され
るかということはタグアドレスの内容によっては規定さ
れていなかった。このため、同一のタグアドレスが同一
のウェイに格納されるとは限らなかった。
【０００４】また、同一のタグアドレスにより連続して
キャッシュメモリがアクセスされるような場合に、同一
のタグアドレスが同一のウェイに格納されていないと、
直前にアクセスされたウェイにより次のアクセスでヒッ
トするウェイを予測できる可能性が低くなっていた。
キャッシュメモリがアクセスされるような場合に、同一
のタグアドレスが同一のウェイに格納されていないと、
直前にアクセスされたウェイにより次のアクセスでヒッ
トするウェイを予測できる可能性が低くなっていた。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来のキャッシュメモリにあっては、タグアドレスが同
じであってもキャッシュメモリ内の同一のウェイに格納
されるとは限らなかった。このため、キャッシュメモリ
をアクセスする際にヒットするウェイを予測する場合
に、例えば同一のタグアドレスによるアクセス時にヒッ
トするウェイの予測が的中する確率が低くなっていた。
したがって、キャッシュメモリの読み出し動作を効率良
くかつ高速に行うことが困難になるという不具合を招い
ていた。
従来のキャッシュメモリにあっては、タグアドレスが同
じであってもキャッシュメモリ内の同一のウェイに格納
されるとは限らなかった。このため、キャッシュメモリ
をアクセスする際にヒットするウェイを予測する場合
に、例えば同一のタグアドレスによるアクセス時にヒッ
トするウェイの予測が的中する確率が低くなっていた。
したがって、キャッシュメモリの読み出し動作を効率良
くかつ高速に行うことが困難になるという不具合を招い
ていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ヒットするウ
ェイを予測する際の予測の的中率を向上させ、キャッシ
ュアクセスを効率良くかつ高速に行うことができるキャ
ッシュメモリを提供することにある。
たものであり、その目的とするところは、ヒットするウ
ェイを予測する際の予測の的中率を向上させ、キャッシ
ュアクセスを効率良くかつ高速に行うことができるキャ
ッシュメモリを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、少なくとも２つ以上のウェ
イを備えてタグアドレスを記憶するタグメモリと、該タ
グメモリに記憶されたタグアドレスに対応してデータを
格納するデータメモリを有するキャッシュメモリにおい
て、前記タグメモリに記憶されているタグアドレスが前
記タグメモリのいずれのウェイに記憶されているかを示
すタグアドレスエントリテーブルと、前記タグメモリが
更新される時に、更新後のタグアドレスが前記タグアド
レスエントリテーブルに記憶されているか否かを判別
し、記憶されている場合には前記タグアドレスエントリ
テーブルが示すウェイの前記タグメモリに更新後のタグ
アドレスを格納する格納制御手段とを有することを特徴
とする。
に、請求項１記載の発明は、少なくとも２つ以上のウェ
イを備えてタグアドレスを記憶するタグメモリと、該タ
グメモリに記憶されたタグアドレスに対応してデータを
格納するデータメモリを有するキャッシュメモリにおい
て、前記タグメモリに記憶されているタグアドレスが前
記タグメモリのいずれのウェイに記憶されているかを示
すタグアドレスエントリテーブルと、前記タグメモリが
更新される時に、更新後のタグアドレスが前記タグアド
レスエントリテーブルに記憶されているか否かを判別
し、記憶されている場合には前記タグアドレスエントリ
テーブルが示すウェイの前記タグメモリに更新後のタグ
アドレスを格納する格納制御手段とを有することを特徴
とする。
【０００８】
【０００９】請求項２記載の発明は、少なくとも２つ以
上のウェイを備えてタグアドレスを記憶するタグメモリ
と、該タグメモリに記憶されたタグアドレスに対応して
データを格納する第１のデータメモリと、前記タグメモ
リに記憶されているタグアドレスが前記タグメモリのい
ずれのウェイに記憶されているかを示すタグアドレスエ
ントリテーブルと、前記タグメモリが更新される時に、
更新後のタグアドレスが前記タグアドレスエントリテー
ブルに記憶されているか否かを判別し、記憶されている
場合には前記タグアドレスエントリテーブルが示すウェ
イの前記タグメモリに更新後のタグアドレスを格納する
格納制御手段と、少なくとも２つ以上のウェイを備えて
タグアドレスを記憶するタグアドレスエントリレジスタ
と、該タグアドレスエントリレジスタに記憶されたタグ
アドレスに対応してデータを格納する第２のデータメモ
リを備え、前記タグアドレスエントリレジスタはそれぞ
れのウェイに対して１つのエントリを有し、それぞれの
ウェイのエントリに単一のタグアドレスを記憶してなる
ことを特徴とする。
上のウェイを備えてタグアドレスを記憶するタグメモリ
と、該タグメモリに記憶されたタグアドレスに対応して
データを格納する第１のデータメモリと、前記タグメモ
リに記憶されているタグアドレスが前記タグメモリのい
ずれのウェイに記憶されているかを示すタグアドレスエ
ントリテーブルと、前記タグメモリが更新される時に、
更新後のタグアドレスが前記タグアドレスエントリテー
ブルに記憶されているか否かを判別し、記憶されている
場合には前記タグアドレスエントリテーブルが示すウェ
イの前記タグメモリに更新後のタグアドレスを格納する
格納制御手段と、少なくとも２つ以上のウェイを備えて
タグアドレスを記憶するタグアドレスエントリレジスタ
と、該タグアドレスエントリレジスタに記憶されたタグ
アドレスに対応してデータを格納する第２のデータメモ
リを備え、前記タグアドレスエントリレジスタはそれぞ
れのウェイに対して１つのエントリを有し、それぞれの
ウェイのエントリに単一のタグアドレスを記憶してなる
ことを特徴とする。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態を説明する。
形態を説明する。
【００１３】図１はこの発明の一実施形態に係るキャッ
シュメモリの構成を示す図である。
シュメモリの構成を示す図である。
【００１４】図１において、キャッシュメモリは、２ウ
ェイセットアソシアティブ方式のキャッシュメモリであ
り、キャッシュメモリをアクセスする際に上位アドレス
となるタグアドレスを格納するタグメモリ１と、状態ビ
ットを格納するステートメモリ２と、タグアドレスに対
応してデータを格納するデータメモリ３と、キャッシュ
メモリをアクセスする際に下位アドレスとなるインデッ
クスアドレスとともに外部から与えられるタグアドレス
とタグメモリ１から読み出されたタグアドレスを比較し
てキャッシュヒット／キャッシュミスを判定する比較器
４と、比較器４の判定結果に基づいてキャッシュヒット
したウェイのデータメモリ３から読み出されたデータを
選択して出力する第１のウェイセレクタ５と、タグメモ
リ１に格納されているタグアドレスがタグメモリ１のい
ずれのウェイに記憶されているかを示すタグアドレスエ
ントリテーブル６と、タグメモリ１が更新される時に、
更新後のタグアドレスがタグアドレスエントリテーブル
６に記憶されているか否かを判別し、記憶されている場
合にはタグアドレスエントリテーブル６が示すウェイの
タグメモリ１に更新後のタグアドレスを格納する格納制
御手段となる比較器７及び第２のウェイセレクタ８を備
えて構成されている。なお、タグメモリ１を更新するた
めに参照する前述したＬＲＵビットをタグメモリ１に設
けるようにしてもよい。
ェイセットアソシアティブ方式のキャッシュメモリであ
り、キャッシュメモリをアクセスする際に上位アドレス
となるタグアドレスを格納するタグメモリ１と、状態ビ
ットを格納するステートメモリ２と、タグアドレスに対
応してデータを格納するデータメモリ３と、キャッシュ
メモリをアクセスする際に下位アドレスとなるインデッ
クスアドレスとともに外部から与えられるタグアドレス
とタグメモリ１から読み出されたタグアドレスを比較し
てキャッシュヒット／キャッシュミスを判定する比較器
４と、比較器４の判定結果に基づいてキャッシュヒット
したウェイのデータメモリ３から読み出されたデータを
選択して出力する第１のウェイセレクタ５と、タグメモ
リ１に格納されているタグアドレスがタグメモリ１のい
ずれのウェイに記憶されているかを示すタグアドレスエ
ントリテーブル６と、タグメモリ１が更新される時に、
更新後のタグアドレスがタグアドレスエントリテーブル
６に記憶されているか否かを判別し、記憶されている場
合にはタグアドレスエントリテーブル６が示すウェイの
タグメモリ１に更新後のタグアドレスを格納する格納制
御手段となる比較器７及び第２のウェイセレクタ８を備
えて構成されている。なお、タグメモリ１を更新するた
めに参照する前述したＬＲＵビットをタグメモリ１に設
けるようにしてもよい。
【００１５】タグアドレスエントリテーブル６は、タグ
メモリ１と同様に２ウェイで少なくとも２つ以上のエン
トリからなり、タグメモリ１に格納されたタグアドレス
がタグメモリ１に格納されたウェイと同一のウェイに格
納される。比較器７は、タグアドレスエントリテーブル
６のそれぞれのウェイ毎にそれぞれのエントリに対応し
て設けられており、外部から与えられるタグアドレスと
タグアドレスエントリテーブル６の各ウェイのそれぞれ
のエントリから読み出されたタグアドレスを比較し、比
較結果を第２のウェイセレクタ８に与える。第２のウェ
イセレクタ８は、比較結果を受けて、比較した両者の内
で一致したものがあれば、一致したタグアドレスがタグ
アドレスエントリテーブル６に格納されていたウェイと
同一のウェイのタグメモリ１に外部から与えられたタグ
アドレスを与えて格納する。
メモリ１と同様に２ウェイで少なくとも２つ以上のエン
トリからなり、タグメモリ１に格納されたタグアドレス
がタグメモリ１に格納されたウェイと同一のウェイに格
納される。比較器７は、タグアドレスエントリテーブル
６のそれぞれのウェイ毎にそれぞれのエントリに対応し
て設けられており、外部から与えられるタグアドレスと
タグアドレスエントリテーブル６の各ウェイのそれぞれ
のエントリから読み出されたタグアドレスを比較し、比
較結果を第２のウェイセレクタ８に与える。第２のウェ
イセレクタ８は、比較結果を受けて、比較した両者の内
で一致したものがあれば、一致したタグアドレスがタグ
アドレスエントリテーブル６に格納されていたウェイと
同一のウェイのタグメモリ１に外部から与えられたタグ
アドレスを与えて格納する。
【００１６】このような構成において、タグメモリ１が
更新される際にタグアドレスエントリテーブル６が参照
され、外部から与えられる更新後のタグアドレスと同一
のタグアドレスが以前にタグメモリ１のウェイ０に書か
れたことがあればウェイ０に、以前にウェイ１に書かれ
たことがあればウェイ１に格納されるように比較器７及
び第２のウェイセレクタ８により制御される。
更新される際にタグアドレスエントリテーブル６が参照
され、外部から与えられる更新後のタグアドレスと同一
のタグアドレスが以前にタグメモリ１のウェイ０に書か
れたことがあればウェイ０に、以前にウェイ１に書かれ
たことがあればウェイ１に格納されるように比較器７及
び第２のウェイセレクタ８により制御される。
【００１７】この実施形態では、キャッシュメモリのデ
ータを更新する時に、キャッシュメモリに格納されるデ
ータのタグアドレスに注目し、連続したある一定のアド
レスに対応するデータを同一ウェイに格納するように制
御されるので、特に命令キャッシュのように連続したあ
る一定のアドレスの命令を順次実行する場合など、デー
タを局所的に参照する場合に有効である。
ータを更新する時に、キャッシュメモリに格納されるデ
ータのタグアドレスに注目し、連続したある一定のアド
レスに対応するデータを同一ウェイに格納するように制
御されるので、特に命令キャッシュのように連続したあ
る一定のアドレスの命令を順次実行する場合など、デー
タを局所的に参照する場合に有効である。
【００１８】一方、キャッシュメモリからデータの読み
出しを高速化する手段として、最も近い過去に参照され
たタグアドレスを示すＭＲＵ(Most Recentry Used)ビッ
トを用いてタグアドレスのヒットチェック中に予めどち
らのウェイにヒットするかを予測し、データを先読みす
る手法がある。このＭＲＵビットによるデータの先読み
を上記実施形態に適用したものが図２に示す実施形態で
ある。
出しを高速化する手段として、最も近い過去に参照され
たタグアドレスを示すＭＲＵ(Most Recentry Used)ビッ
トを用いてタグアドレスのヒットチェック中に予めどち
らのウェイにヒットするかを予測し、データを先読みす
る手法がある。このＭＲＵビットによるデータの先読み
を上記実施形態に適用したものが図２に示す実施形態で
ある。
【００１９】この実施形態は、図１に示すタグアドレス
エントリテーブル６のそれぞれのウェイの各エントリに
ＭＲＵビット９を付加したものである。従来では、この
ＭＲＵビット９はＬＲＵビットと同様にメモリアレイと
してキャッシュメモリの構成要素となっていたのに比
べ、この実施形態では、タグアドレスエントリテーブル
６にＭＲＵビット９をアクセスするだけでデータの先読
み機能を簡単に実現することができる。なお、タグアド
レスエントリテーブル６を更新する際に使用するＬＲＵ
ビットをタグアドレスエントリテーブル６に設けるよう
にしてもよい。
エントリテーブル６のそれぞれのウェイの各エントリに
ＭＲＵビット９を付加したものである。従来では、この
ＭＲＵビット９はＬＲＵビットと同様にメモリアレイと
してキャッシュメモリの構成要素となっていたのに比
べ、この実施形態では、タグアドレスエントリテーブル
６にＭＲＵビット９をアクセスするだけでデータの先読
み機能を簡単に実現することができる。なお、タグアド
レスエントリテーブル６を更新する際に使用するＬＲＵ
ビットをタグアドレスエントリテーブル６に設けるよう
にしてもよい。
【００２０】図３はこの発明の他の実施形態に係るキャ
ッシュメモリの構成を示す図である。
ッシュメモリの構成を示す図である。
【００２１】この実施形態の特徴とするところは、４ウ
ェイのセットアソシアティブ方式のキャッシュ構成にお
いてタグアドレスを格納するタグメモリを簡略化してタ
グアドレスエントリレジスタ１０として構成したもので
あり、タグアドレスエントリレジスタ１０はそれぞれの
ウェイに対して１つのエントリを有し、それぞれのウェ
イのエントリに単一のタグアドレスを記憶するようにし
たことにあり、他は図１に示す実施形態と同様である。
すなわち、ウェイ０にはある１つのタグアドレス、ウェ
イ１には別の１つのタグアドレスという具合に、それぞ
れ１つのウェイに１つのタグアドレスを割り当てるよう
に格納し、図３に示す実施形態の４ウェイでは、それぞ
れのウェイに対応して４つの異なるタグアドレスをタグ
アドレスエントリレジスタ１０に格納する。キャッシュ
メモリへのアクセスにおいて、一度あるタグアドレスを
いずれかのウェイのタグエントリレジスタ１０に格納す
ると、次も同じウェイに格納する。
ェイのセットアソシアティブ方式のキャッシュ構成にお
いてタグアドレスを格納するタグメモリを簡略化してタ
グアドレスエントリレジスタ１０として構成したもので
あり、タグアドレスエントリレジスタ１０はそれぞれの
ウェイに対して１つのエントリを有し、それぞれのウェ
イのエントリに単一のタグアドレスを記憶するようにし
たことにあり、他は図１に示す実施形態と同様である。
すなわち、ウェイ０にはある１つのタグアドレス、ウェ
イ１には別の１つのタグアドレスという具合に、それぞ
れ１つのウェイに１つのタグアドレスを割り当てるよう
に格納し、図３に示す実施形態の４ウェイでは、それぞ
れのウェイに対応して４つの異なるタグアドレスをタグ
アドレスエントリレジスタ１０に格納する。キャッシュ
メモリへのアクセスにおいて、一度あるタグアドレスを
いずれかのウェイのタグエントリレジスタ１０に格納す
ると、次も同じウェイに格納する。
【００２２】タグアドレスエントリレジスタ１０には、
図４に示すようにそれぞれのウェイにＬＲＵビットを備
え、すべてのウェイで対応するタグアドレスが決まった
後はＬＲＵビットを参照して、最も遠い過去に参照され
たウェイに対して更新を行いデータを格納するように制
御される。
図４に示すようにそれぞれのウェイにＬＲＵビットを備
え、すべてのウェイで対応するタグアドレスが決まった
後はＬＲＵビットを参照して、最も遠い過去に参照され
たウェイに対して更新を行いデータを格納するように制
御される。
【００２３】このような構成にあっては、タグアドレス
をヒットチェックする際に従来のように大きなサイズの
タグメモリをアクセスするのではなく、小規模のタグア
ドレスエントリレジスタ１０だけをアクセスすればよい
ので、キャッシュメモリの動作の高速化が可能となる。
さらに、従来メモリアレイの１つとして構成しなければ
ならなかったＬＲＵビットをタグアドレスエントリレジ
スタ１０の附属ビットとして実現することができる。ま
た、この実施形態は、同時に有効となるタグアドレスの
エントリ数がウェイの数で限定されてしまうため、ウェ
イ数は多い方が多くのタグアドレスに対応することがで
きる。さらに、分岐命令であっても同じページ内ならタ
グアドレスが変化しないため、必要なエントリが更新さ
れてデータが失われるということはなく、命令処理がオ
ーバーヘッドなく実現できる。このような観点からみれ
ば、この実施形態のキャッシュメモリはサイズの大きな
キャッシュメモリに好適であり有効である。
をヒットチェックする際に従来のように大きなサイズの
タグメモリをアクセスするのではなく、小規模のタグア
ドレスエントリレジスタ１０だけをアクセスすればよい
ので、キャッシュメモリの動作の高速化が可能となる。
さらに、従来メモリアレイの１つとして構成しなければ
ならなかったＬＲＵビットをタグアドレスエントリレジ
スタ１０の附属ビットとして実現することができる。ま
た、この実施形態は、同時に有効となるタグアドレスの
エントリ数がウェイの数で限定されてしまうため、ウェ
イ数は多い方が多くのタグアドレスに対応することがで
きる。さらに、分岐命令であっても同じページ内ならタ
グアドレスが変化しないため、必要なエントリが更新さ
れてデータが失われるということはなく、命令処理がオ
ーバーヘッドなく実現できる。このような観点からみれ
ば、この実施形態のキャッシュメモリはサイズの大きな
キャッシュメモリに好適であり有効である。
【００２４】図５に示す実施形態の特徴とするところ
は、図３ならびに図４に示す実施形態に対して、図３な
らびに図４に示すタグアドレスエントリテーブル１０に
前述したＭＲＵビット１１を設け、このＭＲＵビット１
１によリデータを先読みするようにしたことにある。
は、図３ならびに図４に示す実施形態に対して、図３な
らびに図４に示すタグアドレスエントリテーブル１０に
前述したＭＲＵビット１１を設け、このＭＲＵビット１
１によリデータを先読みするようにしたことにある。
【００２５】従来では、このＭＲＵビット１１はＬＲＵ
ビットと同様にメモリアレイとしてキャッシュメモリの
構成要素になっていたのに比べ、この実施形態では、タ
グアドレスエントリレジスタ１０にＭＲＵビット１１を
追加するだけで、データの先読み機能が簡単に実現する
ことができる。さらに、同一のタグアドレスを同じウェ
イをまとめて格納しているので、ヒットするウェイの予
測による読み出し動作を単に直前のアクセスでヒットし
たウェイに決めておけばよいという、簡単な手法で実現
することができる。このようにしておけば、同じタグア
ドレスを参照する場合は同じウェイにヒットし続けるこ
とになり、先読みによるヒット率を確実に向上させるこ
とができ、かつ読み出し動作の高速化を図ることができ
る。さらに、先読みによるヒット率を向上させることが
できれば、キャッシュメモリのアクセスに使用されるイ
ンデックスアドレスに該当するデータメモリのすべての
エントリのメモリセルを一斉に活性化する必要が頻繁に
なくなり、キャッシュメモリの消費電力を低減すること
ができる。
ビットと同様にメモリアレイとしてキャッシュメモリの
構成要素になっていたのに比べ、この実施形態では、タ
グアドレスエントリレジスタ１０にＭＲＵビット１１を
追加するだけで、データの先読み機能が簡単に実現する
ことができる。さらに、同一のタグアドレスを同じウェ
イをまとめて格納しているので、ヒットするウェイの予
測による読み出し動作を単に直前のアクセスでヒットし
たウェイに決めておけばよいという、簡単な手法で実現
することができる。このようにしておけば、同じタグア
ドレスを参照する場合は同じウェイにヒットし続けるこ
とになり、先読みによるヒット率を確実に向上させるこ
とができ、かつ読み出し動作の高速化を図ることができ
る。さらに、先読みによるヒット率を向上させることが
できれば、キャッシュメモリのアクセスに使用されるイ
ンデックスアドレスに該当するデータメモリのすべての
エントリのメモリセルを一斉に活性化する必要が頻繁に
なくなり、キャッシュメモリの消費電力を低減すること
ができる。
【００２６】なお、この実施形態では、ウェイ数が多過
ぎると各ウェイのページサイズが小さくなり、分岐命令
で移動したアドレスの上位アドレスがタグアドレスを変
化させるような大きなアプリケーションソフトになると
タグアドレスの更新が頻繁になるため、キャッシュのヒ
ット率を下げることになる可能性がある。このため、キ
ャッシュメモリのウェイ数はアプリケーションソフトの
サイズに応じて適宜決定するようにすればよい。
ぎると各ウェイのページサイズが小さくなり、分岐命令
で移動したアドレスの上位アドレスがタグアドレスを変
化させるような大きなアプリケーションソフトになると
タグアドレスの更新が頻繁になるため、キャッシュのヒ
ット率を下げることになる可能性がある。このため、キ
ャッシュメモリのウェイ数はアプリケーションソフトの
サイズに応じて適宜決定するようにすればよい。
【００２７】図６はこの発明の他の実施形態に係るキャ
ッシュメモリの構成を示す図である。
ッシュメモリの構成を示す図である。
【００２８】図６に示す実施形態の特徴とするところ
は、図１に示す実施形態のキャッシュメモリと図３に示
す実施形態のキャッシュメモリの双方を備えたことにあ
る。
は、図１に示す実施形態のキャッシュメモリと図３に示
す実施形態のキャッシュメモリの双方を備えたことにあ
る。
【００２９】このような構成において、比較的まとまり
のあるデータに対応したをタグアドレスをタグアドレス
エントリレジスタ１０に格納し、その他のタグアドレス
をタグメモリ１に格納するようにすれば、前述したそれ
ぞれのキャッシュメモリの特徴が生かされて、双方のキ
ャッシュメモリで得られる効果を得ることができる。ま
た、キャッシュメモリにアクセスした際に何回かタグア
ドレスが変わったにもかかわらずタグレジスタに１度も
ヒットしなかった場合には、最も遠い過去に参照された
ウェイを解放してタグアドレスエントリレジスタ１０の
タグアドレスを更新してデータを格納するという制御を
行うことにより、データの更新を行えばよい。
のあるデータに対応したをタグアドレスをタグアドレス
エントリレジスタ１０に格納し、その他のタグアドレス
をタグメモリ１に格納するようにすれば、前述したそれ
ぞれのキャッシュメモリの特徴が生かされて、双方のキ
ャッシュメモリで得られる効果を得ることができる。ま
た、キャッシュメモリにアクセスした際に何回かタグア
ドレスが変わったにもかかわらずタグレジスタに１度も
ヒットしなかった場合には、最も遠い過去に参照された
ウェイを解放してタグアドレスエントリレジスタ１０の
タグアドレスを更新してデータを格納するという制御を
行うことにより、データの更新を行えばよい。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、同一のタグアドレスを同一ウェイに格納するように
したので、ヒットするウェイを予測する際の予測の的中
率が向上し、キャッシュアクセスを効率良くかつ高速に
行うことができる。
ば、同一のタグアドレスを同一ウェイに格納するように
したので、ヒットするウェイを予測する際の予測の的中
率が向上し、キャッシュアクセスを効率良くかつ高速に
行うことができる。
【００３１】また、この発明によれば、キャッシュメモ
リアレーとは別のタグアドレスエントリテーブル又はタ
グアドレスエントリレジスタにＭＲＵビット又はＬＲＵ
ビットを設けるようにしたので、先読みによるヒット率
を確実に向上させることができ、キャッシュメモリアレ
ーを小型化することができる。
リアレーとは別のタグアドレスエントリテーブル又はタ
グアドレスエントリレジスタにＭＲＵビット又はＬＲＵ
ビットを設けるようにしたので、先読みによるヒット率
を確実に向上させることができ、キャッシュメモリアレ
ーを小型化することができる。
【図１】この発明の一実施形態に係るキャッシュメモリ
の構成を示す図である。
の構成を示す図である。
【図２】この発明の他の実施形態に係るキャッシュメモ
リの構成を示す図である。
リの構成を示す図である。
【図３】この発明の他の実施形態に係るキャッシュメモ
リの構成を示す図である。
リの構成を示す図である。
【図４】図３に示すタグアドレスエントリテーブルの構
成を示す図である。
成を示す図である。
【図５】この発明の他の実施形態に係るキャッシュメモ
リの構成を示す図である。
リの構成を示す図である。
【図６】この発明の他の実施形態に係るキャッシュメモ
リの構成を示す図である。
リの構成を示す図である。
【図７】従来のキャッシュメモリの構成を示す図であ
る。
る。
１ タグメモリ
２ ステートメモリ
３ データメモリ
４，７ 比較器
５，８ ウェイセレクタ
６ タグアドレスエントリテーブル
９，１１ ＭＲＵビット
１０ タグアドレスエントリテーブル
フロントページの続き
(56)参考文献 特開 昭61−271572（ＪＰ，Ａ)
特開 平８−6857（ＪＰ，Ａ)
特開 平２−278352（ＪＰ，Ａ)
特開 平２−272653（ＪＰ，Ａ)
特開 平２−161546（ＪＰ，Ａ)
特開 昭63−98749（ＪＰ，Ａ)
特開 昭58−205975（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/12
Claims (4)
- 【請求項１】 少なくとも２つ以上のウェイを備えてタ
グアドレスを記憶するタグメモリと、該タグメモリに記
憶されたタグアドレスに対応してデータを格納するデー
タメモリを有するキャッシュメモリにおいて、 前記タグメモリに記憶されているタグアドレスが前記タ
グメモリのいずれのウェイに記憶されているかを示すタ
グアドレスエントリテーブルと、 前記タグメモリが更新される時に、更新後のタグアドレ
スが前記タグアドレスエントリテーブルに記憶されてい
るか否かを判別し、記憶されている場合には前記タグア
ドレスエントリテーブルが示すウェイの前記タグメモリ
に更新後のタグアドレスを格納する格納制御手段とを有
することを特徴とするキャッシュメモリ。 - 【請求項２】 少なくとも２つ以上のウェイを備えてタ
グアドレスを記憶するタグメモリと、該タグメモリに記
憶されたタグアドレスに対応してデータを格納する第１
のデータメモリと、 前記タグメモリに記憶されているタグアドレスが前記タ
グメモリのいずれのウェイに記憶されているかを示すタ
グアドレスエントリテーブルと、 前記タグメモリが更新される時に、更新後のタグアドレ
スが前記タグアドレスエントリテーブルに記憶されてい
るか否かを判別し、記憶されている場合には前記タグア
ドレスエントリテーブルが示すウェイの前記タグメモリ
に更新後のタグアドレスを格納する格納制御手段と、 少なくとも２つ以上のウェイを備えてタグアドレスを記
憶するタグアドレスエントリレジスタと、該タグアドレ
スエントリレジスタに記憶されたタグアドレスに対応し
てデータを格納する第２のデータメモリを備え、 前記タグアドレスエントリレジスタはそれぞれのウェイ
に対して１つのエントリを有し、それぞれのウェイのエ
ントリに単一のタグアドレスを記憶してなることを特徴
とするキャッシュメモリ。 - 【請求項３】 最も近い過去に参照あるいは更新された
タグアドレスを示すＭＲＵ(Most Recentry Used)ビット
を、前記アドレスエントリテーブル及び／又は前記タグ
アドレスエントリレジスタに設けたことを特徴とする請
求項１又は２記載のキャッシュメモリ。 - 【請求項４】 最も遠い過去に参照あるいは更新された
タグアドレスを示すＬＲＵ(Least Recentry Used) ビッ
トを、前記アドレスエントリテーブル及び／又は前記タ
グアドレスエントリレジスタに設けたことを特徴とする
請求項１，２又は３のいずれか１項に記載のキャッシュ
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12439597A JP3469042B2 (ja) | 1997-05-14 | 1997-05-14 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12439597A JP3469042B2 (ja) | 1997-05-14 | 1997-05-14 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320275A JPH10320275A (ja) | 1998-12-04 |
| JP3469042B2 true JP3469042B2 (ja) | 2003-11-25 |
Family
ID=14884376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12439597A Expired - Fee Related JP3469042B2 (ja) | 1997-05-14 | 1997-05-14 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469042B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4713077B2 (ja) * | 2003-03-26 | 2011-06-29 | パナソニック株式会社 | 半導体装置 |
| WO2005008501A1 (ja) * | 2003-07-22 | 2005-01-27 | Fujitsu Limited | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
| US9304932B2 (en) * | 2012-12-20 | 2016-04-05 | Qualcomm Incorporated | Instruction cache having a multi-bit way prediction mask |
-
1997
- 1997-05-14 JP JP12439597A patent/JP3469042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10320275A (ja) | 1998-12-04 |
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