JPWO2019017109A1 - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

ＤＣ−ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れるリップル電流を低減する。本発明の一態様は、入力電圧（ＶＧ１）を昇圧させて出力電圧を得るＤＣ−ＤＣコンバータ（１）である。当該ＤＣ−ＤＣコンバータ（１）は、出力電圧を制御する複数のスイッチ素子（Ｑ１１−Ｑ１４）と、第２ノード（Ｎ１２）に接続されたインダクタ（Ｌ１）と、を備える。複数のスイッチ素子（Ｑ１１−Ｑ１４）の各スイッチ素子は、低電位側の第１ノード（Ｎ１１）と高電位側の第２ノード（Ｎ１２）との間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される。複数のスイッチ素子（Ｑ１１−Ｑ１４）は、第１ノード（Ｎ１１）と第２ノード（Ｎ１２）との間に並列に接続される。

Description

本発明は、ＤＣ−ＤＣコンバータに関する。

ＤＣ−ＤＣコンバータでは、スイッチ素子のオン／オフを繰り返すことで出力電圧を制御するため、入力電流および出力電流にはスイッチ素子のスイッチング周波数と同期した脈動成分（リップル成分）が生ずる。リップル成分が大きい場合には入力電流および出力電流のピーク値が大きくなるため、ＤＣ−ＤＣコンバータを構成する各部品（スイッチ素子、ダイオード、キャパシタ等）について定格に余裕があるものを選定する必要があることに加え、各部品の発熱量が増加する。

一般に入力電流および出力電流のリップル成分を低減するためには、ＤＣ−ＤＣコンバータに含まれるコイルのインダクタンスを大きくすること、および／または、スイッチング周波数を高くすることが有効である。
回路構成を工夫することでリップル成分を低減することも提案されている。例えば、下記特許文献１には、インターリーブ方式の回路構成が記載されている。このインターリーブ方式の回路構成では、複数のスイッチングコンバータ回路が並列接続され、各スイッチングコンバータ回路は、リアクタ、スイッチ素子、および、逆流防止素子からなる。各スイッチングコンバータ回路のスイッチ素子が順にオンすることによって、各スイッチ素子のスイッチング周波数を低くして、複数のスイッチ素子によって得られる擬似的なスイッチング周波数が高くなるように動作する。

特許第５８４７０２２号公報

しかし、入力電流および出力電流のリップル成分を低減するためにインダクタンスを大きくした場合には、コイルの外形も大きくなる。他方、入力電流および出力電流のリップル成分を低減するためにスイッチング周波数を高くした場合には、スイッチ素子の発熱量が増大することから、排熱のためのヒートシンクが必要となる。そのため、インダクタンスを大きくする、あるいは、スイッチング周波数を高くするというリップル成分の低減方策では、ＤＣ−ＤＣコンバータ全体のサイズ増大、重量増加、コスト増加を招来するため好ましくない。
また、上記特許文献１に記載されたインターリーブ方式の回路構成では、複数のスイッチングコンバータ回路の各々がリアクタ、スイッチ素子、および、逆流防止素子を有しているため、装置全体のサイズ増大、重量増加、コスト増加は避けられない。さらに、インターリーブ方式の回路構成では、入力電流のリップル成分は各リアクタに流れる電流のリップル成分が重畳されて全体として小さくなる。しかし、並列接続された各リアクタに流れる電流のリップル成分は、入力電流のリップル成分と比べると大きいままである。そのため、インターリーブ方式の回路構成では、各リアクタに流れる電流のリップル成分は低減できていない。

そこで、本発明は、ＤＣ−ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れる電流のリップル成分を低減することを目的とする。

本願の例示的な第１発明は、入力電圧を昇圧又は降圧させて出力電圧を得るＤＣ−ＤＣコンバータである。当該ＤＣ−ＤＣコンバータは、前記出力電圧を制御する複数のスイッチ素子であって、各スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される、前記複数のスイッチ素子と、前記第１ノード又は前記第２ノードに接続されたインダクタと、を備え、前記複数のスイッチ素子は、前記第１ノードと前記第２ノードとの間に並列に接続される。

本発明によれば、ＤＣ−ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れる電流のリップル成分を低減することができる。

図１は、第１の実施形態に係る昇圧形ＤＣ−ＤＣコンバータの回路図である。 図２は、第１の実施形態に係る昇圧形ＤＣ−ＤＣコンバータの動作を示すタイミングチャートの一例である。 図３は、第１の実施形態に係る昇圧形ＤＣ−ＤＣコンバータの動作を示すタイミングチャートの別の例である。 図４は、第２の実施形態に係る降圧形ＤＣ−ＤＣコンバータの回路図である。 図５は、第２の実施形態に係る降圧形ＤＣ−ＤＣコンバータの動作を示すタイミングチャートの一例である。

（１）第１の実施形態
以下、本発明のＤＣ−ＤＣコンバータの一実施形態として、昇圧形ＤＣ−ＤＣコンバータ１について図１および図２を参照して説明する。

（１−１）本実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１の構成
図１は、本実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１の回路図である。図１に示すように、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１は、直流電圧源ＶＧ１による入力電圧を昇圧させて負荷Ｒ_Ｌに出力電圧を供給する非絶縁型コンバータである。昇圧形ＤＣ−ＤＣコンバータ１は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４、および制御部１０を含む。
ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４は、複数のスイッチ素子の一例である。

直流電圧源ＶＧ１の負極端子はノードＮ１１に接続され、直流電圧源ＶＧ１の正極端子はインダクタＬ１の一方の端に接続されている。ノードＮ１１の電位は基準電位（本実施形態の例では、接地電位）である。本実施形態の以下の説明において「電圧」は、特記しない限り、ノードＮ１１の電位を基準とした電位差を意味する。
インダクタＬ１の他方の端は、ノードＮ１２に接続されている。ノードＮ１２は、ダイオードＤ１のアノード端子に接続されている。ダイオードＤ１のカソード端子とノードＮ１１の間には、負荷Ｒ_ＬとキャパシタＣ１とが並列に接続されている。

ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４は、ノードＮ１１とノードＮ１２の間に並列に接続されている。すなわち、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ドレイン端子がノードＮ１２に接続され、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ソース端子がノードＮ１１に接続されている。
ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ゲート端子には、それぞれゲート電圧Ｖ_Ｇ１１，Ｖ_Ｇ１２，Ｖ_Ｇ１３，およびＶ_Ｇ１４が制御部１０から印加される。それによって、各ＮＭＯＳトランジスタは、低電位側のノードＮ１１（第１ノードの一例）と高電位側のノードＮ１２（高電位側の第２ノードの一例）との間を導通させる導通状態（オン状態；第１状態）、又は導通させない非導通状態（オフ状態；第２状態）のいずれかの状態に制御される。

制御部１０は、ゲート電圧Ｖ_Ｇ１１，Ｖ_Ｇ１２，Ｖ_Ｇ１３，およびＶ_Ｇ１４を生成し、各ＮＭＯＳトランジスタに送出する。それによって制御部１０は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち２以上のＮＭＯＳトランジスタについてオン状態の期間が重複しないように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の状態を制御する。

本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうちいずれかのＮＭＯＳトランジスタをオンにすると、オンになったＭＯＳトランジスタと、インダクタＬ１とを含む閉ループに電流Ｉ_Ｌが流れる。当該電流Ｉ_ＬによってインダクタＬ１にはエネルギーが蓄積される。このとき、ダイオードＤ１は非導通状態となっており、負荷Ｒ_Ｌに対してキャパシタＣ１から電流が供給される。
他方、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてをオフにすると、インダクタＬ１に蓄積されたエネルギーが逆起電力として放出されて、ダイオードＤ１が導通状態となる。そのため、インダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷Ｒ_Ｌへも供給される。このとき、負荷Ｒ_Ｌにかかる出力電圧は、直流電圧源ＶＧ１による入力電圧とインダクタＬ１で生ずる逆起電力の和からダイオードＤ１の順方向電圧を引いた値となる。

（１−２）本実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１の動作
次に、本実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１の動作について、図２および図３を参照して説明する。
図２および図３は、それぞれ、第１の実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートの一例である。図２および図３には、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４の各々のゲート電圧Ｖ_Ｇ１１，Ｖ_Ｇ１２，Ｖ_Ｇ１３，およびＶ_Ｇ１４のパルス波形と、ＮＭＯＳトランジスタのオン・オフの状態Ｌ_ＳＷと、インダクタＬ１を流れる電流Ｉ_Ｌの波形とを含む。状態Ｌ_ＳＷは、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４のいずれかがオンである場合にオン状態を示し、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４のすべてがオフである場合にオフ状態を示す。

前述したように、制御部１０は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち２以上のＮＭＯＳトランジスタについてオン状態の期間が重複しないように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の状態を制御するが、図２および図３はその一例を示している。
例えば図２において、時刻ｔ１〜ｔ９の期間に着目すると、以下のとおりとなっている。

・時刻ｔ１〜ｔ２の間にはＮＭＯＳトランジスタＱ１１がオンとなる。
・時刻ｔ２〜ｔ３の間にはすべてのＮＭＯＳトランジスタがオフとなる。
・時刻ｔ３〜ｔ４の間にはＮＭＯＳトランジスタＱ１２がオンとなる。
・時刻ｔ４〜ｔ５の間にはすべてのＮＭＯＳトランジスタがオフとなる。
・時刻ｔ５〜ｔ６の間にはＮＭＯＳトランジスタＱ１３がオンとなる。
・時刻ｔ６〜ｔ７の間にはすべてのＮＭＯＳトランジスタがオフとなる。
・時刻ｔ７〜ｔ８の間にはＮＭＯＳトランジスタＱ１４がオンとなる。
・時刻ｔ８〜ｔ９の間にはすべてのＮＭＯＳトランジスタがオフとなる。

制御部１０は、時刻ｔ９〜ｔ１７の期間、および時刻ｔ１７〜ｔ２５の期間についてもそれぞれ、時刻ｔ１〜ｔ９の期間と同様に、ＮＭＯＳトランジスタのオン・オフ状態を制御する。
その結果、ＮＭＯＳトランジスタの状態Ｌ_ＳＷは、時刻ｔ１〜ｔ２の期間、時刻ｔ２〜ｔ３の期間、…で順にオンとオフを繰り返すことになる。すなわち、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の個々のＮＭＯＳトランジスタの動作周波数の４倍の周波数で、ノードＮ１１とノードＮ１２の間を導通あるいは非導通とする動作が行われる。

図２に示すように、インダクタＬ１を流れる電流Ｉ_Ｌは、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のいずれかのＮＭＯＳトランジスタがオンする期間において増加し、すべてのＮＭＯＳトランジスタがオフする期間において減少する。この電流の増加と減少が繰り返されることで、図２に示すように、電流Ｉ_Ｌのリップル成分ΔＩ_Ｌが生ずる。

本実施形態の昇圧形ＤＣ−ＤＣコンバータ１において生ずるインダクタＬ１に流れる電流Ｉ_Ｌのリップル成分ΔＩ_Ｌは、単一のＮＭＯＳトランジスタを使用する場合と比較して、以下の点で有利である。
(i) 仮に単一のＮＭＯＳトランジスタのみを設け、当該ＮＭＯＳトランジスタを図２の状態Ｌ_ＳＷと同一のデューティ比であって、かつ図２の状態Ｌ_ＳＷよりも低周波数で動作させたとしたならば、インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌが過大となる。そのため、ダイオードＤ１、キャパシタＣ１等を各部品に関して定格に余裕がある部品を選定する必要が生ずる場合がある。一方、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、リップル成分ΔＩ_Ｌが小さいことから、定格に余裕がある部品を選定する必要がなく、低コストで済む。

(ii) 仮に単一のＮＭＯＳトランジスタのみを設け、当該ＮＭＯＳトランジスタを図２のＬ_ＳＷのタイミングで（つまり、高周波数で）動作させたとしたならば、当該ＮＭＯＳトランジスタによる発熱量が大きくなる。そのため、排熱のためのヒートシンクが必要となることから、ＤＣ−ＤＣコンバータの高コスト化および大型化を招来する。一方、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の個々のＮＭＯＳトランジスタの動作周波数は低いことから、各ＮＭＯＳトランジスタからの発熱量は比較的少ない。そのため、ＤＣ−ＤＣコンバータの高コスト化および大型化を抑制することが可能となる。

以上説明したように、本実施形態に係る昇圧形ＤＣ−ＤＣコンバータ１によれば、低電位側のノードＮ１１と高電位側のノードＮ１２の間を導通又は非導通とする複数のＮＭＯＳトランジスタが並列に接続される。そして、制御部１０は、複数のＮＭＯＳトランジスタのうち２以上のＮＭＯＳトランジスタについてオン状態（導通状態）の期間が重複しないように、各ＮＭＯＳトランジスタの状態を制御する。そのため、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、比較的低周波数で動作する各ＮＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌを低減することができる。インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌを低減することで、ＮＭＯＳトランジスタの状態Ｌ_ＳＷがオフのときにダイオードＤ１を流れる電流（つまり、出力電流）のリップル成分も低減することができる。その結果、ＤＣ−ＤＣコンバータの出力電流のリップル成分を低減することが可能となる。

なお、直流電圧源ＶＧ１による入力電圧をＶ_ＩＮ、インダクタＬ１のインダクタンスをＬ、複数のＮＭＯＳトランジスタによって動作するときのオン期間のデューティ比をduty、周波数をｆ_ＳＷとしたとき、インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌは、以下の式（１）で表される。

図３は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各々のオン期間のデューティ比（以下、単に「デューティ比」という。）が一定でない場合の例を示している。すなわち、図３において、ＮＭＯＳトランジスタの状態Ｌ_ＳＷが示すように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の全体でみた場合のデューティ比は徐々に低下している。デューティ比が変動する場合には、上記式（１）に表されているように、インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌは、デューティ比の変化に応じて変動する。その場合であっても、本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、比較的低周波数で動作する各ＮＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分を低減することが可能となる。

本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ＮＭＯＳトランジスタの１周期において各ＮＭＯＳトランジスタがオンとなる期間が占める割合（％）、すなわちデューティ比の総和が１００％未満である。
例えば、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各周期Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４はすべて同じ長さとなっている。ＮＭＯＳトランジスタＱ１１は、１周期Ｔ１１（時刻ｔ１〜ｔ９）の間の時刻ｔ１〜ｔ２においてオンとなるため、デューティ比は１２．５％である。同様に、ＮＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１４の各周期Ｔ１２，Ｔ１３，Ｔ１４において、それぞれデューティ比が１２．５％となる。そのため、各ＮＭＯＳトランジスタの１周期におけるデューティ比の総和は５０％となる。このデューティ比の総和の値は、ＮＭＯＳトランジスタの状態Ｌ_ＳＷにおけるデューティ比に等しい。

各ＮＭＯＳトランジスタのデューティ比の総和が１００％以上となることはないため、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間があることが保証される。ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間があることで、インダクタＬ１に蓄積されたエネルギーが逆起電力として放出されて、ダイオードＤ１を導通状態とすることができる。ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間にインダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷Ｒ_Ｌへも供給される。

本実施形態の昇圧形ＤＣ−ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうちいずれかのＮＭＯＳトランジスタがオンである期間の終了時刻と、当該ＮＭＯＳトランジスタに次いで別のＮＭＯＳトランジスタがオンとなる期間の開始時刻との間には、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間が設けられる。
例えば、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１（第１スイッチ素子の一例）がオンである期間の終了時刻は時刻ｔ２である。ＮＭＯＳトランジスタＱ１１に次いでＮＭＯＳトランジスタＱ１２（第２スイッチ素子の一例）がオンとなる期間の開始時刻は時刻ｔ３である。そして、時刻ｔ２と時刻ｔ３の間は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間となっている。

本実施形態の昇圧形ＤＣ−ＤＣコンバータ１において、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のいずれかのＮＭＯＳトランジスタがオンである期間と、当該ＮＭＯＳトランジスタに次いで別のＮＭＯＳトランジスタがオンである期間とは、各ＮＭＯＳトランジスタの１周期において９０度（＝３６０度／４）の位相差があることが好ましい。図２はその好ましい例である。
すなわち、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１（第１スイッチ素子の一例）がオンである期間は時刻ｔ１〜ｔ２である。ＮＭＯＳトランジスタＱ１１に次いでＮＭＯＳトランジスタＱ１２がオンである期間はｔ３〜ｔ４である。従って、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とでは、オンである期間（オン期間）の位相差が時刻ｔ１〜ｔ３の期間に相当する位相差、つまり各ＮＭＯＳトランジスタの周期において９０度の位相差があることがわかる。ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３のオン期間の位相差、ＮＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４のオン期間の位相差、ＮＭＯＳトランジスタＱ１４とＮＭＯＳトランジスタＱ１１のオン期間の位相差についても９０度である。
このように各ＮＭＯＳトランジスタで均等に位相差を設定することで、インダクタＬ１に流れる電流のリップル成分ΔＩ_Ｌの値の時間の経過に伴う変動が小さくなり、リップル成分ΔＩ_ＬのＰ−Ｐ(Peak to Peak)値を同一周期内で均一にすることができる。

なお、本実施形態では、ノードＮ１１とノードＮ１２の間に４個のＮＭＯＳトランジスタを設けた場合について説明したが、任意のＮ個（Ｎ：２以上の整数）のＮＭＯＳトランジスタＱ１が設ける場合には、以下のことがいえる。すなわち、いずれかのＮＭＯＳトランジスタがオンである期間と、当該ＮＭＯＳトランジスタに次いでオンとなる他のＮＭＯＳトランジスタがオンである期間とは、各ＮＭＯＳトランジスタの１周期において３６０／Ｎ（度）の位相差があることが好ましい。

（２）第２の実施形態
以下、本発明のＤＣ−ＤＣコンバータの別の実施形態として、降圧形ＤＣ−ＤＣコンバータ１Ａについて図４および図５を参照して説明する。

（２−１）本実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａの構成
図４は、本実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａの回路図である。図４に示すように、本実施形態の降圧形ＤＣ−ＤＣコンバータ１Ａは、直流電圧源ＶＧ１による入力電圧を降圧させて負荷Ｒ_Ｌに出力電圧を供給する非絶縁型コンバータである。降圧形ＤＣ−ＤＣコンバータ１Ａは、インダクタＬ２、ダイオードＤ２、キャパシタＣ２、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４、および制御部１０Ａを含む。
ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、複数のスイッチ素子の一例である。

直流電圧源ＶＧ１の正極端子はノードＮ２２に接続され、直流電圧源ＶＧ１の負極端子は基準電位（本実施形態の例では、接地電位）であるノードＮ１に接続されている。
インダクタＬ２の一方の端には、ノードＮ２１とダイオードＤ２のカソード端子が接続されている。ダイオードＤ２のアノード端子はノードＮ１に接続されている。インダクタＬ２の他方の端とダイオードＤ２のアノード端子の間には、負荷Ｒ_ＬとキャパシタＣ２とが並列に接続されている。

ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、高電位側のノードＮ２２と低電位側のノードＮ２１の間に並列に接続されている。すなわち、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ソース端子がノードＮ２２に接続され、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ドレイン端子がノードＮ２１に接続されている。
ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ゲート端子には、それぞれゲート電圧Ｖ_Ｇ２１，Ｖ_Ｇ２２，Ｖ_Ｇ２３，およびＶ_Ｇ２４が制御部１０Ａから印加される。それによって、各ＰＭＯＳトランジスタは、低電位側のノードＮ２１と高電位側のノードＮ２２との間を導通させる導通状態（オン状態；第１状態）、又は導通させない非導通状態（オフ状態；第２状態）のいずれかの状態に制御される。

制御部１０Ａは、ゲート電圧Ｖ_Ｇ２１，Ｖ_Ｇ２２，Ｖ_Ｇ２３，およびＶ_Ｇ２４を生成し、各ＰＭＯＳトランジスタに送出する。それによって制御部１０Ａは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうち２以上のＰＭＯＳトランジスタについてオン状態の期間が重複しないように、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の状態を制御する。

本実施形態の降圧形ＤＣ−ＤＣコンバータ１Ａでは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうちいずれかのＰＭＯＳトランジスタがオンになる期間と、すべてのＰＭＯＳトランジスタがオフになる期間とが繰り返され、直流電圧源ＶＧ１の入力電圧を方形波電圧に変換する。
当該方形波電圧はインダクタＬ２およびキャパシタＣ２によるＬＣ型ローパスフィルタで平滑され、直流の出力電圧が得られる。出力電圧の大きさは、各ＰＭＯＳトランジスタに与えられるゲート電圧のデューティ比で決定される。
ＰＭＯＳトランジスタがすべてオフになった場合には、インダクタＬ２は、ＰＭＯＳトランジスタがオンのときに流れていた電流を維持しようとしてダイオードＤ２をオンさせる。

（２−２）本実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａの動作
次に、本実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａの動作について、図５を参照して説明する。
図５は、第２の実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａの動作を示すタイミングチャートである。図５には、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４の各々のゲート電圧Ｖ_Ｇ２１，Ｖ_Ｇ２２，Ｖ_Ｇ２３，およびＶ_Ｇ２４のパルス波形と、ＰＭＯＳトランジスタのオン・オフの状態Ｌ_ＳＷと、インダクタＬ２を流れる電流Ｉ_Ｌの波形とを含む。状態Ｌ_ＳＷは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４のいずれかがオンである場合にオン状態を示し、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４のすべてがオフである場合にオフ状態を示す。

前述したように、制御部１０Ａは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうち２以上のＰＭＯＳトランジスタについてオン状態の期間が重複しないように、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の状態を制御するが、図５はその一例を示している。
すなわち、図５において、時刻ｔ１〜ｔ９の期間に着目すると、以下のとおりとなっている。

・時刻ｔ１〜ｔ２の間にはＰＭＯＳトランジスタＱ２１がオンとなる。
・時刻ｔ２〜ｔ３の間にはすべてのＰＭＯＳトランジスタがオフとなる。
・時刻ｔ３〜ｔ４の間にはＰＭＯＳトランジスタＱ２２がオンとなる。
・時刻ｔ４〜ｔ５の間にはすべてのＰＭＯＳトランジスタがオフとなる。
・時刻ｔ５〜ｔ６の間にはＰＭＯＳトランジスタＱ２３がオンとなる。
・時刻ｔ６〜ｔ７の間にはすべてのＰＭＯＳトランジスタがオフとなる。
・時刻ｔ７〜ｔ８の間にはＰＭＯＳトランジスタＱ２４がオンとなる。
・時刻ｔ８〜ｔ９の間にはすべてのＰＭＯＳトランジスタがオフとなる。

制御部１０Ａは、時刻ｔ９〜ｔ１７の期間、および時刻ｔ１７〜ｔ２５の期間についてもそれぞれ、時刻ｔ１〜ｔ９の期間と同様に、ＰＭＯＳトランジスタのオン・オフ状態を制御する。
その結果、ＰＭＯＳトランジスタの状態Ｌ_ＳＷは、時刻ｔ１〜ｔ２の期間、時刻ｔ２〜ｔ３の期間、…で順にオンとオフを繰り返すことになる。すなわち、本実施形態の降圧形ＤＣ−ＤＣコンバータ１Ａでは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の個々のＰＭＯＳトランジスタの動作周波数の４倍の周波数で、ノードＮ２１とノードＮ２２の間を導通あるいは非導通とする動作が行われる。

図５に示すように、インダクタＬ２を流れる電流Ｉ_Ｌは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のいずれかのＰＭＯＳトランジスタがオンする期間において増加し、すべてのＰＭＯＳトランジスタがオフする期間において減少する。この電流の増加と減少が繰り返されることで、図５に示すように、電流Ｉ_Ｌのリップル成分ΔＩ_Ｌが生ずる。
本実施形態の降圧形ＤＣ−ＤＣコンバータ１Ａにおいて生ずるインダクタＬ２に流れるリップル成分ΔＩ_Ｌは、第１の実施形態において述べた(i)および(ii)と同様の観点から、単一のＰＭＯＳトランジスタを使用する場合と比較して有利である。

以上説明したように、本実施形態に係る降圧形ＤＣ−ＤＣコンバータ１Ａによれば、低電位側のノードＮ２１と高電位側のノードＮ２２の間を導通又は非導通とする複数のＰＭＯＳトランジスタが並列に接続される。そして、制御部１０Ａは、複数のＰＭＯＳトランジスタのうち２以上のＰＭＯＳトランジスタについてオン状態（導通状態）の期間が重複しないように、各ＰＭＯＳトランジスタの状態を制御する。そのため、本実施形態の降圧形ＤＣ−ＤＣコンバータ１Ａでは、比較的低周波数で動作する各ＰＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分を低減することができる。その結果、ＤＣ−ＤＣコンバータ１Ａの出力電流のリップル成分を低減することが可能となる。

以上、本発明のＤＣ−ＤＣコンバータの実施形態について詳細に説明したが、本発明のＤＣ−ＤＣコンバータは上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。例えば、第１の実施形態のＤＣ−ＤＣコンバータにおいて述べた個々の技術的特徴は、第２の実施形態のＤＣ−ＤＣコンバータにおいても適用可能である。

上述した各実施形態のＤＣ−ＤＣコンバータは、所望の出力電圧となるように出力電圧の検出値に応じてデューティ比を制御部が制御するようにした、スイッチングレギュレータとしてもよい。
上述した各実施形態のＤＣ−ＤＣコンバータでは、ＭＯＳトランジスタのオン・オフ状態を制御する制御部が含まれている場合について説明したが、その限りではなく、ＤＣ−ＤＣコンバータには制御部が含まれていなくてもよい。すなわち、ＤＣ−ＤＣコンバータの外部の制御装置から、ＭＯＳトランジスタのオン・オフ状態を制御するための信号がＤＣ−ＤＣコンバータに供給されるようにしてもよい。

上述した各実施形態では、ＭＯＳＦＥＴを４個並列に接続する構成を例示したが、その限りではない。並列接続するＭＯＳＦＥＴの数は２以上の任意の数にすることができる。例えばＮ個（Ｎは２以上の整数）のＭＯＳＦＥＴを並列に接続した場合、個々のＭＯＳＦＥＴの動作周波数のＮ倍の周波数で、低電位側のノードと高電位側のノードの間を導通あるいは非導通とする動作が行われる。その結果、多くのＭＯＳＦＥＴを並列に接続すればするほど、インダクタＬ１に流れる電流のリップル成分を低減させることができる。

上述した第２の実施形態では、スイッチ素子の例としてＰＭＯＳトランジスタの例を挙げたが、その限りではなく、ＮＭＯＳトランジスタを適用してもよい。
上述した各実施形態では、スイッチ素子の一例としてＭＯＳＦＥＴを挙げたが、その限りではない。スイッチ素子は、例えば、バイポーラトランジスタでもよいし、ＩＧＢＴでもよい。

複数のスイッチ素子の各々は、ＳｉＣまたはＧａＮのいずれかの化合物半導体を含むトランジスタであってもよい。
上述した実施形態のＤＣ−ＤＣコンバータでは、Ｓｉベースのスイッチ素子（例えば、ＳｉベースのＭＯＳＦＥＴ，Ｓｉベースのバイポーラトランジスタ、ＳｉベースのＩＧＢＴ）としても擬似的な高速スイッチングを行うことが可能になる。なお、スイッチ素子をＳｉＣまたはＧａＮベースのスイッチ素子（例えば、ＳｉＣベースのＭＯＳＦＥＴ，ＳｉＣベースのバイポーラトランジスタ、ＳｉＣベースのＩＧＢＴ）とした場合には、個々のスイッチ素子をより高速にスイッチング動作させることができる。そこで、ＳｉＣまたはＧａＮベースのスイッチ素子を上記各実施形態のＤＣ−ＤＣコンバータに適用することで、インダクタを流れる電流のリップル成分をさらに低減することができる。

１…昇圧形ＤＣ−ＤＣコンバータ、 １Ａ…降圧形ＤＣ−ＤＣコンバータ、 １０，１０Ａ…制御部、 ＶＧ１，ＶＧ２…直流電圧源、 Ｌ１，Ｌ２…インダクタ、 Ｄ１，Ｄ２…ダイオード、 Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４…ＮＭＯＳトランジスタ、 Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４…ＰＭＯＳトランジスタ、 Ｃ１，Ｃ２…キャパシタ、 Ｒ_Ｌ…負荷

Claims (6)

1. 入力電圧を昇圧又は降圧させて出力電圧を得るＤＣ−ＤＣコンバータであって、
   前記出力電圧を制御する複数のスイッチ素子であって、
   各スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される、前記複数のスイッチ素子と、
   前記第１ノード又は前記第２ノードに接続されたインダクタと、
   を備え、
   前記複数のスイッチ素子は、前記第１ノードと前記第２ノードとの間に並列に接続される、
   ＤＣ−ＤＣコンバータ。
2. 前記複数のスイッチ素子のうち２以上のスイッチ素子について前記第１状態の期間が重複しないように、前記複数のスイッチ素子の状態を制御する制御部を備えた、
   請求項１に記載されたＤＣ−ＤＣコンバータ。
3. 前記複数のスイッチ素子の各スイッチ素子の１周期において各スイッチ素子が前記第１状態となる期間が占める割合（％）の総和は、１００％未満である、
   請求項２に記載されたＤＣ−ＤＣコンバータ。
4. 前記複数のスイッチ素子のうち第１スイッチ素子が前記第１状態である期間の終了時刻と、前記第１スイッチ素子に次いで第２スイッチ素子が前記第１状態となる期間の開始時刻との間には、前記複数のスイッチ素子のすべてが前記第２状態となる期間が設けられる、
   請求項２から３のいずれかに記載されたＤＣ−ＤＣコンバータ。
5. 前記複数のスイッチ素子がＮ個（Ｎ：２以上の整数）のスイッチ素子からなる場合、前記第１スイッチ素子が前記第１状態である期間と、前記第２スイッチ素子が前記第１状態である期間とは、各スイッチ素子の１周期において３６０／Ｎ（度）の位相差がある、
   請求項２から４のいずれかに記載されたＤＣ−ＤＣコンバータ。
6. 前記複数のスイッチ素子の各々は、ＳｉＣまたはＧａＮのいずれかの化合物半導体を含むトランジスタである、
   請求項１から５のいずれかに記載されたＤＣ−ＤＣコンバータ。

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