WO2019017109A1 - Ｄｃ－ｄｃコンバータ - Google Patents

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WO2019017109A1
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inductor
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優志 名和
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日本電産株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a DC-DC converter.
  • a pulsating component (ripple component) synchronized with the switching frequency of the switch element is generated in the input current and the output current. If the ripple component is large, the peak values of the input current and output current will be large, so it is necessary to select the parts (switch elements, diodes, capacitors, etc.) that make up the DC-DC converter that have an allowance for the rating. In addition to certain things, the calorific value of each part increases.
  • Patent Document 1 describes a circuit configuration of an interleaving system.
  • a plurality of switching converter circuits are connected in parallel, and each switching converter circuit comprises a reactor, a switch element, and a backflow prevention element.
  • the switching frequency of each switch element is lowered to operate to increase the pseudo switching frequency obtained by the plurality of switch elements.
  • Patent No. 5847022 gazette
  • each of the plurality of switching converter circuits has a reactor, a switch element, and a backflow prevention element, so the size and weight of the entire apparatus increase. Cost increase is inevitable.
  • the ripple component of the input current is reduced as a whole by superimposing the ripple component of the current flowing through each reactor.
  • the ripple component of the current flowing in each of the reactors connected in parallel remains large compared to the ripple component of the input current. Therefore, in the circuit configuration of the interleave system, the ripple component of the current flowing in each reactor can not be reduced.
  • An object of the present invention is to reduce the ripple component of the current flowing through the inductor while suppressing the addition or enlargement of the component parts in the DC-DC converter.
  • a first exemplary invention of the present application is a DC-DC converter that steps up or down an input voltage to obtain an output voltage.
  • the DC-DC converter is a plurality of switch elements for controlling the output voltage, and each switch element is in a first state to conduct between the first node on the low potential side and the second node on the high potential side.
  • the inductors connected to the first node or the second node, the plurality of switch elements being controlled to be in any state of the second state which does not conduct or the second state, the plurality of switch elements comprising It is connected in parallel between the first node and the second node.
  • the DC-DC converter in the DC-DC converter, it is possible to reduce the ripple component of the current flowing through the inductor while suppressing the addition or enlargement of the component parts.
  • FIG. 1 is a circuit diagram of a step-up DC-DC converter according to a first embodiment.
  • FIG. 2 is an example of a timing chart showing the operation of the step-up DC-DC converter according to the first embodiment.
  • FIG. 3 is another example of the timing chart showing the operation of the step-up DC-DC converter according to the first embodiment.
  • FIG. 4 is a circuit diagram of a step-down DC-DC converter according to a second embodiment.
  • FIG. 5 is an example of a timing chart showing the operation of the step-down DC-DC converter according to the second embodiment.
  • step-up DC-DC converter 1 will be described below with reference to FIGS. 1 and 2 as an embodiment of the DC-DC converter of the present invention.
  • FIG. 1 is a circuit diagram of the step-up DC-DC converter 1 according to the present embodiment.
  • the step-up DC-DC converter 1 according to the present embodiment is a non-insulated converter that steps up an input voltage from a DC voltage source VG1 and supplies an output voltage to a load RL .
  • the step-up DC-DC converter 1 includes an inductor L1, a diode D1, a capacitor C1, NMOS transistors Q11, Q12, Q13, and Q14, and a control unit 10.
  • the NMOS transistors Q11, Q12, Q13, and Q14 are examples of a plurality of switch elements.
  • the negative terminal of the DC voltage source VG1 is connected to the node N11, and the positive terminal of the DC voltage source VG1 is connected to one end of the inductor L1.
  • the potential of the node N11 is a reference potential (in the example of the present embodiment, the ground potential). In the following description of the present embodiment, “voltage” means a potential difference based on the potential of the node N11 unless otherwise specified.
  • the other end of inductor L1 is connected to node N12.
  • the node N12 is connected to the anode terminal of the diode D1.
  • the load R L and the capacitor C 1 are connected in parallel between the cathode terminal of the diode D 1 and the node N 11.
  • the NMOS transistors Q11, Q12, Q13, and Q14 are connected in parallel between the node N11 and the node N12. That is, the drain terminals of the NMOS transistors Q11, Q12, Q13 and Q14 are connected to the node N12, and the source terminals of the NMOS transistors Q11, Q12, Q13 and Q14 are connected to the node N11.
  • the gate voltages V G11 , V G 12, V G 13 and V G 14 are applied from the control unit 10 to the gate terminals of the NMOS transistors Q11, Q12, Q13 and Q14, respectively.
  • each NMOS transistor is in a conductive state (on state) to conduct between the low potential side node N11 (an example of the first node) and the high potential side node N12 (an example of the second node on the high potential side).
  • First state or non-conductive state (off state; second state) which is not conducted.
  • the control unit 10 generates gate voltages V G 11, V G 12, V G 13 and V G 14 and sends them to the respective NMOS transistors.
  • the control unit 10 controls the states of the NMOS transistors Q11, Q12, Q13, and Q14 so that the ON state periods of two or more of the NMOS transistors Q11, Q12, Q13, and Q14 do not overlap.
  • step-up DC-DC converter 1 of the present embodiment when any one of the NMOS transistors Q11, Q12, Q13, and Q14 is turned on, a current flows in a closed loop including the MOS transistor turned on and the inductor L1. I L flows. Energy is accumulated in the inductor L1 by the current I L. At this time, the diode D1 is in a non-conductive state, and a current is supplied to the load R L from the capacitor C1. On the other hand, when all the NMOS transistors Q11, Q12, Q13 and Q14 are turned off, the energy stored in the inductor L1 is released as a back electromotive force, and the diode D1 becomes conductive.
  • the current flowing through the inductor L1 charges the capacitor C1 and is simultaneously supplied to the load R L.
  • the output voltage applied to the load R L is a value obtained by subtracting the forward voltage of the diode D1 from the sum of the input voltage from the DC voltage source VG1 and the back electromotive force generated in the inductor L1.
  • FIGS. 2 and 3 are each an example of a timing chart showing the operation of the step-up DC-DC converter 1 according to the first embodiment.
  • FIG 2 and FIG 3 NMOS transistors Q11, Q12, Q13, and each of the gate voltage V G 11 of Q14, V G 12, and the pulse waveform of V G 13 and V G 14,, of the NMOS transistor on and off State L SW and the waveform of the current I L flowing through the inductor L 1.
  • State L SW indicates the on state when any of NMOS transistors Q11, Q12, Q13, and Q14 is on, and the off state when all of NMOS transistors Q11, Q12, Q13, and Q14 are off. Show.
  • control unit 10 controls the states of the NMOS transistors Q11, Q12, Q13, and Q14 so that the ON state periods of two or more of the NMOS transistors Q11, Q12, Q13, and Q14 do not overlap.
  • FIG. 2 and FIG. 3 show an example thereof. For example, focusing on the period from time t1 to t9 in FIG. 2, the following is obtained.
  • the NMOS transistor Q11 is turned on between time t1 and t2. All the NMOS transistors are turned off between time t2 and t3.
  • the NMOS transistor Q12 is turned on between time t3 and t4. All the NMOS transistors are turned off between time t4 and t5.
  • the NMOS transistor Q13 is turned on between time t5 and t6. All the NMOS transistors are turned off between time t6 and t7.
  • the NMOS transistor Q14 is turned on between time t7 and t8. All the NMOS transistors are turned off between time t8 and time t9.
  • the control unit 10 controls the on / off state of the NMOS transistor also in the period of time t9 to t17 and the period of time t17 to t25 as in the period of time t1 to t9.
  • the state L SW of the NMOS transistor repeats ON and OFF sequentially in the period from time t1 to t2, the period from time t2 to t3, and so on. That is, in the step-up DC-DC converter 1 of the present embodiment, conduction or non-conduction between the node N11 and the node N12 is performed at a frequency four times the operating frequency of each NMOS transistor Q11, Q12, Q13, Q14. An operation to turn on is performed.
  • the current I L flowing through the inductor L1 increases during a period in which one of the NMOS transistors Q11, Q12, Q13 and Q14 is turned on, and decreases in a period during which all the NMOS transistors are turned off. .
  • the ripple component [Delta] I L of the current I L is generated ripple component [Delta]
  • Ripple component [Delta] I L of the current I L flowing through the inductor L1 arising in Boost DC-DC converter 1 of the present embodiment compared to using a single NMOS transistor, it is advantageous in the following points. (i) if provided only a single NMOS transistor, the NMOS transistors have the same duty ratio and the state L SW in FIG. 2, and compared with the state L SW in FIG. 2, if was was operated at a low frequency The ripple component ⁇ I L of the current flowing through the inductor L1 becomes excessive. Therefore, it may be necessary to select a component which has a margin for rating the respective components such as the diode D1 and the capacitor C1. On the other hand, the step-up DC-DC converter 1 of the present embodiment, since the ripple component [Delta] I L is small, it is not necessary to select a component which can afford the rated, requires only a low cost.
  • a plurality of NMOS transistors are electrically connected in parallel between the low potential side node N11 and the high potential side node N12. Connected to Then, the control unit 10 controls the state of each NMOS transistor such that the periods of the on state (conductive state) of two or more NMOS transistors out of the plurality of NMOS transistors do not overlap. Therefore, in the step-up DC-DC converter 1 of the present embodiment, each NMOS transistor operating at a relatively low frequency virtually operates at a high frequency as a whole, thereby suppressing the addition or enlargement of components.
  • FIG. 3 shows an example where the duty ratio (hereinafter simply referred to as "duty ratio") of the on period of each of the NMOS transistors Q11, Q12, Q13 and Q14 is not constant. That is, as shown by the state L SW of the NMOS transistor in FIG. 3, the duty ratio of the entire NMOS transistors Q11, Q12, Q13, and Q14 gradually decreases.
  • the duty ratio varies, as represented in the above formula (1), the ripple component [Delta] I L of the current flowing through the inductor L1 varies in response to changes in duty ratio.
  • each NMOS transistor operating at a relatively low frequency virtually operates at a high frequency. It is possible to reduce the ripple component of the current flowing through the inductor L1 while suppressing the increase in size.
  • the periods T11, T12, T13 and T14 of the NMOS transistors Q11, Q12, Q13 and Q14 all have the same length. Since the NMOS transistor Q11 is turned on at time t1 to t2 during one cycle T11 (time t1 to t9), the duty ratio is 12.5%.
  • the duty ratio is 12.5%. Therefore, the sum of duty ratios in one cycle of each NMOS transistor is 50%. The value of the sum of the duty ratios is equal to the duty ratio in the state LSW of the NMOS transistor.
  • the sum of the duty ratios of the respective NMOS transistors does not exceed 100%, it is guaranteed that there is a period in which all the NMOS transistors Q11, Q12, Q13 and Q14 are turned off. Since all the NMOS transistors Q11, Q12, Q13, and Q14 are turned off, the energy stored in the inductor L1 is released as a back electromotive force, and the diode D1 can be made conductive. The current flowing through the inductor L1 while the NMOS transistors Q11, Q12, Q13, and Q14 are all turned off charges the capacitor C1 and is also supplied to the load R L.
  • the start time of the period and the period when the NMOS transistors Q11, Q12, Q13, and Q14 are all turned off is provided.
  • the end time of the period in which the NMOS transistor Q11 (an example of the first switch element) is on is the time t2.
  • the start time of the period when the NMOS transistor Q12 (an example of the second switch element) is turned on next to the NMOS transistor Q11 is time t3.
  • time t2 and time t3 all of the NMOS transistors Q11, Q12, Q13 and Q14 are turned off.
  • there is a phase difference of 90 degrees ( 360 degrees / 4) in one cycle of each NMOS transistor.
  • FIG. 2 is a preferred example. That is, in the timing chart of FIG. 2, the period during which the NMOS transistor Q11 (an example of the first switch element) is on is from time t1 to t2. The period during which the NMOS transistor Q12 is on next to the NMOS transistor Q11 is t3 to t4.
  • phase difference between the on periods of the NMOS transistors Q12 and Q13, the on periods of the NMOS transistors Q13 and Q14, and the on periods of the NMOS transistors Q14 and Q11 is 90 degrees.
  • FIG. 4 is a circuit diagram of the step-down DC-DC converter 1A according to the present embodiment.
  • the step-down DC-DC converter 1A of the present embodiment is a non-isolated converter that steps down the input voltage from the DC voltage source VG1 to supply an output voltage to the load R L.
  • the step-down DC-DC converter 1A includes an inductor L2, a diode D2, a capacitor C2, PMOS transistors Q21, Q22, Q23, Q24, and a control unit 10A.
  • the PMOS transistors Q21, Q22, Q23, and Q24 are examples of a plurality of switch elements.
  • the positive electrode terminal of the direct current voltage source VG1 is connected to the node N22, and the negative electrode terminal of the direct current voltage source VG1 is connected to the node N1 which is a reference potential (ground potential in the example of this embodiment).
  • the node N21 and the cathode terminal of the diode D2 are connected to one end of the inductor L2.
  • the anode terminal of the diode D2 is connected to the node N1.
  • a load R L and a capacitor C 2 are connected in parallel between the other end of the inductor L 2 and the anode terminal of the diode D 2.
  • the PMOS transistors Q21, Q22, Q23 and Q24 are connected in parallel between the node N22 on the high potential side and the node N21 on the low potential side. That is, the source terminals of the PMOS transistors Q21, Q22, Q23 and Q24 are connected to the node N22, and the drain terminals of the PMOS transistors Q21, Q22, Q23 and Q24 are connected to the node N21.
  • the gate voltages V G21 , V G22 , V G 23 and V G 24 are applied from the control unit 10A to the gate terminals of the PMOS transistors Q21, Q22, Q23 and Q24, respectively. Thereby, each PMOS transistor is in a conductive state (on state; first state) for conducting between the low potential side node N 21 and the high potential side node N 22, or in a non-conductive state (off state; second state). State) is controlled.
  • the control unit 10A generates gate voltages V G 21, V G 22, V G 23 and V G 24 and sends them to the respective PMOS transistors.
  • the control unit 10A controls the states of the PMOS transistors Q21, Q22, Q23, and Q24 so that the ON state periods of two or more of the PMOS transistors Q21, Q22, Q23, and Q24 do not overlap.
  • the step-down DC-DC converter 1A of the present embodiment a period in which any one of the PMOS transistors Q21, Q22, Q23, and Q24 is on and a period in which all the PMOS transistors are off are repeated.
  • the input voltage of the DC voltage source VG1 is converted to a square wave voltage.
  • the square wave voltage is smoothed by an LC type low pass filter with an inductor L2 and a capacitor C2 to obtain a DC output voltage.
  • the magnitude of the output voltage is determined by the duty ratio of the gate voltage applied to each PMOS transistor.
  • the inductor L2 turns on the diode D2 in an effort to maintain the current that was flowing when the PMOS transistor was turned on.
  • FIG. 5 is a timing chart showing the operation of the step-down DC-DC converter 1A according to the second embodiment.
  • PMOS transistors Q21, Q22, Q23, and each of the gate voltage V G 21 of Q24, V G 22, V G 23, and a pulse waveform V G 24 the PMOS transistor on-off state L SW includes the waveform of the current I L flowing through the inductor L2.
  • State L SW indicates the on state when any of PMOS transistors Q21, Q22, Q23, and Q24 is on, and the off state when all of PMOS transistors Q21, Q22, Q23, and Q24 are off. Show.
  • the control unit 10A controls the states of the PMOS transistors Q21, Q22, Q23, and Q24 so that the ON state periods of two or more of the PMOS transistors Q21, Q22, Q23, and Q24 do not overlap.
  • FIG. 5 shows an example thereof. That is, focusing on the period from time t1 to t9 in FIG. 5, it is as follows.
  • the PMOS transistor Q21 is turned on between time t1 and t2. All PMOS transistors are turned off between time t2 and t3.
  • the PMOS transistor Q22 is turned on between time t3 and t4. All PMOS transistors are turned off between time t4 and t5.
  • the PMOS transistor Q23 is turned on between time t5 and t6. All PMOS transistors are turned off between time t6 and t7.
  • the PMOS transistor Q24 is turned on between time t7 and t8. All PMOS transistors are turned off between time t8 and t9.
  • the control unit 10A also controls the on / off state of the PMOS transistor in the period from time t9 to t17 and the period from time t17 to t25 as in the period from time t1 to t9.
  • the state L SW of the PMOS transistor repeats ON and OFF sequentially in the period from time t1 to t2, the period from time t2 to t3, and so on. That is, in the step-down DC-DC converter 1A according to the present embodiment, conduction or non-conduction between the node N21 and the node N22 is performed at a frequency four times the operating frequency of each PMOS transistor Q21, Q22, Q23, Q24. An operation to turn on is performed.
  • the current I L flowing through the inductor L 2 increases in a period in which one of the PMOS transistors Q21, Q22, Q23 and Q24 is turned on, and decreases in a period in which all the PMOS transistors are turned off. .
  • ripple component [Delta] I L of the current I L By increasing with a decrease in the current is repeated, as shown in FIG. 5, occurs ripple component [Delta] I L of the current I L.
  • the ripple component ⁇ I L flowing through the inductor L2 generated in the step-down DC-DC converter 1A of the present embodiment is a single PMOS transistor, from the same viewpoint as (i) and (ii) described in the first embodiment. It is advantageous compared with the case of using.
  • the plurality of PMOS transistors conducting or non-conducting between the node N21 on the low potential side and the node N22 on the high potential side are connected in parallel.
  • the control unit 10A controls the state of each of the PMOS transistors so that periods of the on state (conductive state) of two or more PMOS transistors among the plurality of PMOS transistors do not overlap. Therefore, in the step-down DC-DC converter 1A according to the present embodiment, each PMOS transistor operating at a relatively low frequency virtually operates at a high frequency as a whole, thereby suppressing the addition or enlargement of components.
  • the ripple component of the current flowing through the inductor L1 can be reduced. As a result, it is possible to reduce the ripple component of the output current of the DC-DC converter 1A.
  • the DC-DC converter of the present invention is not limited to the above-described embodiment. Further, various modifications and changes can be made to the embodiment described above without departing from the spirit of the present invention. For example, the individual technical features described in the DC-DC converter of the first embodiment are also applicable in the DC-DC converter of the second embodiment.
  • the DC-DC converter according to each of the above-described embodiments may be a switching regulator in which the control unit controls the duty ratio in accordance with the detected value of the output voltage so as to obtain a desired output voltage.
  • the DC-DC converter of each embodiment described above includes the control unit that controls the on / off state of the MOS transistor, the present invention is not limited to this, and the DC-DC converter includes the control unit. It does not have to be done. That is, a signal for controlling the on / off state of the MOS transistor may be supplied to the DC-DC converter from a controller outside the DC-DC converter.
  • the number of MOSFETs connected in parallel can be any number of two or more.
  • N is an integer of 2 or more
  • MOSFETs are connected in parallel, conduction or non-conduction between the low potential side node and the high potential side node at a frequency N times the operating frequency of each MOSFET An operation to turn on is performed.
  • the ripple component of the current flowing through the inductor L1 can be reduced.
  • the example of the PMOS transistor is given as an example of the switch element, the present invention is not limited to this, and an NMOS transistor may be applied.
  • MOSFET was mentioned as an example of a switch element, it is not the limitation.
  • the switch element may be, for example, a bipolar transistor or an IGBT.
  • Each of the plurality of switch elements may be a transistor including a compound semiconductor of either SiC or GaN.
  • a Si-based switch element for example, Si-based MOSFET, Si-based bipolar transistor, Si-based IGBT.
  • the switch element is a switch element based on SiC or GaN (for example, a MOSFET based on SiC, a bipolar transistor based on SiC, an IGBT based on SiC)
  • switching operation of each switch can be performed at higher speed. it can. Therefore, by applying a switch element based on SiC or GaN to the DC-DC converter of each of the above embodiments, the ripple component of the current flowing through the inductor can be further reduced.
  • SYMBOLS 1 step-up type DC-DC converter, 1A ... step-down type DC-DC converter, 10, 10A ... control part, VG1, VG2 ... DC voltage source, L1, L2 ... inductor, D1, D2 ... diode, Q11, Q12, Q13 , Q14 ... NMOS transistors, Q21, Q22, Q23, Q24 ... PMOS transistors, C1, C2 ... capacitors, R L ... load

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Abstract

ＤＣ－ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れるリップル電流を低減する。 本発明の一態様は、入力電圧（ＶＧ１）を昇圧させて出力電圧を得るＤＣ－ＤＣコンバータ（１）である。当該ＤＣ－ＤＣコンバータ（１）は、出力電圧を制御する複数のスイッチ素子（Ｑ１１－Ｑ１４）と、第２ノード（Ｎ１２）に接続されたインダクタ（Ｌ１）と、を備える。複数のスイッチ素子（Ｑ１１－Ｑ１４）の各スイッチ素子は、低電位側の第１ノード（Ｎ１１）と高電位側の第２ノード（Ｎ１２）との間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される。複数のスイッチ素子（Ｑ１１－Ｑ１４）は、第１ノード（Ｎ１１）と第２ノード（Ｎ１２）との間に並列に接続される。

Description

ＤＣ－ＤＣコンバータ
　本発明は、ＤＣ－ＤＣコンバータに関する。
　ＤＣ－ＤＣコンバータでは、スイッチ素子のオン／オフを繰り返すことで出力電圧を制御するため、入力電流および出力電流にはスイッチ素子のスイッチング周波数と同期した脈動成分（リップル成分）が生ずる。リップル成分が大きい場合には入力電流および出力電流のピーク値が大きくなるため、ＤＣ－ＤＣコンバータを構成する各部品（スイッチ素子、ダイオード、キャパシタ等）について定格に余裕があるものを選定する必要があることに加え、各部品の発熱量が増加する。
　一般に入力電流および出力電流のリップル成分を低減するためには、ＤＣ－ＤＣコンバータに含まれるコイルのインダクタンスを大きくすること、および／または、スイッチング周波数を高くすることが有効である。
　回路構成を工夫することでリップル成分を低減することも提案されている。例えば、下記特許文献１には、インターリーブ方式の回路構成が記載されている。このインターリーブ方式の回路構成では、複数のスイッチングコンバータ回路が並列接続され、各スイッチングコンバータ回路は、リアクタ、スイッチ素子、および、逆流防止素子からなる。各スイッチングコンバータ回路のスイッチ素子が順にオンすることによって、各スイッチ素子のスイッチング周波数を低くして、複数のスイッチ素子によって得られる擬似的なスイッチング周波数が高くなるように動作する。
特許第５８４７０２２号公報
　しかし、入力電流および出力電流のリップル成分を低減するためにインダクタンスを大きくした場合には、コイルの外形も大きくなる。他方、入力電流および出力電流のリップル成分を低減するためにスイッチング周波数を高くした場合には、スイッチ素子の発熱量が増大することから、排熱のためのヒートシンクが必要となる。そのため、インダクタンスを大きくする、あるいは、スイッチング周波数を高くするというリップル成分の低減方策では、ＤＣ－ＤＣコンバータ全体のサイズ増大、重量増加、コスト増加を招来するため好ましくない。
　また、上記特許文献１に記載されたインターリーブ方式の回路構成では、複数のスイッチングコンバータ回路の各々がリアクタ、スイッチ素子、および、逆流防止素子を有しているため、装置全体のサイズ増大、重量増加、コスト増加は避けられない。さらに、インターリーブ方式の回路構成では、入力電流のリップル成分は各リアクタに流れる電流のリップル成分が重畳されて全体として小さくなる。しかし、並列接続された各リアクタに流れる電流のリップル成分は、入力電流のリップル成分と比べると大きいままである。そのため、インターリーブ方式の回路構成では、各リアクタに流れる電流のリップル成分は低減できていない。
　そこで、本発明は、ＤＣ－ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れる電流のリップル成分を低減することを目的とする。
　本願の例示的な第１発明は、入力電圧を昇圧又は降圧させて出力電圧を得るＤＣ－ＤＣコンバータである。当該ＤＣ－ＤＣコンバータは、前記出力電圧を制御する複数のスイッチ素子であって、各スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される、前記複数のスイッチ素子と、前記第１ノード又は前記第２ノードに接続されたインダクタと、を備え、前記複数のスイッチ素子は、前記第１ノードと前記第２ノードとの間に並列に接続される。
　本発明によれば、ＤＣ－ＤＣコンバータにおいて、構成部品の追加あるいは大型化を抑制しつつ、インダクタに流れる電流のリップル成分を低減することができる。
図１は、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの回路図である。 図２は、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの動作を示すタイミングチャートの一例である。 図３は、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータの動作を示すタイミングチャートの別の例である。 図４は、第２の実施形態に係る降圧形ＤＣ－ＤＣコンバータの回路図である。 図５は、第２の実施形態に係る降圧形ＤＣ－ＤＣコンバータの動作を示すタイミングチャートの一例である。
　（１）第１の実施形態
　以下、本発明のＤＣ－ＤＣコンバータの一実施形態として、昇圧形ＤＣ－ＤＣコンバータ１について図１および図２を参照して説明する。
　（１－１）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の構成
　図１は、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の回路図である。図１に示すように、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１は、直流電圧源ＶＧ１による入力電圧を昇圧させて負荷ＲＬに出力電圧を供給する非絶縁型コンバータである。昇圧形ＤＣ－ＤＣコンバータ１は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４、および制御部１０を含む。
　ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４は、複数のスイッチ素子の一例である。
　直流電圧源ＶＧ１の負極端子はノードＮ１１に接続され、直流電圧源ＶＧ１の正極端子はインダクタＬ１の一方の端に接続されている。ノードＮ１１の電位は基準電位（本実施形態の例では、接地電位）である。本実施形態の以下の説明において「電圧」は、特記しない限り、ノードＮ１１の電位を基準とした電位差を意味する。
　インダクタＬ１の他方の端は、ノードＮ１２に接続されている。ノードＮ１２は、ダイオードＤ１のアノード端子に接続されている。ダイオードＤ１のカソード端子とノードＮ１１の間には、負荷ＲＬとキャパシタＣ１とが並列に接続されている。
　ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４は、ノードＮ１１とノードＮ１２の間に並列に接続されている。すなわち、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ドレイン端子がノードＮ１２に接続され、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ソース端子がノードＮ１１に接続されている。
　ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ゲート端子には、それぞれゲート電圧ＶＧ１１，ＶＧ１２，ＶＧ１３，およびＶＧ１４が制御部１０から印加される。それによって、各ＮＭＯＳトランジスタは、低電位側のノードＮ１１（第１ノードの一例）と高電位側のノードＮ１２（高電位側の第２ノードの一例）との間を導通させる導通状態（オン状態；第１状態）、又は導通させない非導通状態（オフ状態；第２状態）のいずれかの状態に制御される。
　制御部１０は、ゲート電圧ＶＧ１１，ＶＧ１２，ＶＧ１３，およびＶＧ１４を生成し、各ＮＭＯＳトランジスタに送出する。それによって制御部１０は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち２以上のＮＭＯＳトランジスタについてオン状態の期間が重複しないように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の状態を制御する。
　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうちいずれかのＮＭＯＳトランジスタをオンにすると、オンになったＭＯＳトランジスタと、インダクタＬ１とを含む閉ループに電流ＩＬが流れる。当該電流ＩＬによってインダクタＬ１にはエネルギーが蓄積される。このとき、ダイオードＤ１は非導通状態となっており、負荷ＲＬに対してキャパシタＣ１から電流が供給される。
　他方、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてをオフにすると、インダクタＬ１に蓄積されたエネルギーが逆起電力として放出されて、ダイオードＤ１が導通状態となる。そのため、インダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷ＲＬへも供給される。このとき、負荷ＲＬにかかる出力電圧は、直流電圧源ＶＧ１による入力電圧とインダクタＬ１で生ずる逆起電力の和からダイオードＤ１の順方向電圧を引いた値となる。
　（１－２）本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の動作
　次に、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の動作について、図２および図３を参照して説明する。
　図２および図３は、それぞれ、第１の実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１の動作を示すタイミングチャートの一例である。図２および図３には、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４の各々のゲート電圧ＶＧ１１，ＶＧ１２，ＶＧ１３，およびＶＧ１４のパルス波形と、ＮＭＯＳトランジスタのオン・オフの状態ＬＳＷと、インダクタＬ１を流れる電流ＩＬの波形とを含む。状態ＬＳＷは、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４のいずれかがオンである場合にオン状態を示し、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，およびＱ１４のすべてがオフである場合にオフ状態を示す。
　前述したように、制御部１０は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち２以上のＮＭＯＳトランジスタについてオン状態の期間が重複しないように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の状態を制御するが、図２および図３はその一例を示している。
　例えば図２において、時刻ｔ１～ｔ９の期間に着目すると、以下のとおりとなっている。
　・時刻ｔ１～ｔ２の間にはＮＭＯＳトランジスタＱ１１がオンとなる。
　・時刻ｔ２～ｔ３の間にはすべてのＮＭＯＳトランジスタがオフとなる。
　・時刻ｔ３～ｔ４の間にはＮＭＯＳトランジスタＱ１２がオンとなる。
　・時刻ｔ４～ｔ５の間にはすべてのＮＭＯＳトランジスタがオフとなる。
　・時刻ｔ５～ｔ６の間にはＮＭＯＳトランジスタＱ１３がオンとなる。
　・時刻ｔ６～ｔ７の間にはすべてのＮＭＯＳトランジスタがオフとなる。
　・時刻ｔ７～ｔ８の間にはＮＭＯＳトランジスタＱ１４がオンとなる。
　・時刻ｔ８～ｔ９の間にはすべてのＮＭＯＳトランジスタがオフとなる。
　制御部１０は、時刻ｔ９～ｔ１７の期間、および時刻ｔ１７～ｔ２５の期間についてもそれぞれ、時刻ｔ１～ｔ９の期間と同様に、ＮＭＯＳトランジスタのオン・オフ状態を制御する。
　その結果、ＮＭＯＳトランジスタの状態ＬＳＷは、時刻ｔ１～ｔ２の期間、時刻ｔ２～ｔ３の期間、…で順にオンとオフを繰り返すことになる。すなわち、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の個々のＮＭＯＳトランジスタの動作周波数の４倍の周波数で、ノードＮ１１とノードＮ１２の間を導通あるいは非導通とする動作が行われる。
　図２に示すように、インダクタＬ１を流れる電流ＩＬは、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のいずれかのＮＭＯＳトランジスタがオンする期間において増加し、すべてのＮＭＯＳトランジスタがオフする期間において減少する。この電流の増加と減少が繰り返されることで、図２に示すように、電流ＩＬのリップル成分ΔＩＬが生ずる。
　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１において生ずるインダクタＬ１に流れる電流ＩＬのリップル成分ΔＩＬは、単一のＮＭＯＳトランジスタを使用する場合と比較して、以下の点で有利である。
　(i) 仮に単一のＮＭＯＳトランジスタのみを設け、当該ＮＭＯＳトランジスタを図２の状態ＬＳＷと同一のデューティ比であって、かつ図２の状態ＬＳＷよりも低周波数で動作させたとしたならば、インダクタＬ１に流れる電流のリップル成分ΔＩＬが過大となる。そのため、ダイオードＤ１、キャパシタＣ１等を各部品に関して定格に余裕がある部品を選定する必要が生ずる場合がある。一方、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、リップル成分ΔＩＬが小さいことから、定格に余裕がある部品を選定する必要がなく、低コストで済む。
　(ii) 仮に単一のＮＭＯＳトランジスタのみを設け、当該ＮＭＯＳトランジスタを図２のＬＳＷのタイミングで（つまり、高周波数で）動作させたとしたならば、当該ＮＭＯＳトランジスタによる発熱量が大きくなる。そのため、排熱のためのヒートシンクが必要となることから、ＤＣ－ＤＣコンバータの高コスト化および大型化を招来する。一方、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の個々のＮＭＯＳトランジスタの動作周波数は低いことから、各ＮＭＯＳトランジスタからの発熱量は比較的少ない。そのため、ＤＣ－ＤＣコンバータの高コスト化および大型化を抑制することが可能となる。
　以上説明したように、本実施形態に係る昇圧形ＤＣ－ＤＣコンバータ１によれば、低電位側のノードＮ１１と高電位側のノードＮ１２の間を導通又は非導通とする複数のＮＭＯＳトランジスタが並列に接続される。そして、制御部１０は、複数のＮＭＯＳトランジスタのうち２以上のＮＭＯＳトランジスタについてオン状態（導通状態）の期間が重複しないように、各ＮＭＯＳトランジスタの状態を制御する。そのため、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、比較的低周波数で動作する各ＮＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分ΔＩＬを低減することができる。インダクタＬ１に流れる電流のリップル成分ΔＩＬを低減することで、ＮＭＯＳトランジスタの状態ＬＳＷがオフのときにダイオードＤ１を流れる電流（つまり、出力電流）のリップル成分も低減することができる。その結果、ＤＣ－ＤＣコンバータの出力電流のリップル成分を低減することが可能となる。
　なお、直流電圧源ＶＧ１による入力電圧をＶＩＮ、インダクタＬ１のインダクタンスをＬ、複数のＮＭＯＳトランジスタによって動作するときのオン期間のデューティ比をduty、周波数をｆＳＷとしたとき、インダクタＬ１に流れる電流のリップル成分ΔＩＬは、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　図３は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各々のオン期間のデューティ比（以下、単に「デューティ比」という。）が一定でない場合の例を示している。すなわち、図３において、ＮＭＯＳトランジスタの状態ＬＳＷが示すように、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の全体でみた場合のデューティ比は徐々に低下している。デューティ比が変動する場合には、上記式（１）に表されているように、インダクタＬ１に流れる電流のリップル成分ΔＩＬは、デューティ比の変化に応じて変動する。その場合であっても、本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、比較的低周波数で動作する各ＮＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分を低減することが可能となる。
　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ＮＭＯＳトランジスタの１周期において各ＮＭＯＳトランジスタがオンとなる期間が占める割合（％）、すなわちデューティ比の総和が１００％未満である。
　例えば、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各周期Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４はすべて同じ長さとなっている。ＮＭＯＳトランジスタＱ１１は、１周期Ｔ１１（時刻ｔ１～ｔ９）の間の時刻ｔ１～ｔ２においてオンとなるため、デューティ比は１２．５％である。同様に、ＮＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１４の各周期Ｔ１２，Ｔ１３，Ｔ１４において、それぞれデューティ比が１２．５％となる。そのため、各ＮＭＯＳトランジスタの１周期におけるデューティ比の総和は５０％となる。このデューティ比の総和の値は、ＮＭＯＳトランジスタの状態ＬＳＷにおけるデューティ比に等しい。
　各ＮＭＯＳトランジスタのデューティ比の総和が１００％以上となることはないため、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間があることが保証される。ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間があることで、インダクタＬ１に蓄積されたエネルギーが逆起電力として放出されて、ダイオードＤ１を導通状態とすることができる。ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間にインダクタＬ１に流れる電流は、キャパシタＣ１を充電すると同時に負荷ＲＬへも供給される。
　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１では、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のうちいずれかのＮＭＯＳトランジスタがオンである期間の終了時刻と、当該ＮＭＯＳトランジスタに次いで別のＮＭＯＳトランジスタがオンとなる期間の開始時刻との間には、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間が設けられる。
　例えば、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１（第１スイッチ素子の一例）がオンである期間の終了時刻は時刻ｔ２である。ＮＭＯＳトランジスタＱ１１に次いでＮＭＯＳトランジスタＱ１２（第２スイッチ素子の一例）がオンとなる期間の開始時刻は時刻ｔ３である。そして、時刻ｔ２と時刻ｔ３の間は、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のすべてがオフとなる期間となっている。
　本実施形態の昇圧形ＤＣ－ＤＣコンバータ１において、ＮＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４のいずれかのＮＭＯＳトランジスタがオンである期間と、当該ＮＭＯＳトランジスタに次いで別のＮＭＯＳトランジスタがオンである期間とは、各ＮＭＯＳトランジスタの１周期において９０度（＝３６０度／４）の位相差があることが好ましい。図２はその好ましい例である。
　すなわち、図２のタイミングチャートにおいて、ＮＭＯＳトランジスタＱ１１（第１スイッチ素子の一例）がオンである期間は時刻ｔ１～ｔ２である。ＮＭＯＳトランジスタＱ１１に次いでＮＭＯＳトランジスタＱ１２がオンである期間はｔ３～ｔ４である。従って、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とでは、オンである期間（オン期間）の位相差が時刻ｔ１～ｔ３の期間に相当する位相差、つまり各ＮＭＯＳトランジスタの周期において９０度の位相差があることがわかる。ＮＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３のオン期間の位相差、ＮＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４のオン期間の位相差、ＮＭＯＳトランジスタＱ１４とＮＭＯＳトランジスタＱ１１のオン期間の位相差についても９０度である。
　このように各ＮＭＯＳトランジスタで均等に位相差を設定することで、インダクタＬ１に流れる電流のリップル成分ΔＩＬの値の時間の経過に伴う変動が小さくなり、リップル成分ΔＩＬのＰ－Ｐ(Peak to Peak)値を同一周期内で均一にすることができる。
　なお、本実施形態では、ノードＮ１１とノードＮ１２の間に４個のＮＭＯＳトランジスタを設けた場合について説明したが、任意のＮ個（Ｎ：２以上の整数）のＮＭＯＳトランジスタＱ１が設ける場合には、以下のことがいえる。すなわち、いずれかのＮＭＯＳトランジスタがオンである期間と、当該ＮＭＯＳトランジスタに次いでオンとなる他のＮＭＯＳトランジスタがオンである期間とは、各ＮＭＯＳトランジスタの１周期において３６０／Ｎ（度）の位相差があることが好ましい。
　（２）第２の実施形態
　以下、本発明のＤＣ－ＤＣコンバータの別の実施形態として、降圧形ＤＣ－ＤＣコンバータ１Ａについて図４および図５を参照して説明する。
　（２－１）本実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａの構成
　図４は、本実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａの回路図である。図４に示すように、本実施形態の降圧形ＤＣ－ＤＣコンバータ１Ａは、直流電圧源ＶＧ１による入力電圧を降圧させて負荷ＲＬに出力電圧を供給する非絶縁型コンバータである。降圧形ＤＣ－ＤＣコンバータ１Ａは、インダクタＬ２、ダイオードＤ２、キャパシタＣ２、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４、および制御部１０Ａを含む。
　ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、複数のスイッチ素子の一例である。
　直流電圧源ＶＧ１の正極端子はノードＮ２２に接続され、直流電圧源ＶＧ１の負極端子は基準電位（本実施形態の例では、接地電位）であるノードＮ１に接続されている。
　インダクタＬ２の一方の端には、ノードＮ２１とダイオードＤ２のカソード端子が接続されている。ダイオードＤ２のアノード端子はノードＮ１に接続されている。インダクタＬ２の他方の端とダイオードＤ２のアノード端子の間には、負荷ＲＬとキャパシタＣ２とが並列に接続されている。
　ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、高電位側のノードＮ２２と低電位側のノードＮ２１の間に並列に接続されている。すなわち、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ソース端子がノードＮ２２に接続され、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ドレイン端子がノードＮ２１に接続されている。
　ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ゲート端子には、それぞれゲート電圧ＶＧ２１，ＶＧ２２，ＶＧ２３，およびＶＧ２４が制御部１０Ａから印加される。それによって、各ＰＭＯＳトランジスタは、低電位側のノードＮ２１と高電位側のノードＮ２２との間を導通させる導通状態（オン状態；第１状態）、又は導通させない非導通状態（オフ状態；第２状態）のいずれかの状態に制御される。
　制御部１０Ａは、ゲート電圧ＶＧ２１，ＶＧ２２，ＶＧ２３，およびＶＧ２４を生成し、各ＰＭＯＳトランジスタに送出する。それによって制御部１０Ａは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうち２以上のＰＭＯＳトランジスタについてオン状態の期間が重複しないように、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の状態を制御する。
　本実施形態の降圧形ＤＣ－ＤＣコンバータ１Ａでは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうちいずれかのＰＭＯＳトランジスタがオンになる期間と、すべてのＰＭＯＳトランジスタがオフになる期間とが繰り返され、直流電圧源ＶＧ１の入力電圧を方形波電圧に変換する。
　当該方形波電圧はインダクタＬ２およびキャパシタＣ２によるＬＣ型ローパスフィルタで平滑され、直流の出力電圧が得られる。出力電圧の大きさは、各ＰＭＯＳトランジスタに与えられるゲート電圧のデューティ比で決定される。
　ＰＭＯＳトランジスタがすべてオフになった場合には、インダクタＬ２は、ＰＭＯＳトランジスタがオンのときに流れていた電流を維持しようとしてダイオードＤ２をオンさせる。
　（２－２）本実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａの動作
　次に、本実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａの動作について、図５を参照して説明する。
　図５は、第２の実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａの動作を示すタイミングチャートである。図５には、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４の各々のゲート電圧ＶＧ２１，ＶＧ２２，ＶＧ２３，およびＶＧ２４のパルス波形と、ＰＭＯＳトランジスタのオン・オフの状態ＬＳＷと、インダクタＬ２を流れる電流ＩＬの波形とを含む。状態ＬＳＷは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４のいずれかがオンである場合にオン状態を示し、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，およびＱ２４のすべてがオフである場合にオフ状態を示す。
　前述したように、制御部１０Ａは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のうち２以上のＰＭＯＳトランジスタについてオン状態の期間が重複しないように、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の状態を制御するが、図５はその一例を示している。
　すなわち、図５において、時刻ｔ１～ｔ９の期間に着目すると、以下のとおりとなっている。
　・時刻ｔ１～ｔ２の間にはＰＭＯＳトランジスタＱ２１がオンとなる。
　・時刻ｔ２～ｔ３の間にはすべてのＰＭＯＳトランジスタがオフとなる。
　・時刻ｔ３～ｔ４の間にはＰＭＯＳトランジスタＱ２２がオンとなる。
　・時刻ｔ４～ｔ５の間にはすべてのＰＭＯＳトランジスタがオフとなる。
　・時刻ｔ５～ｔ６の間にはＰＭＯＳトランジスタＱ２３がオンとなる。
　・時刻ｔ６～ｔ７の間にはすべてのＰＭＯＳトランジスタがオフとなる。
　・時刻ｔ７～ｔ８の間にはＰＭＯＳトランジスタＱ２４がオンとなる。
　・時刻ｔ８～ｔ９の間にはすべてのＰＭＯＳトランジスタがオフとなる。
　制御部１０Ａは、時刻ｔ９～ｔ１７の期間、および時刻ｔ１７～ｔ２５の期間についてもそれぞれ、時刻ｔ１～ｔ９の期間と同様に、ＰＭＯＳトランジスタのオン・オフ状態を制御する。
　その結果、ＰＭＯＳトランジスタの状態ＬＳＷは、時刻ｔ１～ｔ２の期間、時刻ｔ２～ｔ３の期間、…で順にオンとオフを繰り返すことになる。すなわち、本実施形態の降圧形ＤＣ－ＤＣコンバータ１Ａでは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の個々のＰＭＯＳトランジスタの動作周波数の４倍の周波数で、ノードＮ２１とノードＮ２２の間を導通あるいは非導通とする動作が行われる。
　図５に示すように、インダクタＬ２を流れる電流ＩＬは、ＰＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のいずれかのＰＭＯＳトランジスタがオンする期間において増加し、すべてのＰＭＯＳトランジスタがオフする期間において減少する。この電流の増加と減少が繰り返されることで、図５に示すように、電流ＩＬのリップル成分ΔＩＬが生ずる。
　本実施形態の降圧形ＤＣ－ＤＣコンバータ１Ａにおいて生ずるインダクタＬ２に流れるリップル成分ΔＩＬは、第１の実施形態において述べた(i)および(ii)と同様の観点から、単一のＰＭＯＳトランジスタを使用する場合と比較して有利である。
　以上説明したように、本実施形態に係る降圧形ＤＣ－ＤＣコンバータ１Ａによれば、低電位側のノードＮ２１と高電位側のノードＮ２２の間を導通又は非導通とする複数のＰＭＯＳトランジスタが並列に接続される。そして、制御部１０Ａは、複数のＰＭＯＳトランジスタのうち２以上のＰＭＯＳトランジスタについてオン状態（導通状態）の期間が重複しないように、各ＰＭＯＳトランジスタの状態を制御する。そのため、本実施形態の降圧形ＤＣ－ＤＣコンバータ１Ａでは、比較的低周波数で動作する各ＰＭＯＳトランジスタが全体としては擬似的に高周波数で動作することから、構成部品の追加あるいは大型化を抑制しつつ、インダクタＬ１に流れる電流のリップル成分を低減することができる。その結果、ＤＣ－ＤＣコンバータ１Ａの出力電流のリップル成分を低減することが可能となる。
　以上、本発明のＤＣ－ＤＣコンバータの実施形態について詳細に説明したが、本発明のＤＣ－ＤＣコンバータは上記の実施形態に限定されない。また、上記の実施形態は、本発明の主旨を逸脱しない範囲において、種々の改良や変更が可能である。例えば、第１の実施形態のＤＣ－ＤＣコンバータにおいて述べた個々の技術的特徴は、第２の実施形態のＤＣ－ＤＣコンバータにおいても適用可能である。
　上述した各実施形態のＤＣ－ＤＣコンバータは、所望の出力電圧となるように出力電圧の検出値に応じてデューティ比を制御部が制御するようにした、スイッチングレギュレータとしてもよい。
　上述した各実施形態のＤＣ－ＤＣコンバータでは、ＭＯＳトランジスタのオン・オフ状態を制御する制御部が含まれている場合について説明したが、その限りではなく、ＤＣ－ＤＣコンバータには制御部が含まれていなくてもよい。すなわち、ＤＣ－ＤＣコンバータの外部の制御装置から、ＭＯＳトランジスタのオン・オフ状態を制御するための信号がＤＣ－ＤＣコンバータに供給されるようにしてもよい。
　上述した各実施形態では、ＭＯＳＦＥＴを４個並列に接続する構成を例示したが、その限りではない。並列接続するＭＯＳＦＥＴの数は２以上の任意の数にすることができる。例えばＮ個（Ｎは２以上の整数）のＭＯＳＦＥＴを並列に接続した場合、個々のＭＯＳＦＥＴの動作周波数のＮ倍の周波数で、低電位側のノードと高電位側のノードの間を導通あるいは非導通とする動作が行われる。その結果、多くのＭＯＳＦＥＴを並列に接続すればするほど、インダクタＬ１に流れる電流のリップル成分を低減させることができる。
　上述した第２の実施形態では、スイッチ素子の例としてＰＭＯＳトランジスタの例を挙げたが、その限りではなく、ＮＭＯＳトランジスタを適用してもよい。
　上述した各実施形態では、スイッチ素子の一例としてＭＯＳＦＥＴを挙げたが、その限りではない。スイッチ素子は、例えば、バイポーラトランジスタでもよいし、ＩＧＢＴでもよい。
　複数のスイッチ素子の各々は、ＳｉＣまたはＧａＮのいずれかの化合物半導体を含むトランジスタであってもよい。
　上述した実施形態のＤＣ－ＤＣコンバータでは、Ｓｉベースのスイッチ素子（例えば、ＳｉベースのＭＯＳＦＥＴ，Ｓｉベースのバイポーラトランジスタ、ＳｉベースのＩＧＢＴ）としても擬似的な高速スイッチングを行うことが可能になる。なお、スイッチ素子をＳｉＣまたはＧａＮベースのスイッチ素子（例えば、ＳｉＣベースのＭＯＳＦＥＴ，ＳｉＣベースのバイポーラトランジスタ、ＳｉＣベースのＩＧＢＴ）とした場合には、個々のスイッチ素子をより高速にスイッチング動作させることができる。そこで、ＳｉＣまたはＧａＮベースのスイッチ素子を上記各実施形態のＤＣ－ＤＣコンバータに適用することで、インダクタを流れる電流のリップル成分をさらに低減することができる。
　１…昇圧形ＤＣ－ＤＣコンバータ、　１Ａ…降圧形ＤＣ－ＤＣコンバータ、　１０，１０Ａ…制御部、　ＶＧ１，ＶＧ２…直流電圧源、　Ｌ１，Ｌ２…インダクタ、　Ｄ１，Ｄ２…ダイオード、　Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４…ＮＭＯＳトランジスタ、　Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４…ＰＭＯＳトランジスタ、　Ｃ１，Ｃ２…キャパシタ、　ＲＬ…負荷

Claims (6)

  1. 　入力電圧を昇圧又は降圧させて出力電圧を得るＤＣ－ＤＣコンバータであって、
    　前記出力電圧を制御する複数のスイッチ素子であって、
    　　各スイッチ素子は、低電位側の第１ノードと高電位側の第２ノードとの間を導通させる第１状態、又は導通させない第２状態のいずれかの状態に制御される、前記複数のスイッチ素子と、
    　前記第１ノード又は前記第２ノードに接続されたインダクタと、
    　を備え、
    　前記複数のスイッチ素子は、前記第１ノードと前記第２ノードとの間に並列に接続される、
    　ＤＣ－ＤＣコンバータ。
  2. 　前記複数のスイッチ素子のうち２以上のスイッチ素子について前記第１状態の期間が重複しないように、前記複数のスイッチ素子の状態を制御する制御部を備えた、
    　請求項１に記載されたＤＣ－ＤＣコンバータ。
  3. 　前記複数のスイッチ素子の各スイッチ素子の１周期において各スイッチ素子が前記第１状態となる期間が占める割合（％）の総和は、１００％未満である、
    　請求項２に記載されたＤＣ－ＤＣコンバータ。
  4. 　前記複数のスイッチ素子のうち第１スイッチ素子が前記第１状態である期間の終了時刻と、前記第１スイッチ素子に次いで第２スイッチ素子が前記第１状態となる期間の開始時刻との間には、前記複数のスイッチ素子のすべてが前記第２状態となる期間が設けられる、
    　請求項２から３のいずれかに記載されたＤＣ－ＤＣコンバータ。
  5. 　前記複数のスイッチ素子がＮ個（Ｎ：２以上の整数）のスイッチ素子からなる場合、前記第１スイッチ素子が前記第１状態である期間と、前記第２スイッチ素子が前記第１状態である期間とは、各スイッチ素子の１周期において３６０／Ｎ（度）の位相差がある、
    　請求項２から４のいずれかに記載されたＤＣ－ＤＣコンバータ。
  6. 　前記複数のスイッチ素子の各々は、ＳｉＣまたはＧａＮのいずれかの化合物半導体を含むトランジスタである、
    　請求項１から５のいずれかに記載されたＤＣ－ＤＣコンバータ。
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