JPWO2017056310A1 - 計算機および計算機の制御方法 - Google Patents
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Abstract
プロセッサは、OSを実行し、プロセッサは、OS上で複数のプロセスを実行し、複数のプロセスは、第一仮想ストレージ装置を含み、第一仮想ストレージ装置は、IO処理を実行し、IO処理されるデータを格納するキャッシュを含み、プロセッサは、計算機内のリソースを、複数のプロセスに割り当て、プロセッサは、メモリのうち、プロセスに割り当てられている物理アドレスを示す領域情報を作成し、プロセッサは、領域情報に基づいて、メモリから、物理的に連続する領域である連続領域を選択し、連続領域をキャッシュに割り当てる。
Description
Claims (12)
- 計算機であって、
メモリと、
前記メモリに接続されるプロセッサと、
を備え、
前記プロセッサは、OSを実行し、
前記プロセッサは、前記OS上で複数のプロセスを実行し、前記複数のプロセスは、第一仮想ストレージ装置を含み、前記第一仮想ストレージ装置は、IO処理を実行し、前記IO処理されるデータを格納するキャッシュを含み、
前記プロセッサは、前記計算機内のリソースを、前記複数のプロセスに割り当て、
前記プロセッサは、前記メモリのうち、前記複数のプロセスに割り当てられている物理アドレスを示す領域情報を作成し、
前記プロセッサは、前記領域情報に基づいて、前記メモリから、物理的に連続する領域である連続領域を選択し、前記連続領域を前記キャッシュに割り当てる、
計算機。 - 前記メモリ及び前記プロセッサに接続されるDMAコントローラを更に備え、
前記プロセッサは、DMA転送の転送元及び転送先を示すDMA転送要求を前記DMAコントローラへ発行し、前記転送元及び前記転送先の少なくとも一つは、前記キャッシュに含まれ、
前記DMAコントローラは、前記DMA転送要求に応じて、前記転送元に格納されているデータを前記転送先へDMA転送する、
請求項1に記載の計算機。 - 前記プロセッサは、前記キャッシュのサイズを特定サイズに設定するための設定要求を受けると、前記領域情報に基づいて、前記特定サイズを有する前記連続領域を確保できるか否かを判定し、
前記特定サイズを有する前記連続領域を確保できると判定された場合、前記プロセッサは、前記領域情報に基づいて、前記メモリから前記特定サイズを有する前記連続領域を選択する、
請求項2に記載の計算機。 - 前記プロセッサは、前記プロセッサの計算能力を前記複数のプロセスに割り当て、
前記プロセッサは、前記メモリの容量の一部を、前記複数のプロセスのうち前記キャッシュ以外に割り当てる、
請求項3に記載の計算機。 - 前記プロセッサは、前記メモリの一部である第一領域を前記OSに設定し、
前記プロセッサは、前記第一領域内の領域を、前記複数のプロセスに割り当て、
前記プロセッサは、前記メモリのうち前記第一領域と異なる第二領域から、前記連続領域を選択する、
請求項4に記載の計算機。 - 前記複数のプロセスの一つは、第二仮想ストレージ装置であり、
前記特定サイズを有する前記連続領域を確保できないと判定された場合、前記プロセッサは、前記第二領域のうち第一仮想ストレージ装置に割り当てられていない未割当領域のサイズが、前記特定サイズ以上であるか否かを判定し、
前記未割当領域のサイズが前記特定サイズ以上であると判定された場合、前記プロセッサは、前記第二領域のうち前記第二仮想ストレージ装置に割り当てられている特定領域を、前記未割当領域内の領域に変更することで、前記特定サイズを有する前記連続領域を確保する、
請求項5に記載の計算機。 - 前記未割当領域のサイズが前記特定サイズ以上であると判定された場合、前記プロセッサは、前記特定領域内のデータをクリーン状態に遷移させ、前記特定領域を解放し、前記未割当領域内の領域を前記第二仮想ストレージ装置に割り当てる、
請求項6に記載の計算機。 - 前記特定サイズを有する前記連続領域を確保できないと判定された場合、前記プロセッサは、前記領域情報に基づいて、前記複数のプロセスのうち仮想ストレージ装置以外である特定プロセスに割り当てられている領域を、前記メモリのうちプロセスに割り当てられていない未割当領域内の領域に変更することで、前記特定サイズを有する前記連続領域を確保する、
請求項4に記載の計算機。 - 前記特定サイズを有する前記連続領域を確保できないと判定された場合、前記プロセッサは、前記領域情報に基づいて、前記特定プロセスに割り当てられている領域を移動元領域として選択し、前記領域情報に基づいて、前記未割当領域内の領域を移動先領域として選択し、前記移動元領域内のデータを前記移動先領域へコピーし、前記特定プロセスに割り当てる領域を前記移動元領域から前記移動先領域へ変更することで、前記特定サイズを有する前記連続領域を確保する、
請求項8に記載の計算機。 - 前記プロセッサは、前記連続領域をピンダウンする、
請求項9に記載の計算機。 - 前記領域情報は、前記メモリのうち各プロセスに割り当てられている領域の物理アドレスを示す、
請求項10に記載の計算機。 - メモリと前記メモリに接続されるプロセッサとを含む計算機の、制御方法であって、
OSを実行し、
前記OS上で複数のプロセスを実行し、前記複数のプロセスは、第一仮想ストレージ装置を含み、前記第一仮想ストレージ装置は、IO処理を実行し、前記IO処理されるデータを格納するキャッシュを含み、
前記計算機内のリソースを、前記複数のプロセスに割り当て、
前記メモリのうち、前記複数のプロセスに割り当てられている物理アドレスを示す領域情報を作成し、
前記領域情報に基づいて、前記メモリから、物理的に連続する領域である連続領域を選択し、前記連続領域を前記キャッシュに割り当てる、
ことを備える制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/078017 WO2017056310A1 (ja) | 2015-10-02 | 2015-10-02 | 計算機および計算機の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017056310A1 true JPWO2017056310A1 (ja) | 2018-07-12 |
JP6653710B2 JP6653710B2 (ja) | 2020-02-26 |
Family
ID=58423007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017542654A Active JP6653710B2 (ja) | 2015-10-02 | 2015-10-02 | 計算機および計算機の制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10496444B2 (ja) |
JP (1) | JP6653710B2 (ja) |
WO (1) | WO2017056310A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN109521966A (zh) * | 2018-11-15 | 2019-03-26 | 郑州云海信息技术有限公司 | 存储设备虚拟化方法、装置、终端及计算机可读存储介质 |
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-
2015
- 2015-10-02 JP JP2017542654A patent/JP6653710B2/ja active Active
- 2015-10-02 WO PCT/JP2015/078017 patent/WO2017056310A1/ja active Application Filing
- 2015-10-02 US US15/743,630 patent/US10496444B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
WO2017056310A1 (ja) | 2017-04-06 |
US10496444B2 (en) | 2019-12-03 |
JP6653710B2 (ja) | 2020-02-26 |
US20180203733A1 (en) | 2018-07-19 |
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