JPWO2016002058A1 - Semiconductor device and manufacturing method thereof, power module, and power conversion device - Google Patents
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Abstract
耐圧特性の優れる炭化珪素半導体装置を提供する。上記課題を解決するために、本発明の一実施の形態では、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ0度以上、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向に注入して、n型4H−SiC基板の表面に形成された4H−SiCのエピタキシャル層にFLRを形成する。FLRの形状は、エピタキシャル層の上面におけるFLRのオフ方向と反対方向の端部において、エピタキシャル層の上面とFLRの冶金学的境界とがなす角度が90度未満である。A silicon carbide semiconductor device having excellent breakdown voltage characteristics is provided. In order to solve the above problem, in one embodiment of the present invention, Al ions are [000] applied to an n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction. -1] direction to [11-20] direction from 0 degree or more, or from [000-1] direction to [-1-120] direction, 0 degree or more and less than 4 degrees, and inject to n-type 4H -FLR is formed in the epitaxial layer of 4H-SiC formed on the surface of the SiC substrate. In the shape of the FLR, the angle formed between the upper surface of the epitaxial layer and the metallurgical boundary of the FLR is less than 90 degrees at the end of the upper surface of the epitaxial layer opposite to the off direction of the FLR.
Description
本発明は、半導体装置およびその製造方法、パワーモジュール、電力変換装置、3相モータシステム、自動車、並びに鉄道車両に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, a power module, a power conversion device, a three-phase motor system, an automobile, and a railway vehicle.
本技術分野の背景技術として、特開2009−302436号公報(特許文献1)がある。この公報には、p型ディープ層を形成する際に、オフ角をキャンセルする方向に傾斜させた斜めイオン注入によりp型不純物を注入することによって、より深い位置までp型ディープ層を形成する炭化珪素半導体装置の製造方法が記載されている。 As a background art of this technical field, there is JP 2009-302436 A (Patent Document 1). In this publication, when forming a p-type deep layer, carbonization is performed to form a p-type deep layer to a deeper position by implanting p-type impurities by oblique ion implantation inclined in a direction to cancel the off angle. A method for manufacturing a silicon semiconductor device is described.
基板口径が6インチのn型4H−SiC基板を用いて、ガードリングおよび1本または複数本のフィールド・リミッティング・リング(Field Limiting Ring:以下、FLRと記す)を有するショットキー・バリア・ダイオードを作製したところ、その耐圧は、基板面内の標準偏差が平均値の100%を超えるほど、ばらつくという問題が生じた。 Schottky barrier diode having a guard ring and one or more field limiting rings (hereinafter referred to as FLR) using an n-type 4H-SiC substrate having a substrate diameter of 6 inches As a result, there arises a problem that the withstand voltage varies as the standard deviation in the substrate surface exceeds 100% of the average value.
そこで、本発明は、耐圧特性の優れる炭化珪素半導体装置を提供する。 Therefore, the present invention provides a silicon carbide semiconductor device having excellent breakdown voltage characteristics.
上記課題を解決するために、本発明の一実施の形態では、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、p型不純物を[000−1]方向から[11−20]方向へ0度以上、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向にイオン注入して、n型4H−SiC基板の表面に形成された4H−SiCのエピタキシャル層にFLRを形成する。FLRの形状は、エピタキシャル層の上面におけるFLRのオフ方向と反対方向の端部において、エピタキシャル層の上面とFLRの冶金学的境界とがなす角度が90度未満である。
In order to solve the above-described problem, in one embodiment of the present invention, p-type impurities are added to an n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction. 000-1] direction to [11-20]
本発明によれば、耐圧特性の優れる炭化珪素半導体装置を提供することができる。 According to the present invention, a silicon carbide semiconductor device having excellent breakdown voltage characteristics can be provided.
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。 Problems, configurations, and effects other than those described above will become apparent from the following description of embodiments.
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other, and one is the other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.
また、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In addition, when referring to “consisting of A”, “consisting of A”, “having A”, and “including A”, other elements are excluded unless specifically indicated that only that element is included. It goes without saying that it is not what you do. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。 Further, in the drawings used in the following embodiments, hatching may be added to make the drawings easy to see even if they are plan views. In all the drawings for explaining the following embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, the present embodiment will be described in detail with reference to the drawings.
まず、本発明に先立って本発明者らによって検討されたショットキー・バリア・ダイオードについて説明する。 First, a Schottky barrier diode studied by the present inventors prior to the present invention will be described.
本発明者らは、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板を用いて、p型の半導体領域からなるガードリングおよび1本または複数本のFLRを有するショットキー・バリア・ダイオードを作製し、その耐圧を測定した。ガードリングおよびFLRは半導体装置の外周部に設けられ、ガードリングはアノード電極の端部における電界集中を緩和し、FLRはガードリングの端部または複数のFLRの場合には1本内側のFLRの端部における電界集中を緩和する機能を有する。 The present inventors use an n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction, and uses a guard ring made of a p-type semiconductor region and one or more of them. A Schottky barrier diode having an FLR was fabricated and its breakdown voltage was measured. The guard ring and the FLR are provided on the outer periphery of the semiconductor device, the guard ring alleviates the electric field concentration at the end of the anode electrode, and the FLR is the end of the guard ring or, in the case of a plurality of FLRs, the inner FLR. It has a function to alleviate electric field concentration at the end.
例えば図1に示すように、n型4H−SiC基板10の表面に、パターニングされたマスク材料層20を形成し、マスク材料層20から露出するn型4H−SiC基板10にp型不純物をイオン注入することにより、ガードリング30および互いに離間する3本のFLR40を形成した。その結果、基板口径が3インチのn型4H−SiC基板10の場合、[000−1]方向から[−1−120]方向へ0度から4度傾斜した方向にp型不純物をイオン注入して作製したショットキー・バリア・ダイオードの耐圧は、基板面内の標準偏差が平均値の20%以下に揃っていた。
For example, as shown in FIG. 1, a patterned
しかしながら、基板口径が6インチのn型4H−SiC基板10を用いて同様な試作を行ったところ、ショットキー・バリア・ダイオードの耐圧は、基板面内の標準偏差が平均値の100%を超えるほどばらつき、かつ、その耐圧の一部は著しく低下することが分かった。
However, when a similar prototype was made using an n-type 4H-
(実施例1における基本思想)
以下に、結晶主面からオフされた表面を有するn型4H−SiC基板に形成されたショットキー・バリア・ダイオードの耐圧の均一性の向上および高耐圧化を実現することのできるFLRの形状および形成方法について説明する。具体的には、基板口径が6インチで、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板にFLRを形成する際、そのn型4H−SiC基板にイオン注入されるp型不純物の適切なイオン注入傾角およびイオン注入エネルギーが、ショットキー・バリア・ダイオードの耐圧に及ぼす効果、作用について詳細に説明する。(Basic idea in Example 1)
In the following, the shape of the FLR capable of realizing improvement in the withstand voltage uniformity and high withstand voltage of the Schottky barrier diode formed on the n-type 4H—SiC substrate having a surface off from the crystal main surface, and A forming method will be described. Specifically, when an FLR is formed on an n-type 4H-SiC substrate having a substrate diameter of 6 inches and a surface off by 4 degrees from the (0001) plane in the [11-20] direction, the n-type 4H-SiC substrate is formed. The effect and action of the appropriate ion implantation tilt angle and ion implantation energy of the p-type impurity ion-implanted on the Schottky barrier diode will be described in detail.
(1).ショットキー・バリア・ダイオードの耐圧の均一性の向上
本発明者らは、前記特許文献1に記載された方位とは反対の方向、具体的には、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に、例えば図2に示すように、[000−1]方向から[11−20]方向へ8度傾斜した方向にp型不純物(例えばアルミニウム(以下、Alと記す))をイオン注入した。このイオン注入方法により、基板口径が6インチのn型4H−SiC基板を用いても、ショットキー・バリア・ダイオードの耐圧の基板面内の標準偏差が平均値の10%未満と極めて均一性のよくなる結果が得られた。(1). Improvement of uniformity of breakdown voltage of Schottky barrier diode The inventors of the present invention have a direction opposite to the orientation described in Patent Document 1, specifically, the surface is [11-20 from the (0001) plane. ] To the n-type 4H—SiC substrate turned off by 4 degrees in the direction, for example, as shown in FIG. In the following, it was written as Al))). With this ion implantation method, even when an n-type 4H-SiC substrate having a substrate diameter of 6 inches is used, the standard deviation of the breakdown voltage of the Schottky barrier diode within the substrate surface is less than 10% of the average value, which is extremely uniform. Better results were obtained.
この原因を調べるため、1本のFLRを設けたpnダイオードの室温における耐圧をシミュレーションにより求めた。pnダイオードを用いたのは、ショットキー・バリア・ダイオードの逆方向リーク電流を正確にモデリングするのが困難だったからであるが、ガードリングおよびFLRが律速する耐圧を求める上で問題はない。 In order to investigate this cause, the breakdown voltage at room temperature of a pn diode provided with one FLR was obtained by simulation. The pn diode is used because it is difficult to accurately model the reverse leakage current of the Schottky barrier diode. However, there is no problem in obtaining the breakdown voltage that is controlled by the guard ring and the FLR.
その結果を、FLR幅が5μm、ガードリングからFLRまでの距離が2.5μmの場合について図3に示す。図3の縦軸は、5μm幅の1本のFLRがガードリングから2.5μm隔てて設けられたpnダイオードの室温におけるアバランシェ耐圧であり、横軸は、[000−1]方向から[−1−120]方向へのイオン注入傾角および[000−1]方向から[11−20]方向へのイオン注入傾角である。 The results are shown in FIG. 3 when the FLR width is 5 μm and the distance from the guard ring to the FLR is 2.5 μm. The vertical axis in FIG. 3 is the avalanche breakdown voltage at room temperature of a pn diode in which one FLR having a width of 5 μm is provided 2.5 μm apart from the guard ring, and the horizontal axis is from the [000-1] direction to [−1 -120] direction and [000-1] direction to [11-20] direction.
図3に示すように、(0001)面法線と反対方向である[000−1]方向から[−1−120]方向へのイオン注入傾角が0度以上、4度以下の範囲の場合、イオン注入傾角が増加するに従ってアバランシェ耐圧は低下し、アバランシェ耐圧は900V〜300Vの範囲の値を取る。 As shown in FIG. 3, when the ion implantation tilt angle from the [000-1] direction, which is the direction opposite to the (0001) plane normal, to the [-1-120] direction is in the range of 0 ° to 4 °, The avalanche breakdown voltage decreases as the ion implantation tilt angle increases, and the avalanche breakdown voltage takes a value in the range of 900V to 300V.
市販されているn型4H−SiC基板のオフ角仕様は通常±0.5度であるが、図4に模式的に示すように、基板口径が6インチまで大口径化したn型4H−SiC基板10では、その表面の反りが大きい。このため、[000−1]方向から[−1−120]方向へのイオン注入傾角が0度以上、4度以下の範囲の場合は、オフ角の実効ばらつきが大きくなることに起因して、実測アバランシェ耐圧は大きくばらつくと考えられる。
The off-angle specification of a commercially available n-type 4H-SiC substrate is usually ± 0.5 degrees, but as schematically shown in FIG. 4, the n-type 4H-SiC with a large substrate diameter of 6 inches is used. The
また、[000−1]方向から[11−20]方向へのイオン注入傾角が0度以上、4度以下(言い換えれば、[000−1]方向から[−1−120]方向へのイオン注入傾角が−4度以上、0度以下)の範囲の場合も、イオン注入傾角が増加するに従ってアバランシェ耐圧は低下し、アバランシェ耐圧は900V〜200Vの範囲の値を取る。これも上述したように、基板口径が6インチまで大口径化したn型4H−SiC基板では、その表面の反りが大きいため、オフ角の実効ばらつきが大きくなることに起因して、実測アバランシェ耐圧は大きくばらつくと考えられる。 Further, the ion implantation tilt angle from the [000-1] direction to the [11-20] direction is 0 degree or more and 4 degrees or less (in other words, the ion implantation from the [000-1] direction to the [-1-120] direction. Also in the case where the tilt angle is −4 degrees or more and 0 degrees or less), the avalanche breakdown voltage decreases as the ion implantation tilt angle increases, and the avalanche breakdown voltage takes a value in the range of 900V to 200V. As described above, the n-type 4H-SiC substrate having a substrate diameter of up to 6 inches has a large warp on the surface, so that the effective variation in the off angle increases, resulting in a measured avalanche breakdown voltage. Are considered to vary greatly.
しかし、[000−1]方向から[11−20]方向へのイオン注入傾角が4度以上、12度以下(言い換えれば、[000−1]方向から[−1−120]方向へのイオン注入傾角が−12度以上、−4度以下)の範囲では、アバランシェ耐圧は200Vと低いが、その値はイオン注入傾角にほとんど依存しない。 However, the ion implantation tilt angle from the [000-1] direction to the [11-20] direction is not less than 4 degrees and not more than 12 degrees (in other words, the ion implantation from the [000-1] direction to the [-1-120] direction. In the range of the tilt angle of −12 degrees or more and −4 degrees or less, the avalanche breakdown voltage is as low as 200 V, but the value hardly depends on the ion implantation tilt angle.
このことは、[000−1]方向から[11−20]方向へのイオン注入傾角を8度に設定した前記図2に示したショットキー・バリア・ダイオードの実測の場合、n型4H−SiC基板の表面の反りに起因したオフ角の実効ばらつきが最大±4度となっても、アバランシェ耐圧がばらつかないことを意味している。この効果によって、前述したように、基板口径が6インチのn型4H−SiC基板において、均一性のよい耐圧が得られたと考えられる。なお、アバランシェ耐圧の絶対値はFLRの本数を増やすことにより増加できるため、FLRが1本の場合にアバランシェ耐圧が200Vと低いことは実用上の障害とはならない。すなわち、FLRの本数を増やすことにより、ショットキー・バリア・ダイオードの高耐圧化を図ることができる。 This is because n-type 4H—SiC in the case of actual measurement of the Schottky barrier diode shown in FIG. 2 in which the ion implantation tilt angle from the [000-1] direction to the [11-20] direction is set to 8 degrees. This means that the avalanche breakdown voltage does not vary even if the effective variation of the off angle due to the warpage of the substrate surface is ± 4 degrees at the maximum. With this effect, as described above, it is considered that a uniform withstand voltage is obtained in an n-type 4H—SiC substrate having a substrate diameter of 6 inches. Since the absolute value of the avalanche breakdown voltage can be increased by increasing the number of FLRs, a low avalanche breakdown voltage of 200 V when there is one FLR is not a practical obstacle. That is, by increasing the number of FLRs, it is possible to increase the breakdown voltage of the Schottky barrier diode.
図5および図6は、モンテカルロシミュレーションを用いて、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板10に対し、種々の方位からAlをイオン注入した場合におけるFLR40の冶金学的境界(n型4H−SiC基板10とFLR40との境界(pn接合面))を求めた結果である。n型4H−SiC基板10中のドナー密度は3×1015cm−3、Alイオンの注入エネルギーの範囲は30keV〜150keV、Alイオンの総注入量は2×1014cm−2である。イオン注入マスク50の断面形状は、その側面がn型4H−SiC基板10の表面に対し86度の傾斜を持つようにした。5 and 6, Al is ion-implanted from various orientations into an n-type 4H—
図5(a)は、Alイオンを[000−1]方向に注入した場合のシミュレーション結果を示す。この場合、Alイオンのうち、ある割合は格子の間隙を抜けて結晶の奥深くにまで侵入し(チャネリング)、FLR40の冶金学的境界の深さが1.58μmまで達する。その一方で、FLR40の冶金学的境界の水平方向拡がりは[11−20]方向および[−1−120]方向に略対称であり、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりはイオン注入マスク50端から両方向ともに0.27μmと等しい。
FIG. 5A shows a simulation result when Al ions are implanted in the [000-1] direction. In this case, a certain proportion of Al ions penetrates through the gaps of the lattice and penetrates deep into the crystal (channeling), and the depth of the metallurgical boundary of
図5(b)は、Alイオンを[000−1]方向から[−1−120]方向へ4度傾斜した方向に注入、すなわちn型4H−SiC基板10の表面に垂直に注入した場合のシミュレーション結果を示す。この場合、前記図5(a)に見られるチャネリングは抑制されている。しかし、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりは、[−1−120]方向が0.28μm、[11−20]方向が0.17μmと非対称となる。
FIG. 5B shows a case where Al ions are implanted in a direction inclined by 4 degrees from the [000-1] direction to the [-1-120] direction, that is, perpendicularly implanted on the surface of the n-type 4H—
図5(c)は、Alイオンを[000−1]方向から[−1−120]方向へ8度傾斜した方向に注入した場合のシミュレーション結果を示す。この場合、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりの非対称性が、前記図5(b)よりもさらに拡大し、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりは、[−1−120]方向が0.28μm、[11−20]方向が0.10μmとなっている。
FIG.5 (c) shows the simulation result at the time of implanting Al ion in the direction inclined by 8 degrees from the [000-1] direction to the [-1-120] direction. In this case, the asymmetry of the horizontal extension of the metallurgical boundary of the
また、図5(b)および(c)に示すように、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のn型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がり端(FLR40の端部)において、n型4H−SiC基板10の表面とFLR40の冶金学的境界とがなす角度αは90度以上となっている。
Further, as shown in FIGS. 5B and 5C, when the horizontal spread of the metallurgical boundary of
これに対し、図6(a)、(b)および(c)に示すように、Alイオンを[000−1]方向から[11−20]方向へ4度、8度および12度傾斜した方向にそれぞれ注入すると、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりの対称性が回復し、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりは、[−1−120]方向および[11−20]方向のいずれも0.27μmとなる。
On the other hand, as shown in FIGS. 6A, 6B, and 6C, directions in which Al ions are inclined from the [000-1] direction to the [11-20] direction by 4 degrees, 8 degrees, and 12 degrees. Are respectively restored to the symmetry of the horizontal extension of the metallurgical boundary of the
また、図6(a)、(b)および(c)に示すように、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりが対称となっている場合は、オフ方向と反対方向のn型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がり端(FLR40の端部)において、n型4H−SiC基板10の表面とFLR40の冶金学的境界とがなす角度αは90度未満となっている。
Further, as shown in FIGS. 6A, 6B, and 6C, the horizontal extension of the metallurgical boundary of the
なお、図6(d)に示すように、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりの対称性は、Alイオンを[000−1]方向から[11−20]方向へ16度傾斜した方向に注入すると消失し、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりは、[−1−120]方向が0.31μm、[11−20]方向が0.05μmとなる。
As shown in FIG. 6 (d), the symmetry of the horizontal extension of the metallurgical boundary of
また、図6(d)に示すように、n型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のn型4H−SiC基板10の表面におけるFLR40の冶金学的境界の水平方向拡がり端(FLRの端部)において、n型4H−SiC基板10の表面とFLR40の冶金学的境界とがなす角度αは90度以上となっている。
In addition, as shown in FIG. 6D, when the horizontal spread of the metallurgical boundary of
図6(a)、(b)および(c)に見られるような「Alイオンのチャネリングを伴わずに、n型4H−SiC基板の表面におけるFLR40の冶金学的境界の水平方向拡がりの対称性が得られる条件」を明確化するため、pnダイオードの室温におけるアバランシェ耐圧と、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比との関係を調べた。その結果を図7に示す。図7の縦軸は、5μm幅の1本のFLRがガードリングから2.5μm隔てて設けられたpnダイオードの室温におけるアバランシェ耐圧である。図7の横軸は、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がりがオフ方向とその反対方向で略対称な場合における、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比である。 Symmetry of the horizontal extension of the metallurgical boundary of FLR40 on the surface of the n-type 4H-SiC substrate without channeling Al ions as seen in FIGS. 6 (a), (b) and (c) In order to clarify the "conditions for obtaining", the relationship between the avalanche breakdown voltage of the pn diode at room temperature and the ratio of the depth of the metallurgical boundary of the FLR to the horizontal extension of the metallurgical boundary of the FLR was investigated. The result is shown in FIG. The vertical axis in FIG. 7 represents the avalanche breakdown voltage at room temperature of a pn diode in which one FLR having a width of 5 μm is provided 2.5 μm apart from the guard ring. The horizontal axis in FIG. 7 indicates that the horizontal spread of the metallurgical boundary of the FLR on the surface of the n-type 4H—SiC substrate whose surface is off by 4 degrees from the (0001) plane in the [11-20] direction is opposite to the off direction. The ratio of the depth of the metallurgical boundary of the FLR to the horizontal extent of the metallurgical boundary of the FLR in the case of being approximately symmetric in direction.
図7に示すように、FLRにおいて、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比が4.4以下となるAl濃度分布を実現することにより、pnダイオードのアバランシェ耐圧のばらつきは低減する。すなわち、FLRにおいて、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比を4.4以下となるAl濃度分布を実現することにより、ショットキー・バリア・ダイオードにおいても、耐圧ばらつきを低減することができる。 As shown in FIG. 7, in the FLR, a pn diode is realized by realizing an Al concentration distribution in which the ratio of the depth of the metallurgical boundary of the FLR to the horizontal extent of the metallurgical boundary of the FLR is 4.4 or less. The variation in the avalanche breakdown voltage is reduced. That is, in the FLR, by realizing an Al concentration distribution in which the ratio of the depth of the metallurgical boundary of the FLR to the horizontal spread of the metallurgical boundary of the FLR is 4.4 or less, in the Schottky barrier diode, In addition, variations in breakdown voltage can be reduced.
なお、図7には、FLRが1本の場合の結果を示しているが、複数本のFLRを有する場合も、縦軸の絶対値が大きくなる以外、同様な傾向を示す。 FIG. 7 shows the result in the case of one FLR, but the same tendency is shown in the case of having a plurality of FLRs, except that the absolute value of the vertical axis increases.
このように、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ4度以上、12度以下の範囲の傾斜した方向に注入してFLRを形成することにより、ショットキー・バリア・ダイオードの耐圧ばらつきを低減することができる。この際、FLRの形状は、n型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がりはオフ方向とその反対方向とで略対称となり、かつ、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比は所定の値以下、実施例1では4.4以下となるこという特徴を有する。さらに、FLRの形状は、オフ方向と反対方向のn型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がり端(FLRの端部)において、n型4H−SiC基板の表面とFLRの冶金学的境界とがなす角度が90度未満となることを特徴を有する。 In this way, with respect to the n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction, Al ions are transferred from the [000-1] direction to the [11-20] direction. By injecting in the inclined direction in the range of not less than 12 degrees and not more than 12 degrees to form the FLR, variations in breakdown voltage of the Schottky barrier diode can be reduced. At this time, the shape of the FLR is such that the horizontal spread of the metallurgical boundary of the FLR on the surface of the n-type 4H—SiC substrate is substantially symmetrical between the off direction and the opposite direction, and the horizontal of the metallurgical boundary of the FLR. The ratio of the depth of the metallurgical boundary of the FLR to the direction spread is characterized by being a predetermined value or less, and 4.4 or less in Example 1. Furthermore, the shape of the FLR is such that the surface of the n-type 4H-SiC substrate at the horizontal extension end (the end of the FLR) of the metallurgical boundary of the FLR on the surface of the n-type 4H-SiC substrate in the direction opposite to the off direction is It is characterized in that the angle formed by the metallurgical boundary of FLR is less than 90 degrees.
(2).ショットキー・バリア・ダイオードの高耐圧化
ところで、将来、大口径4H−SiC基板の反りが低減した場合には、ショットキー・バリア・ダイオードの耐圧ばらつきは低減すると考えられる。この耐圧ばらつきとは、例えば前記図3で例示した、[000−1]方向から[−1−120]方向へ0度以上、4度以下の範囲で傾斜した方向、または[000−1]方向から[11−20]方向へ0度以上、4度以下の範囲で傾斜した方向にAlイオンを注入した場合に見られたアバランシェ耐圧のばらつきを示す。この場合は、最大の耐圧を実現するために、[000−1]方向にAlイオンを注入することが望ましい。そして、この場合には、チャネリングにより、Alイオンをn型4H−SiC基板の深くまで注入して、Alイオンの注入に伴うFLR(冶金学的領域)の深さを1μm以上とすべきである。これは、後述の図8に示すシミュレーション結果に基づくものである。(2). By the way, when the warpage of the large-diameter 4H-SiC substrate is reduced in the future, it is considered that the variation in the breakdown voltage of the Schottky barrier diode is reduced. This withstand voltage variation is, for example, the direction tilted in the range of 0 degree or more and 4 degrees or less from the [000-1] direction to the [-1-120] direction, or the [000-1] direction exemplified in FIG. The variation of the avalanche breakdown voltage observed when Al ions are implanted in the direction inclined from 0 to 4 degrees in the direction [11-20] from 0 to 4 degrees is shown. In this case, in order to achieve the maximum breakdown voltage, it is desirable to implant Al ions in the [000-1] direction. In this case, Al ions should be implanted deep into the n-type 4H—SiC substrate by channeling, and the depth of the FLR (metallurgical region) accompanying the implantation of Al ions should be 1 μm or more. . This is based on a simulation result shown in FIG.
図8は、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に形成されたpnダイオードの室温におけるアバランシェ耐圧と、FLR(冶金学的領域)の深さとの関係を説明するグラフ図である。図8の縦軸は、5μm幅の1本のFLRがガードリングから2.5μm隔てて設けられたpnダイオードの室温におけるアバランシェ耐圧であり、横軸は、FLR(冶金学的領域)のn型4H−SiC基板の表面からの深さである。ここでは、注入エネルギーの最大値が35keV、65keV、95keVおよび145keVの4通りの場合のアバランシェ耐圧をシミュレーションしており、95keVで得られたアバランシェ耐圧を用いて、他のエネルギーで得られたアバランシェ耐圧を規格化している。 FIG. 8 shows the avalanche breakdown voltage at room temperature of the pn diode formed on the n-type 4H—SiC substrate whose surface is off by 4 degrees from the (0001) plane in the [11-20] direction, and the depth of the FLR (metallurgical region). It is a graph explaining the relationship. The vertical axis of FIG. 8 is the avalanche breakdown voltage at room temperature of a pn diode in which one FLR having a width of 5 μm is provided 2.5 μm apart from the guard ring, and the horizontal axis is the n-type of FLR (metallurgical region). The depth from the surface of the 4H—SiC substrate. Here, the avalanche withstand voltage obtained when the maximum value of the implantation energy is four types of 35 keV, 65 keV, 95 keV and 145 keV is simulated. Is standardized.
図8に示すように、注入エネルギーの最大値が145keVのときに最大のアバランシェ耐圧が得られるが、注入エネルギーの最大値が低くなるに従い、アバランシェ耐圧も低くなる。FLR(冶金学的領域)の深さが1μm未満となる注入エネルギーの最大値が35keVおよび65keVでは、アバランシェ耐圧は急激に低下する。しかし、FLR(冶金学的領域)の深さが約1.0μmまでは、注入エネルギーの最大値が145keVのときのアバランシェ耐圧の80%以上が得られる。 As shown in FIG. 8, the maximum avalanche breakdown voltage is obtained when the maximum value of the implantation energy is 145 keV. However, the avalanche breakdown voltage decreases as the maximum value of the implantation energy decreases. When the maximum value of the implantation energy at which the depth of the FLR (metallurgical region) is less than 1 μm is 35 keV and 65 keV, the avalanche breakdown voltage decreases rapidly. However, when the FLR (metallurgical region) depth is about 1.0 μm, 80% or more of the avalanche breakdown voltage when the maximum value of the implantation energy is 145 keV is obtained.
以上の結果から、最大のアバランシェ耐圧を実現するためには、結晶主面に垂直な方向である[000−1]方向にAlイオンを注入し、かつ、チャネリングによりAlイオンをn型4H−SiC基板の深くまで注入して、FLR(冶金学的領域)の深さを1μm以上とすべきである考えられる。 From the above results, in order to realize the maximum avalanche breakdown voltage, Al ions are implanted in the [000-1] direction which is a direction perpendicular to the crystal main surface, and Al ions are converted into n-type 4H-SiC by channeling. It is considered that the depth of the FLR (metallurgical region) should be 1 μm or more by implanting deep into the substrate.
このように、大口径4H−SiC基板の反りが低減した場合は、結晶主面に垂直な方向である[000−1]方向にAlイオンを注入し、かつ、Alイオンの注入に伴うFLR(冶金学的領域)の深さを1μm以上とすることにより、ショットキー・バリア・ダイオードの最大耐圧を実現することができる。この場合は、FLRの数が少なくてもショットキー・バリア・ダイオードの高耐圧化が実現できることから、半導体チップの平面積を小さくすることができて、半導体チップの小型化が可能となる。これにより、大口径4H−SiC基板からの取得チップ数が増加し、チップコストが低減する。 Thus, when the warp of the large-diameter 4H—SiC substrate is reduced, Al ions are implanted in the [000-1] direction, which is a direction perpendicular to the crystal main surface, and the FLR ( By setting the depth of the metallurgical region to 1 μm or more, the maximum breakdown voltage of the Schottky barrier diode can be realized. In this case, since the high breakdown voltage of the Schottky barrier diode can be realized even if the number of FLRs is small, the plane area of the semiconductor chip can be reduced, and the semiconductor chip can be miniaturized. As a result, the number of chips obtained from the large-diameter 4H—SiC substrate is increased, and the chip cost is reduced.
ところで、イオン注入傾角ばらつきまたはイオン注入マスクの形状ばらつきなどの製造ばらつきに起因して、Alイオンが[000−1]方向からずれる虞がある。このような場合を考慮すると、大口径4H−SiC基板の反りが低減した場合であっても、[000−1]方向から[11−20]方向へ傾斜した方向にAlイオンを注入することが好ましい。これは、[000−1]方向から[11−20]方向へ傾斜した方向にAlイオンを注入しても、前述の「(1).ショットキー・バリア・ダイオードの耐圧の均一性の向上」において説明したように、均一な耐圧が得られるからである。 By the way, there is a possibility that Al ions may deviate from the [000-1] direction due to manufacturing variations such as variation in ion implantation tilt angle or variation in shape of ion implantation mask. Considering such a case, even when the warp of the large-diameter 4H-SiC substrate is reduced, Al ions can be implanted in a direction inclined from the [000-1] direction to the [11-20] direction. preferable. This is because, even when Al ions are implanted in a direction inclined from the [000-1] direction to the [11-20] direction, “(1). Improving the uniformity of the breakdown voltage of the Schottky barrier diode” described above. This is because a uniform withstand voltage can be obtained as described in FIG.
なお、[000−1]方向から[−1−120]方向へ傾斜した方向にAlイオンを注入してもよい。しかし、[000−1]方向から[−1−120]方向へ4度以上傾斜した方向にAlイオンを注入すると、n型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がりがオフ方向とその反対方向とで非対称性(前記図5(b)および(c)参照)となり、均一な耐圧は得られ難くなる。従って、[000−1]方向から[−1−120]方向へ傾斜した方向にAlイオンを注入する際には、[000−1]方向から[−1−120]方向へ傾斜する傾角は4度よりも小さくする。 Al ions may be implanted in a direction inclined from the [000-1] direction to the [-1-120] direction. However, when Al ions are implanted in a direction inclined by 4 degrees or more from the [000-1] direction to the [-1-120] direction, the horizontal extension of the FLR metallurgical boundary on the surface of the n-type 4H-SiC substrate is caused. Asymmetry occurs between the off direction and the opposite direction (see FIGS. 5B and 5C), and it is difficult to obtain a uniform breakdown voltage. Accordingly, when Al ions are implanted in the direction inclined from the [000-1] direction to the [-1-120] direction, the inclination angle inclined from the [000-1] direction to the [-1-120] direction is 4 Make it smaller than degree.
以下に、実施例1において、これまでに説明したショットキー・バリア・ダイオードの耐圧の均一性の向上およびショットキー・バリア・ダイオードの高耐圧化を実現するためのFLRの形状および形成方法についてまとめる。 In the following, the shape and forming method of the FLR for realizing the improvement of the breakdown voltage uniformity of the Schottky barrier diode and the high breakdown voltage of the Schottky barrier diode described so far in the first embodiment will be summarized. .
表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ4度以上、12度以下の範囲の傾斜した方向に注入して、FLRを形成する。これにより、ショットキー・バリア・ダイオードの耐圧ばらつきを低減することができる。この際、n型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がりをオフ方向とその反対方向とで略対称とし、かつ、FLRの冶金学的境界の水平方向拡がりに対するFLRの冶金学的境界の深さの比は所定の値以下、実施例1では4.4以下とする。さらに、オフ方向と反対方向のn型4H−SiC基板の表面におけるFLRの冶金学的境界の水平方向拡がり端(FLRの端部)において、n型4H−SiC基板の表面とFLRの冶金学的境界とがなす角度を90度未満とする。この場合は、ショットキー・バリア・ダイオードの高耐圧化は、FLRの数を増やすことにより実現することができる。 With respect to an n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction, Al ions are moved from the [000-1] direction to the [11-20] direction by 4 degrees or more, 12 The FLR is formed by injecting in an inclined direction within a range of less than or equal to degrees. Thereby, it is possible to reduce variations in the breakdown voltage of the Schottky barrier diode. At this time, the horizontal spread of the metallurgical boundary of the FLR on the surface of the n-type 4H—SiC substrate is made substantially symmetrical in the off direction and the opposite direction, and the FLR of the FLR with respect to the horizontal spread of the metallurgical boundary of the FLR The depth ratio of the metallurgical boundary is set to a predetermined value or less, and 4.4 or less in Example 1. Furthermore, the surface of the n-type 4H-SiC substrate and the metallurgy of the FLR at the horizontally expanded end (the end of the FLR) of the metallurgical boundary of the FLR on the surface of the n-type 4H-SiC substrate in the direction opposite to the off direction. The angle formed by the boundary is less than 90 degrees. In this case, the high breakdown voltage of the Schottky barrier diode can be realized by increasing the number of FLRs.
また、大口径4H−SiC基板の反りが低減した場合には、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ0度以上、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向に注入して、FLRを形成する。これにより、ショットキー・バリア・ダイオードの耐圧ばらつきが低減でき、かつ、高耐圧が得られる。この場合は、FLRの数が少なくてもショットキー・バリア・ダイオードの高耐圧化が実現できるので、半導体チップの小型化が可能であり、大口径4H−SiC基板からの取得チップ数が増加して、チップコストが低減する。 Further, when the warp of the large-diameter 4H—SiC substrate is reduced, Al ions are [000] on the n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction. -1] direction to [11-20] direction from 0 degree or more, or from [000-1] direction to [-1-120] direction, 0 degree or more and less than 4 degrees tilted to form FLR To do. As a result, variations in the breakdown voltage of the Schottky barrier diode can be reduced, and a high breakdown voltage can be obtained. In this case, a high breakdown voltage of the Schottky barrier diode can be realized even if the number of FLRs is small, so that the semiconductor chip can be miniaturized and the number of chips obtained from a large-diameter 4H-SiC substrate increases. As a result, the chip cost is reduced.
このように、実施例1によれば、耐圧特性の優れる炭化珪素半導体装置を実現することができる。 Thus, according to Example 1, it is possible to realize a silicon carbide semiconductor device having excellent breakdown voltage characteristics.
(半導体装置の構造)
実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオードを有する半導体装置を図9および図10を用いて説明する。図9は、実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部平面図である。図10は、実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部断面図(図9のA−A’線に沿った要部断面図)である。(Structure of semiconductor device)
A semiconductor device having a Schottky barrier diode formed on an n-type 4H—SiC substrate according to Example 1 will be described with reference to FIGS. FIG. 9 is a main part plan view showing an example of a semiconductor device having a Schottky barrier diode formed on an n-type 4H—SiC substrate according to the first embodiment. 10 is a fragmentary cross-sectional view showing an example of a semiconductor device having a Schottky barrier diode formed on an n-type 4H—SiC substrate according to Example 1 (essential portion along the line AA ′ in FIG. 9. FIG.
半導体装置は、ショットキー・バリア・ダイオードと、その周囲に形成されたガードリングおよびFLRとから構成され、1つの半導体チップに形成されている。 The semiconductor device is composed of a Schottky barrier diode and a guard ring and FLR formed around the Schottky barrier diode, and is formed on one semiconductor chip.
図9および図10に示すように、実施例1による半導体チップ101は、表面が結晶主面の(0001)面から[11−20]方向にオフ角4度で傾いているn+型4H−SiC基板102の表面に、n−型4H−SiCのエピタキシャル層103が形成されている。このエピタキシャル層103はn−型のドリフト層として機能する。n+型4H−SiC基板102の不純物濃度は、例えば1×1018〜1×1019cm−3程度である。エピタキシャル層103の不純物濃度は、n+型4H−SiC基板102の不純物濃度よりも低く、例えば1×1015〜4×1016cm−3程度である。また、エピタキシャル層103の厚さは、例えば3〜80μm程度である。半導体チップ101は、例えば6mm×6mmの四角形状である。なお、実施例1では、オフ角は4度であるが、他のオフ角を有するn+型4H−SiC基板であってもよい。As shown in FIGS. 9 and 10, the
エピタキシャル層103の上面の中央領域はアクティブ領域であり、その周囲にp型の環状の半導体領域であるガードリング109が形成されている。さらに、ガードリング109を囲むようにエピタキシャル層103の上面には、p型の環状の半導体領域である複数のFLR107a,107b,107cが互いに離間して形成されている。ここで、ガードリング109とFLR107aとは間隔104を隔てて形成され、FLR107aとFLR107bとは間隔105を隔てて形成され、FLR107bとFLR107cとは間隔106を隔てて形成されている。
A central region on the upper surface of the
ガードリング109およびFLR107a,107b,107cのp型不純物は、例えばAlである。FLR107a,107b,107cの幅は、例えば5μm程度である。FLR107a,107b,107cのエピタキシャル層103の上面からの深さは、例えば0.8〜1.2μm程度である。ガードリング109およびFLR107a,107b,107cの不純物濃度は、例えば6×1017cm−3である。なお、ガードリング109の不純物濃度は、FLR107a,107b,107cの不純物濃度よりも高くすることもできて、例えば2×1019cm−3とすることもできる。ここで、ガードリング109およびFLR107a,107b,107cの形状は、例えばともにエピタキシャル層103の上面における冶金学的境界(エピタキシャル層103とガードリング109またはFLR107a,107b,107cとの境界(pn接合面))の水平方向拡がりがオフ方向である[11−20]方向とその反対方向である[−1−120]方向とで略対称であり、かつ、冶金学的境界の水平方向拡がりに対する冶金学的境界の深さの比は4.4以下である。具体的には、ガードリング109およびFLR107a,107b,107cは、例えば6(a)、(b)または(c)に示すAl濃度分布を有するものである。The p-type impurity of the
さらに、エピタキシャル層103の上面にはFLR107a,107b,107cの外側に、n+型の半導体領域であるチャネルストッパ108が設けられている。なお、図9および図10は、ガードリング109およびFLR107a,107b,107cの位置関係を分かりやすく説明するために、これらを模式的に示している。Further, a
アノード電極111は、中央領域であるアクティブ領域においてエピタキシャル層103の上面とショットキー接合しているショットキー電極である。また、アノード電極111の電極の端部は、ガードリング109上に位置している。n+型4H−SiC基板102の裏面には、カソード電極110が電気的に接続されている。以上により、半導体チップ101には、ショットキー・バリア・ダイオードが形成されている。The
さらに、図9および図10には図示していないが、半導体チップ101には、エピタキシャル層103の上面を保護するために、層間絶縁膜が形成されている。この層間絶縁膜には、アノード電極111を露出させるための開口部が設けられている。
Further, although not shown in FIGS. 9 and 10, an interlayer insulating film is formed on the
図9に示すA−A´線は、n+型4H−SiC基板102の[1−100]方向に略直交する方向に沿っている。ここで、ガードリング109に囲まれたアクティブ領域を中心として、図9の「A」側がn+型4H−SiC基板102の[−1−120]方向に対応し、図9の「A’」側がn+型4H−SiC基板102の[11−20]方向に対応する。すなわち、アクティブ領域を中心としてA’方向がオフ方向に対応する。なお、実施例1において略直交および略平行の程度は、ウェハのダイシングの結晶方位に対する精度の程度をいう。The AA ′ line shown in FIG. 9 is along a direction substantially orthogonal to the [1-100] direction of the n + -type 4H—
実施例1による半導体装置では、FLR107a,107b,107cの形状を、エピタキシャル層103の上面における冶金学的境界の水平方向拡がりがオフ方向である[11−20]方向とその反対方向である[−1−120]方向とで略対称であり、かつ、冶金学的境界の水平方向拡がりに対する冶金学的境界の深さの比を4.4以下としたが、これに限定されるものではない。
In the semiconductor device according to Example 1, the shapes of the FLRs 107a, 107b, and 107c are opposite to the [11-20] direction in which the horizontal spread of the metallurgical boundary on the upper surface of the
例えば4H−SiC基板の反りが低減した場合には、FLR107a,107b,107cの形状を、エピタキシャル層103の上面における冶金学的境界の水平方向拡がりがオフ方向である[11−20]方向とその反対方向である[−1−120]方向とで略対称であり、かつ、冶金学的領域の深さを1μm以上としてもよい。具体的には、FLR107a,107b,107cは、図5(a)に示すAl濃度分布を有するものである。
For example, when the warpage of the 4H-SiC substrate is reduced, the FLRs 107a, 107b, and 107c are shaped in the [11-20] direction in which the horizontal spread of the metallurgical boundary on the upper surface of the
(半導体装置の製造方法)
実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の製造方法を図11〜図17を用いて工程順に説明する。図11は、実施例1による半導体装置の製造方法を説明する工程図である。図11〜図17は、実施例1による製造工程中の半導体装置の要部断面図である。(Method for manufacturing semiconductor device)
A method for manufacturing a semiconductor device having a Schottky barrier diode formed on an n-type 4H—SiC substrate according to Example 1 will be described in the order of steps with reference to FIGS. FIG. 11 is a process diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment. 11 to 17 are cross-sectional views of main parts of the semiconductor device during the manufacturing process according to the first embodiment.
<工程P1>
まず、図12に示すように、表面が結晶主面の(0001)面から[11−20]方向にオフ角4度で傾いているn+型4H−SiC基板102を準備する。n+型4H−SiC基板102のn型不純物は、例えば窒素である。n+型4H−SiC基板102の不純物濃度は、例えば1×1018〜1×1019cm−3程度である。<Process P1>
First, as shown in FIG. 12, an n + -type 4H—
続いて、n+型4H−SiC基板102の表面にn−型のドリフト層として機能するn−型4H−SiCのエピタキシャル層103をエピタキシャル成長法により形成する。エピタキシャル層103のn型不純物は、例えば窒素である。エピタキシャル層103の不純物濃度は、n+型4H−SiC基板102よりも低く、例えば1×1015〜4×1016cm−3程度である。また、エピタキシャル層103の厚さは、例えば3〜80μm程度である。以上のエピタキシャル層103の各条件は、必要な耐圧に応じて設定される。Then, n + -type 4H-SiC on a surface of the substrate 102 n - is formed by epitaxial growth type 4H-SiC epitaxial layer 103 - n which functions as type drift layer. The n-type impurity of the
<工程P2>
次に、図13に示すように、エピタキシャル層103の上面にマスク材料層112aを形成し、リソグラフィ技術によりマスク材料層112aをパターニングする。そして、マスク材料層112aから露出するエピタキシャル層103の外周部の上面にn型不純物をイオン注入することにより、エピタキシャル層103の上面にチャネルストッパ108を形成する。この際、注入角は任意でよく、例えばエピタキシャル層103表面に垂直入射とする。チャネルストッパ108のn型不純物は、例えば窒素である。チャネルストッパ108の不純物濃度は、例えば8×1019cm−3であり、イオンの注入深さは、例えば0.2μmである。<Process P2>
Next, as shown in FIG. 13, a
<工程P3>
次に、図14に示すように、マスク材料層112aを除去した後、エピタキシャル層103の上面に、例えば酸化シリコン等からなるマスク材料層112bを形成し、リソグラフィ技術によりマスク材料層112bをパターニングする。そして、マスク材料層112bから露出するエピタキシャル層103の上面にp型不純物を斜めイオン注入することにより、エピタキシャル層103の上面にFLR107a,107b,107cを形成する。この際、注入角は[000−1]方向から[11−20]方向に4度以上、12度以下傾けた角度とする。FLR107a,107b,107cのp型不純物は、例えばAlである。FLR107a,107b,107cの不純物濃度は、例えば6×1017cm−3であり、イオンの注入深さは、例えば0.8〜1.2μm程度である。<Process P3>
Next, as shown in FIG. 14, after removing the
<工程P4>
次に、図15に示すように、マスク材料層112bを除去した後、エピタキシャル層103の上面に、例えば酸化シリコン等からなるマスク材料層112cを形成し、リソグラフィ技術によりマスク材料層112cをパターニングする。そして、マスク材料層112cから露出するエピタキシャル層103の上面にp型不純物を斜めイオン注入することにより、エピタキシャル層103の上面にガードリング109を形成する。この際、注入角は[000−1]方向から[11−20]方向に4度以上、12度以下傾けた角度とする。ガードリング109のp型不純物は、例えばAlである。ガードリング109の不純物濃度は、例えば2×1019cm−3であり、イオンの注入深さは、例えば0.8〜1.2μm程度である。<Process P4>
Next, as shown in FIG. 15, after removing the
<工程P5>
次に、図16に示すように、マスク材料層112cを除去した後、アニールを行い、イオン注入した不純物の活性化を行う。なお、図16には、アニール時の表面および裏面を被覆する保護膜の図示を省略している。<Process P5>
Next, as shown in FIG. 16, after removing the
<工程P6>
次に、図17に示すように、ガードリング109に接するように、エピタキシャル層103の上面にアノード電極111を、例えばスパッタリング法により形成する。また、n+型4H−SiC基板102の裏面にカソード電極110を、例えばスパッタリング法により形成する。続いて、アノード電極111の上面を露出するようにエピタキシャル層103の上面に層間絶縁膜(図示は省略)を形成する。以上により、実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオードを有する半導体装置が略完成する。<Process P6>
Next, as shown in FIG. 17, an
実施例1による半導体装置の製造方法では、FLR107a,107b,107cを形成する際、注入角を[000−1]方向から[11−20]方向に4度以上、12度以下傾けた角度としたが、これに限定されるものではない。 In the method of manufacturing the semiconductor device according to the first embodiment, when forming the FLRs 107a, 107b, and 107c, the implantation angle is set to an angle that is inclined by 4 degrees or more and 12 degrees or less from the [000-1] direction to the [11-20] direction. However, the present invention is not limited to this.
例えば4H−SiC基板の反りが低減した場合には、[000−1]方向から[11−20]方向へ0度以上、4度以下傾斜した方向にAlイオンを注入してFLR107a,107b,107cを形成してもよく、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向にAlイオンを注入してFLR107a,107b,107cを形成してもよい。
For example, when the warpage of the 4H—SiC substrate is reduced, Al ions are implanted in a direction inclined by 0 ° or more and 4 ° or less from the [000-1] direction to the [11-20] direction, and
なお、実施例1では、n型4H−SiC基板に形成されたショットキー・バリア・ダイオードについて説明したが、これに限定されるものではなく、n型4H−SiC基板に形成された他の炭化珪素半導体装置にも適用することができる。 In the first embodiment, the Schottky barrier diode formed on the n-type 4H—SiC substrate has been described. However, the present invention is not limited to this, and other carbonization formed on the n-type 4H—SiC substrate. The present invention can also be applied to a silicon semiconductor device.
実施例1ではショットキー・バリア・ダイオードの例を示したが、実施例2ではスイッチング素子の例を示す。図18は、スイッチング素子を構成するn型4H−SiC基板に形成されたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(以下、SiC−MOSFETと記す)の一例を示す要部断面図である。MOSFETが多数並列接続されて、1つのスイッチング素子が構成される。実施例2によるSiC−MOSFETの周囲には、複数のFLRが設けられている。図18は、前記図1のA−A’線の断面と同様に、n+型4H−SiC基板102の[1−100]方向に略直交する方向の断面図である。In the first embodiment, an example of a Schottky barrier diode is shown, but in the second embodiment, an example of a switching element is shown. FIG. 18 is a cross-sectional view of an essential part showing an example of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (hereinafter referred to as SiC-MOSFET) formed on an n-type 4H-SiC substrate constituting a switching element. A large number of MOSFETs are connected in parallel to form one switching element. A plurality of FLRs are provided around the SiC-MOSFET according to the second embodiment. 18 is a cross-sectional view of the n + -type 4H—
図18に示すように、実施例2による半導体チップ101aは、表面が結晶主面の(0001)面から[11−20]方向にオフ角4度で傾いているn+型4H−SiC基板102の表面に、n−型4H−SiCのエピタキシャル層103が形成されている。エピタキシャル層103の厚さは、例えば5〜40μm程度である。このエピタキシャル層103は、耐圧を確保する役目を担うn−型のドリフト層として機能する。As shown in FIG. 18, the
エピタキシャル層103内には、エピタキシャル層103の上面から所定の深さを有してp型のボディ層1604が形成されている。さらに、p型のボディ層1604内には、エピタキシャル層103の上面から所定の深さを有し、p型のボディ層1604の端部と離間してn+型のソース層1603が形成されている。n+型のソース層1603は、p型のボディ層1604の端部とn+型のソース層1603との間のp型のボディ層1604内にエピタキシャル層103の上面から所定の距離を有して形成されるチャネルを介して、n−型のドリフト層と接続する。A p-
p型のボディ層1604の端部とn+型のソース層1603との間のチャネルが形成されるp型のボディ層1604上にはゲート絶縁膜1606が形成され、ゲート絶縁膜1606上にはゲート電極1607が形成されている。また、n+型のソース層1603の表面の一部と電気的に接続するソース電極1601形成され、n+型4H−SiC基板102の裏面には、ドレイン電極1602が電気的に接続されている。以上により、半導体チップ101aの中央領域には、SiC−MOSFETが形成されている。A
さらに、SiC−MOSFETが形成されたアクティブ領域を囲むようにエピタキシャル層103の上面には、実施例1と同様に、p型の環状の半導体領域である複数のFLR107a,107b,107cが互いに離間して形成されている。ここで、アクティブ領域の最も外側に位置するp型のボディ層1604とFLR107aとは間隔104を隔てて形成され、FLR107aとFLR107bとは間隔105を隔てて形成され、FLR107bとFLR107cとは間隔106を隔てて形成されている。
Further, a plurality of FLRs 107a, 107b, and 107c, which are p-type annular semiconductor regions, are spaced apart from each other on the upper surface of the
さらに、実施例1と同様に、エピタキシャル層103の上面にはFLR107a,107b,107cの外側に、n+型の半導体領域であるチャネルストッパ108が設けられている。また、FLR107a,107b,107cの上には層間絶縁膜(図示は省略)が設けられている。Further, as in the first embodiment, a
実施例2によるSiC−MOSFETの場合においても、実施例1と同様に、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ4度以上、12度以下の範囲の傾斜した方向に注入して、FLRを形成する。また、大口径4H−SiC基板の反りが低減した場合には、表面が(0001)面から[11−20]方向へ4度オフしたn型4H−SiC基板に対して、Alイオンを[000−1]方向から[11−20]方向へ0度以上、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向に注入して、FLRを形成する。これにより、基板口径が6インチのn型4H−SiC基板を用いても、製造ばらつきが少なく、かつ、高耐圧のSiC−MOSFETを実現することができる。 Also in the case of the SiC-MOSFET according to the second embodiment, similarly to the first embodiment, Al ions are applied to the n-type 4H-SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction. The FLR is formed by injecting from the [000-1] direction to the [11-20] direction in an inclined direction in the range of 4 degrees to 12 degrees. Further, when the warp of the large-diameter 4H—SiC substrate is reduced, Al ions are [000] on the n-type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction. -1] direction to [11-20] direction from 0 degree or more, or from [000-1] direction to [-1-120] direction, 0 degree or more and less than 4 degrees tilted to form FLR To do. As a result, even when an n-type 4H—SiC substrate having a substrate diameter of 6 inches is used, it is possible to realize a SiC-MOSFET having a small manufacturing variation and a high breakdown voltage.
なお、実施例2では、SiC−MOSFETの例を示したが、この他にもIGBT(Insulated Gate Bipolar Transistor)または接合FETなどのスイッチング素子に、実施例2と同様なFLRを形成してもよい。これにより、基板口径が6インチのn型4H−SiC基板を用いても、製造ばらつきが少なく、かつ、高耐圧のスイッチング素子を実現することができる。 Although the example of the SiC-MOSFET is shown in the second embodiment, the FLR similar to that of the second embodiment may be formed in a switching element such as an IGBT (Insulated Gate Bipolar Transistor) or a junction FET. . As a result, even when an n-type 4H—SiC substrate having a substrate diameter of 6 inches is used, it is possible to realize a high-breakdown-voltage switching element with little manufacturing variation.
実施例1によるn型4H−SiC基板に形成されたショットキー・バリア・ダイオード(以下、4H−SiCショットキー・バリア・ダイオードと記す)を有する半導体装置は、電力変換装置に用いることができる。図19は、実施例1による4H−SiCショットキー・バリア・ダイオードを還流ダイオードとしてスイッチング素子に接続した電力変換装置(インバータ)の一例を示す回路図である。 The semiconductor device having the Schottky barrier diode (hereinafter referred to as 4H-SiC Schottky barrier diode) formed on the n-type 4H-SiC substrate according to Embodiment 1 can be used for a power conversion device. FIG. 19 is a circuit diagram illustrating an example of a power conversion device (inverter) in which the 4H—SiC Schottky barrier diode according to the first embodiment is connected to a switching element as a free wheel diode.
図19に示すように、実施例3によるインバータは、制御回路1701と、パワーモジュール1702とを有する。制御回路1701とパワーモジュール1702とは、端子1703,1704で接続されている。パワーモジュール1702は、電源電位(Vcc)とは端子1705を介して、接地電位(GND)とは端子1706を介して接続されている。パワーモジュール1702の出力は、端子1707,1708,1709を介して3相モータ1710に接続されている。
As illustrated in FIG. 19, the inverter according to the third embodiment includes a
パワーモジュール1702には、スイッチング素子としてIGBT1711が搭載されている。また、各IGBTに接続される還流ダイオード1712として実施例1による4H−SiCショットキー・バリア・ダイオードを有する半導体チップが搭載されている。
The
各単相において、電源電位(Vcc)と3相モータ1710の入力電位との間にIGBT1711と還流ダイオード1712とが逆並列に接続されており、3相モータ1710の入力電位と接地電位(GND)との間にもIGBT1711と還流ダイオード1712とが逆並列に接続されている。つまり、3相モータ1710の各単相に2つのIGBT1711と2つの還流ダイオード1712が設けられており、3相で6つのIGBT1711と6つの還流ダイオード1712が設けられている。そして、個々のIGBT1711のゲート電極には制御回路1701が接続されており、この制御回路1701によってIGBT1711が制御される。従って、制御回路1701でパワーモジュール1702のIGBT1711に流れる電流を制御することにより、3相モータ1710を駆動することができる。
In each single phase, an
実施例1による半導体チップ101は、上述のように耐圧の均一性が優れるので、6インチ等の大口径ウェハからの取得チップ数が増加し、チップコストが低減する結果、パワーモジュール1702を低コスト化できる。従って、パワーモジュール1702および実施例3によるインバータ、さらには実施例3によるインバータに3相モータ1710を含めた3相モータシステムを低コストで製造することが可能となる。
The
また、実施例3ではスイッチング素子にIGBTを用いたが、IGBTの代わりに実施例2によるSiC−MOSFETを用いることもできる。スイッチング素子もSiC素子とすることで、より高温での動作が可能となり、高い電流密度が実現可能となる。この際にも、実施例2によるSiC−MOSFETは、上述のように耐圧の均一性が優れるので、6インチ等の大口径ウェハからの取得チップ数が増加し、チップコストが低減する結果、パワーモジュール1702を低コスト化できる。また、同期整流を行うなどして、還流ダイオードを省略し、パワーモジュール1702を小型・低コスト化することも可能となる。
Moreover, although IGBT was used for the switching element in Example 3, SiC-MOSFET by Example 2 can also be used instead of IGBT. When the switching element is also a SiC element, it is possible to operate at a higher temperature and to realize a high current density. Also in this case, since the SiC-MOSFET according to the second embodiment has excellent withstand voltage uniformity as described above, the number of chips obtained from a large-diameter wafer of 6 inches or the like increases and the chip cost is reduced. The cost of the
実施例3による3相モータシステムは、ハイブリッド車、電気自動車などの自動車に用いることができる。実施例3による3相モータシステムを用いた自動車を図20および図21を用いて説明する。図20は、実施例4による電気自動車の構成の一例を示す概略図であり、図21は、実施例4による昇圧コンバータの一例を示す回路図である。 The three-phase motor system according to the third embodiment can be used for automobiles such as hybrid cars and electric cars. An automobile using the three-phase motor system according to the third embodiment will be described with reference to FIGS. 20 and 21. FIG. FIG. 20 is a schematic diagram illustrating an example of a configuration of an electric vehicle according to the fourth embodiment, and FIG. 21 is a circuit diagram illustrating an example of a boost converter according to the fourth embodiment.
図20に示すように、実施例4による電気自動車は、駆動輪1801aおよび駆動輪1801bが接続された駆動軸1802に動力を入出力可能とする3相モータ1803と、3相モータ1803を駆動するためのインバータ1804と、バッテリ1805とを備える。さらに、実施例4による電気自動車は、昇圧コンバータ1808と、リレー1809と、電子制御ユニット1810とを備え、昇圧コンバータ1808は、インバータ1804が接続された電力ライン1806と、バッテリ1805が接続された電力ライン1807とに接続されている。
As shown in FIG. 20, the electric vehicle according to the fourth embodiment drives a three-
3相モータ1803は、永久磁石が埋め込まれたロータと、3相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ1804には、実施例3によるインバータを用いる。
The three-
昇圧コンバータ1808は、図21に示すように、インバータ1913に、リアクトル1911および平滑用コンデンサ1912が接続された構成からなる。インバータ1913は、実施例3で説明したインバータと同様であり、インバータ内のスイッチング素子1914およびダイオード1915の構成も実施例3において説明した構成にする。
As shown in FIG. 21,
電子制御ユニット1810は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、3相モータ1803のロータ位置を検出するセンサからの信号、またはバッテリ1805の充放電値などを受信する。そして、インバータ1804、昇圧コンバータ1808、およびリレー1809を制御するための信号を出力する。
The
実施例4では、耐圧特性に優れる半導体装置により、低コストの電力変換装置を有する自動車を実現できる。なお、実施例4では、電気自動車について説明したが、エンジンも併用するハイブリッド自動車にも同様に、実施例3による3相モータシステムを適用することができる。 In the fourth embodiment, an automobile having a low-cost power conversion device can be realized by a semiconductor device having excellent breakdown voltage characteristics. Although the electric vehicle has been described in the fourth embodiment, the three-phase motor system according to the third embodiment can be similarly applied to a hybrid vehicle that also uses an engine.
実施例3による3相モータシステムは、鉄道車両に用いることができる。実施例3による3相モータシステムを用いた鉄道車両を、図22を用いて説明する。実施例5では、耐圧特性に優れる半導体装置により、低コストの電力変換装置を有する鉄道車両を実現できる。図22は、実施例5による鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。 The three-phase motor system according to the third embodiment can be used for a railway vehicle. A railway vehicle using the three-phase motor system according to the third embodiment will be described with reference to FIG. In the fifth embodiment, a railway vehicle having a low-cost power conversion device can be realized by a semiconductor device having excellent withstand voltage characteristics. FIG. 22 is a circuit diagram illustrating an example of a converter and an inverter provided in the railway vehicle according to the fifth embodiment.
図22に示すように、実施例5による鉄道車両には架線OW(例えば25kV)からパンダグラフPGを介して電力が供給される。トランス2009を介して電圧が1.5kVまで降圧され、コンバータ2007で交流が直流に変換される。さらに、インバータ2002が、キャパシタ2008を介して入力された直流を交流に変換し、負荷2001である3相モータで車輪WHを駆動する。コンバータ2007内のスイッチング素子2004およびダイオード2005の構成、およびインバータ2002内のスイッチング素子2004およびダイオード2005の構成は、実施例3において説明した構成である。なお、図22では、実施例3において説明した制御回路1701は省略している。また、図中、符号RTは線路を示す。
As shown in FIG. 22, electric power is supplied to the railway vehicle according to the fifth embodiment from the overhead line OW (for example, 25 kV) through the panda graph PG. The voltage is stepped down to 1.5 kV through the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
10 n型4H−SiC基板
20 マスク材料層
30 ガードリング
40 フィールド・リミッティング・リング
50 イオン注入マスク
101,101a 半導体チップ
102 n+型4H−SiC基板
103 エピタキシャル層
104,105,106 間隔
107a,107b,107c フィールド・リミッティング・リング
108 チャネルストッパ
109 ガードリング
110 カソード電極
111 アノード電極
112a,112b,112c マスク材料層
1601 ソース電極
1602 ドレイン電極
1603 n+型のソース層
1604 p型のボディ層
1605 層間絶縁膜
1606 ゲート絶縁膜
1607 ゲート電極
1701 制御回路
1702 パワーモジュール
1703〜1709 端子
1710 3相モータ
1711 IGBT
1712 還流ダイオード
1801a,1801b 駆動輪
1802 駆動軸
1803 3相モータ
1804 インバータ
1805 バッテリー
1806,1807 電力ライン
1808 昇圧コンバータ
1809 リレー
1810 電子制御ユニット
1911 リアクトル
1912 平滑用コンデンサ
1913 インバータ
1914 スイッチング素子
1915 ダイオード
2001 負荷
2002 インバータ
2004 スイッチング素子
2005 ダイオード
2007 コンバータ
2008 キャパシタ
2009 トランス
OW 架線
PG パンダグラフ
RT 線路
WH 車輪10 n-type 4H-
1712 Freewheeling
Claims (15)
前記4H−SiC基板の前記表面に形成された、前記第1導電型の4H−SiCからなるエピタキシャル層と、
前記エピタキシャル層の上面から前記エピタキシャル層内に形成された、前記第1導電型と異なる第2導電型の半導体領域からなるフィールド・リミッティング・リングと、
を有し、
前記エピタキシャル層の上面における前記フィールド・リミッティング・リングのオフ方向と反対方向の端部において、前記エピタキシャル層の上面と、前記フィールド・リミッティング・リングと前記エピタキシャル層との境界とがなす角度が90度未満である、半導体装置。A 4H-SiC substrate of the first conductivity type having a surface off from the crystal main surface;
An epitaxial layer made of 4H—SiC of the first conductivity type formed on the surface of the 4H—SiC substrate;
A field limiting ring made of a semiconductor region of a second conductivity type different from the first conductivity type formed in the epitaxial layer from the upper surface of the epitaxial layer;
Have
An angle formed between the upper surface of the epitaxial layer and the boundary between the field limiting ring and the epitaxial layer at the end of the upper surface of the epitaxial layer in the direction opposite to the off direction of the field limiting ring. A semiconductor device which is less than 90 degrees.
前記4H−SiC基板の前記表面は、(0001)面から[11−20]方向へ4度オフしている、半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the surface of the 4H—SiC substrate is off by 4 degrees from the (0001) plane in the [11-20] direction.
前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の水平方向拡がりが、前記オフ方向と、前記オフ方向と反対方向とで対称であり、かつ、前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の水平方向拡がりに対する前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の深さの比が4.4以下である、半導体装置。The semiconductor device according to claim 1,
The horizontal extent of the boundary between the field limiting ring and the epitaxial layer is symmetric in the off direction and the direction opposite to the off direction, and the field limiting ring and the epitaxial layer The ratio of the depth of the boundary between the field limiting ring and the epitaxial layer to the horizontal expansion of the boundary with the epitaxial layer is 4.4 or less.
前記4H−SiC基板の前記表面は、(0001)面から[11−20]方向へ4度オフしており、
前記オフ方向は[11−20]方向、前記オフ方向と反対方向は[−1−120]方向である、半導体装置。The semiconductor device according to claim 3.
The surface of the 4H—SiC substrate is off by 4 degrees from the (0001) plane in the [11-20] direction,
The semiconductor device, wherein the off direction is a [11-20] direction, and the opposite direction to the off direction is a [-1-120] direction.
前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の水平方向拡がりが、前記オフ方向と、前記オフ方向と反対方向とで対称であり、かつ、前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の深さが1μm以上である、半導体装置。The semiconductor device according to claim 1,
The horizontal extent of the boundary between the field limiting ring and the epitaxial layer is symmetric in the off direction and the direction opposite to the off direction, and the field limiting ring and the epitaxial layer The depth of the boundary between and 1 μm or more.
前記4H−SiC基板の前記表面は、(0001)面から[11−20]方向へ4度オフしており、
前記オフ方向は[11−20]方向、前記オフ方向と反対方向は[−1−120]方向である、半導体装置。The semiconductor device according to claim 5.
The surface of the 4H—SiC substrate is off by 4 degrees from the (0001) plane in the [11-20] direction,
The semiconductor device, wherein the off direction is a [11-20] direction, and the opposite direction to the off direction is a [-1-120] direction.
前記エピタキシャル層の上面に、前記エピタキシャル層と接してショットキー電極が形成されており、
前記ショットキー電極が形成された領域の外側の前記エピタキシャル層に、環状の前記フィールド・リミッティング・リングが形成されている、半導体装置。The semiconductor device according to claim 1,
On the upper surface of the epitaxial layer, a Schottky electrode is formed in contact with the epitaxial layer,
The semiconductor device, wherein the annular field limiting ring is formed in the epitaxial layer outside the region where the Schottky electrode is formed.
前記エピタキシャル層の上面から第1深さを有して前記エピタキシャル層内に形成された、前記第2導電型のボディ層と、
前記エピタキシャル層の上面から前記第1深さよりも浅い第2深さを有し、前記ボディ層の端部と離間して前記ボディ層内に形成された前記第1導電型のソース層と、
前記ボディ層の端部と前記ソース層との間の前記ボディ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース層と接続するソース電極と、
を備える複数のトランジスタが並列接続されたスイッチング素子を有し、
前記スイッチング素子が形成された領域の外側の前記エピタキシャル層に、環状の前記フィールド・リミッティング・リングが形成されている、半導体装置。The semiconductor device according to claim 1,
A body layer of the second conductivity type formed in the epitaxial layer with a first depth from an upper surface of the epitaxial layer;
A source layer of the first conductivity type having a second depth shallower than the first depth from the upper surface of the epitaxial layer, and being formed in the body layer apart from an end of the body layer;
A gate insulating film formed on the body layer between the end of the body layer and the source layer;
A gate electrode formed on the gate insulating film;
A source electrode connected to the source layer;
A plurality of transistors having switching elements connected in parallel;
The semiconductor device, wherein the annular field limiting ring is formed in the epitaxial layer outside the region where the switching element is formed.
(b)前記4H−SiC基板の前記表面に、前記第1導電型の4H−SiCからなるエピタキシャル層を形成する工程、
(c)前記エピタキシャル層の上面にパターニングされたマスク材料層を形成する工程、
(d)前記マスク材料層を介して、前記第1導電型と異なる第2導電型の不純物イオンを前記エピタキシャル層にイオン注入して、前記第2導電型の半導体領域からなるフィールド・リミッティング・リングを形成する工程、
を含み、
前記(d)工程では、前記不純物イオンを[000−1]方向から[11−20]方向へ0度以上、または[000−1]方向から[−1−120]方向へ0度以上、4度未満傾斜した方向にイオン注入する、半導体装置の製造方法。(A) preparing a first conductivity type 4H—SiC substrate whose surface is turned off by 4 degrees from the (0001) plane in the [11-20] direction;
(B) forming an epitaxial layer made of 4H—SiC of the first conductivity type on the surface of the 4H—SiC substrate;
(C) forming a patterned mask material layer on the upper surface of the epitaxial layer;
(D) Impurity ions of a second conductivity type different from the first conductivity type are ion-implanted into the epitaxial layer through the mask material layer, and field limiting comprising the semiconductor region of the second conductivity type. Forming a ring;
Including
In the step (d), the impurity ions are moved from the [000-1] direction to the [11-20] direction by 0 degree or more, or from the [000-1] direction to the [1-120] direction by 0 degree or more. A method of manufacturing a semiconductor device, wherein ions are implanted in a direction inclined at a degree less than 50 degrees.
前記(d)工程では、前記不純物イオンを[000−1]方向から[11−20]方向へ4度以上、12度以下傾斜した方向にイオン注入する、半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 9,
In the step (d), the impurity ions are ion-implanted from the [000-1] direction to the [11-20] direction in a direction inclined by 4 degrees or more and 12 degrees or less.
前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の水平方向拡がりに対する前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の深さの比が4.4以下である、半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 10.
Manufacturing of a semiconductor device, wherein a ratio of a depth of a boundary between the field limiting ring and the epitaxial layer to a horizontal extent of a boundary between the field limiting ring and the epitaxial layer is 4.4 or less Method.
前記(d)工程では、前記不純物イオンを[000−1]方向にイオン注入する、半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 9,
In the step (d), the impurity ions are ion-implanted in the [000-1] direction.
前記フィールド・リミッティング・リングと前記エピタキシャル層との境界の深さは1μm以上である、半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein a depth of a boundary between the field limiting ring and the epitaxial layer is 1 μm or more.
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