JPWO2015002124A1

JPWO2015002124A1 - インバータ装置

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Publication number: JPWO2015002124A1
Application number: JP2015525197A
Authority: JP
Inventors: 植木　浩一; 浩一植木; 辻　仁司; 仁司辻
Original assignee: Murata Manufacturing Co Ltd
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Priority date: 2013-07-02
Filing date: 2014-06-30
Publication date: 2017-02-23
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Abstract

インバータ装置（１）は、直列接続された第１〜第４のスイッチ素子（Ｓ１〜Ｓ４）及び第１充放電コンデンサ（Ｃｆ１）とを有し、第１〜第４のスイッチ素子（Ｓ１〜Ｓ４）をスイッチングすることによって、３レベルの電位を出力する３レベル回路（１０）を備える。３レベル回路（１０）において、第１〜第４のスイッチ素子（Ｓ１〜Ｓ４）は、それぞれのゲート、ドレイン及びソースを同方向にし、かつ、それぞれのソースが一直線上に位置するように基板上に設けられている。第１充放電コンデンサ（Ｃｆ１）は、第１のスイッチ素子（Ｓ１）及び第２のスイッチ素子（Ｓ２）の接続点と、第３のスイッチ素子（Ｓ３）及び第４のスイッチ素子（Ｓ４）の接続点との間の長さを有し、それぞれの接続点に接続されている。これにより、回路の大型化を抑制しつつ高次レベルの出力を得ることができるインバータ装置を提供することにある。

Description

本発明は、ＤＣ／ＡＣインバータ装置に関し、特にマルチレベル回路を備えたインバータ装置に関するものである。

太陽光発電システム等の発電システムでは、その高効率化の観点から、非絶縁型の電力系統（以下、単に「系統」）連系インバータが主流となっている。非絶縁型インバータにおいて正弦波電圧を発生するために（正弦波電流を系統へ注入するために）、３つ以上の複数の電圧を出力するマルチレベル回路を備えたインバータ装置が、例えば特許文献１に示されている。

特許文献１には、直流電源の正負極端子間に４つのコンデンサの直列回路、及び８つのスイッチ素子の直列回路が設けられ、これらのコンデンサの接続点とスイッチ素子の接続点との間にスイッチ素子又はダイオードが接続された、５レベルインバータの構成が開示されている。

特開２００６−２２３００９号公報

マルチレベル回路は、レベル数をｎとすれば、少なくとも２（ｎ−１）個のスイッチ素子を必要とする。例えば、特許文献１に記載の５レベルインバータの場合、計１０個のスイッチ素子が用いられている。この特許文献１の場合、さらに高次レベルの出力を得るためには、スイッチ素子数を増やす必要があり、回路の小型化が妨げられるといった問題がある。

そこで、本発明の目的は、回路の大型化を抑制しつつ高次レベルの出力を得ることができるインバータ装置を提供することにある。

本発明に係るインバータ装置は、直流電圧が入力される第１入力端及び第２入力端に直列接続された第１、第２、第３及び第４のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点に第１端が接続され、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点に第２端が接続されたフローティングキャパシタとを有し、前記第１、第２、第３及び第４のスイッチ素子をスイッチングすることによって、３レベルの電位を出力するマルチレベル回路と、前記マルチレベル回路に接続され、前記マルチレベル回路から出力される前記３レベルの電位の極性を反転するブリッジ回路と、を備え、前記第１、第２、第３及び第４のスイッチ素子はＦＥＴであり、それぞれのゲート、ドレイン及びソースを同方向にし、かつ、それぞれの前記ソースが一直線上に位置するように基板上に設けられ、前記フローティングキャパシタは少なくとも１組の端子電極を備え、前記１組の端子電極間の距離は、前記第１のスイッチ素子及び前記第２のスイッチ素子の接続点と、前記第３のスイッチ素子及び前記第４のスイッチ素子の接続点との間の距離と実質的に等しいことを特徴とする。

この構成では、占有面積が大きくなることを抑制しつつ、フローティングキャパシタの容量をできる限り大きくとることができ、インバータ装置の小型化を実現できる。

前記フローティングキャパシタは、前記第２及び第３のスイッチ素子に対し、基板平面方向に並んで実装されていることが好ましい。

この構成では、薄型化が可能となる。

前記フローティングキャパシタは、前記第２及び第３のスイッチ素子の少なくとも一部と平面視で重なるように、前記基板に実装されていることが好ましい。

この構成では、平面方向における占有面積を小さくできる。

本発明によれば、占有面積が大きくなることを抑制しつつ、フローティングキャパシタの容量をできる限り大きくとることができ、インバータ装置の小型化を実現できる。

実施形態に係るインバータ装置の回路図第１の３レベル回路の４つのスイッチ素子の状態と出力電圧（電位）ＶＰとの関係を示す図図２に示す４つの状態における第１の３レベル回路の等価回路図第１の３レベル回路の構成を示す図第１の３レベル回路および第２の３レベル回路を直列接続した場合の構成を示す図第１の３レベル回路の別の構成を示す図第１の３レベル回路の構成の別の例を示す図図７に示す第１の３レベル回路の別の構成を示す図

図１は実施形態に係るインバータ装置の回路図である。インバータ装置１は、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２、交流電圧を出力する第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２を備えている。第１入力端ＩＮ１及び第２入力端ＩＮ２には、例えば太陽光発電パネルにより発電された直流電圧が印加される。

図１においてＳｕ，ＳｗはＵ相とＷ相を有する単相三線式系統を表している。第１出力端ＯＵＴ１と中性点ＮＰとの間からは実効電圧１００Ｖの交流電圧が出力され、中性点ＮＰと第２出力端ＯＵＴ２との間からは実効電圧１００Ｖの交流電圧が出力され、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２との間からは実効電圧２００Ｖの交流電圧が出力される。

第１入力端ＩＮ１とグランドとの間には、入力コンデンサＣ１及び第１の３レベル回路１０が接続されていて、第２入力端ＩＮ２とグランドとの間には、入力コンデンサＣ２及び第２の３レベル回路２０が接続されている。

第１の３レベル回路１０は、第１入力端ＩＮ１とグランドとの間に直列接続された第１〜第４のスイッチ素子Ｓ１〜Ｓ４と、第１充放電コンデンサ（フローティングキャパシタ）Ｃｆ１とで構成されている。第１充放電コンデンサＣｆ１は、第１のスイッチ素子Ｓ１と第２のスイッチ素子Ｓ２との接続点、及び、第３のスイッチ素子Ｓ３と第４のスイッチ素子Ｓ４との接続点に接続されている。

また、第２の３レベル回路２０は、第２入力端ＩＮ２とグランドとの間に直列接続された第５〜第８のスイッチ素子Ｓ５〜Ｓ８と、第２充放電コンデンサＣｆ２とで構成されている。第２充放電コンデンサＣｆ２は、第５のスイッチ素子Ｓ５と第６のスイッチ素子Ｓ６との接続点、及び、第７のスイッチ素子Ｓ７と第８のスイッチ素子Ｓ８との接続点に接続されている。第２充放電コンデンサＣｆ２は、第１充放電コンデンサＣｆ１と同じ容量である。

第１の３レベル回路１０及び第２の３レベル回路２０はいずれも、入力されるＨ（ハイ）側の電位からＬ（ロー）側の電位の範囲内の電位を出力する。第１入力端ＩＮ１にはＶｄｃ／２が印加され、第２入力端ＩＮ２には−Ｖｄｃ／２が印加される。したがって、第１の３レベル回路１０は、そのＨ（ハイ）側の電位がＶｄｃ／２、Ｌ（ロー）側の電位が０であるので、第１の３レベル回路１０の出力端の電位はＶｄｃ／２〜０の範囲をとる。また、第２の３レベル回路２０は、そのＨ（ハイ）側の電位が０、Ｌ（ロー）側の電位が−Ｖｄｃ／２であるので、第２の３レベル回路２０の出力端の電位は０〜−Ｖｄｃ／２の範囲をとる。そして、第１の３レベル回路１０及び第２の３レベル回路２０によって、５つの電圧レベルを用いて電圧変換を行う５レベル回路として作用する。

第１の３レベル回路１０と第２の３レベル回路２０とにはブリッジ回路３０が接続されている。ブリッジ回路３０は、第１〜第４の端子Ｓ，Ｔ，Ｕ，Ｗに対してブリッジ接続された第１〜第４のスイッチ素子Ｓ１Ｕ，Ｓ２Ｕ，Ｓ１Ｗ，Ｓ２Ｗを備えている。第２のスイッチ素子Ｓ２と第３のスイッチ素子Ｓ３との接続点に第１の端子Ｓが接続され、第６のスイッチ素子Ｓ６と第７のスイッチ素子Ｓ７との接続点に第２の端子Ｔが接続されている。また、第１のスイッチ素子Ｓ１Ｕと第２のスイッチ素子Ｓ２Ｕとの接続点に第３の端子Ｕが接続され、第３のスイッチ素子Ｓ１Ｗと第４のスイッチ素子Ｓ２Ｗとの接続点に第４の端子Ｗが接続されている。

ブリッジ回路３０は第１状態と第２状態とを切り替える。第１状態は、第１の３レベル回路１０の出力を、インダクタＬ１を介して第１出力端ＯＵＴ１へ接続し、かつ、第２の３レベル回路２０の出力を、インダクタＬ２を介して第２出力端ＯＵＴ２へ接続する状態である。第２状態は、第１の３レベル回路１０の出力を、インダクタＬ２を介して第２出力端ＯＵＴ２へ接続し、かつ、第２の３レベル回路２０の出力を、インダクタＬ１を介して第１出力端ＯＵＴ１へ接続する状態である。第１状態は系統の電源周波数の前半サイクル、第２状態は系統の電源周波数の後半サイクルに対応する。なお、平滑作用の効果が許容範囲であれば、第１のインダクタＬ１と第２のインダクタＬ２との何れか一方はなくてもよい。

８つのスイッチ素子Ｓ１〜Ｓ８及び４つのスイッチ素子Ｓ１Ｕ，Ｓ２Ｕ，Ｓ１Ｗ，Ｓ２ＷはいずれもＭＯＳ−ＦＥＴであり、図１ではボディダイオードも図示している。３レベル回路１０，２０を直列に接続しているので、８つのスイッチ素子Ｓ１〜Ｓ８のそれぞれに低耐圧のスイッチ素子を用いることができる。そのため、この８つのスイッチ素子Ｓ１〜Ｓ８をＩＧＢＴ（Insulated Gate Bipolar Transistor）ではなく、ＭＯＳ−ＦＥＴで構成することができる。

図２は、第１の３レベル回路１０の４つのスイッチ素子Ｓ１〜Ｓ４の状態と出力電圧（電位）ＶＰとの関係を示す図である。ここでは４つのスイッチ素子Ｓ１〜Ｓ４は４つの状態Ｈ，Ｍｃ，Ｍｄ，Ｌを採る。図３は、図２に示す４つの状態における第１の３レベル回路１０の等価回路図である。なお、第２の３レベル回路２０は、第１の３レベル回路１０と同様に説明できるため、その説明は省略する。

スイッチ素子Ｓ１，Ｓ２がＯＮ、スイッチ素子Ｓ３，Ｓ４がＯＦＦである状態Ｈでは、出力電圧ＶＰはＶｄｃである。スイッチ素子Ｓ３，Ｓ４がＯＮ、スイッチ素子Ｓ１，Ｓ２がＯＦＦである状態Ｌでは、出力電圧ＶＰは０である。スイッチ素子Ｓ１，Ｓ３がＯＮ、スイッチ素子Ｓ２，Ｓ４がＯＦＦである状態Ｍｃでは、出力電圧ＶＰはＶｄｃ−Ｖｃである。ここでＶｃは第１充放電コンデンサＣｆ１の充電電圧である。Ｖｃ＝Ｖｄｃ／４であるとすると、出力電圧ＶＰ＝Ｖｄｃ／４である。スイッチ素子Ｓ２，Ｓ４がＯＮ、スイッチ素子Ｓ１，Ｓ３がＯＦＦである状態Ｍｄでは、出力電圧ＶＰはＶｃである。ここでＶｃ＝Ｖｄｃ／４であるとすると、出力電圧ＶＰ＝Ｖｄｃ／４である。

第１充放電コンデンサＣｆ１の充電電荷量と放電電荷量とは等しいものと見なせるので、状態Ｍｃでの出力電圧ＶＰと状態Ｍｄでの出力電圧ＶＰとは等しい。すなわち第１充放電コンデンサＣｆ１の充電電圧ＶｃはＶｄｃの１／４であるＶｄｃ／４を平均として充放電される。第１充放電コンデンサＣｆ１に対する充放電時定数がスイッチング周波数に対して十分に大きければ、上記充電電圧Ｖｃの変動幅は小さく、Ｖｃ≒Ｖｄｃ／４と見なせる。

このように、第１の３レベル回路１０は、第１充放電コンデンサＣｆ１を設けることにより、Ｖｄｃ／２の中間電圧であるＶｄｃ／４を出力でき、０、Ｖｄｃ／４、Ｖｉｎ／２の３つの電圧レベルを出力することができる。−Ｖｄｃが印加される第２の３レベル回路２０は、同様に、０、−Ｖｄｃ／４、−Ｖｄｃ／２の３つの電圧レベルを出力することができる。

以上のように、第１の３レベル回路１０は、０、Ｖｉｎ／４、Ｖｉｎ／２の３つの電圧レベルを出力し、第２の３レベル回路２０も同様に、０、−Ｖｉｎ／４、−Ｖｉｎ／２の３つの電圧レベルを出力する。第１の３レベル回路１０及び第２の３レベル回路２０を同位相で動作させることで、ブリッジ回路３０が上述した第１状態と第２状態とを切り替える（極性反転する）ことで、インバータ装置１は５レベルの電圧を出力する。

以下、第１の３レベル回路１０及び第２の３レベル回路２０の具体的構成について説明する。第１の３レベル回路１０及び第２の３レベル回路２０は同一の構成であるため、以下では、第１の３レベル回路１０を例に挙げて説明する。

図４は、第１の３レベル回路１０の構成を示す図である。図４では、第１の３レベル回路１０の平面図及び右側面図を示している。

第１の３レベル回路１０は矩形板状の基板１００を備えている。この基板１００の例として、アルミナ基板、ガラスエポキシ基板、フレキシブル配線基板、又は、表面にポリイミド層（絶縁樹脂層）が設けられた金属基板等が挙げられる。基板１００を金属基板とした場合、基板１００の放熱性を高めることができる。この基板１００の実装面には、Ｃｕ又はＡｌの配線パターン１０１〜１１２が形成されている。

基板１００の実装面には、第１〜第４のスイッチ素子Ｓ１〜Ｓ４、及び、第１充放電コンデンサＣｆ１が設けられている。第１〜第４のスイッチ素子Ｓ１〜Ｓ４はＭＯＳ−ＦＥＴである。第１〜第４のスイッチ素子Ｓ１〜Ｓ４は、それぞれのゲートＧ、ドレインＤ及びソースＳが同方向となるよう、実装方向を揃えて基板１００の長手方向に沿って配列されている。このとき、第１〜第４のスイッチ素子Ｓ１〜Ｓ４は、少なくともドレインＤとソースＳとが同一直線上に位置するように、配列されている。

第１充放電コンデンサＣｆ１はセラミックコンデンサであって、その長手方向が第１〜第４のスイッチ素子Ｓ１〜Ｓ４の配列方向に平行で、かつ、第２のスイッチ素子Ｓ２と第３のスイッチ素子Ｓ３とに基板平面方向に並んで設けられている。この第１充放電コンデンサＣｆ１は、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さと実質的に同じ長さである。

換言すると、第１充放電コンデンサＣｆ１は、少なくとも１組の端子電極を備え、１組の端子電極間の距離が、第１のスイッチ素子Ｓ１及び第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３及び第４のスイッチ素子Ｓ４の接続点との間の距離と実質的に同等となるように、配置されている。

基板１００には、長手方向に直交する方向（以下、短手方向と言う。）に沿って配線パターン１０１が形成されていて、この配線パターン１０１は、一端が第１のスイッチ素子Ｓ１のドレインＤに接続され、他端が、例えばワイヤボンディングにより、図１に示す第１入力端ＩＮ１に接続されている。

第１のスイッチ素子Ｓ１のソースＳと、第２のスイッチ素子Ｓ２のドレインＤとは、基板１００の長手方向に沿って形成された配線パターン１０２により接続されている。配線パターン１０２には、基板１００の短手方向に沿って形成された配線パターン１０３が接続されている。この配線パターン１０３には、第１充放電コンデンサＣｆ１の外部端子電極の一方が接続されている。

第２のスイッチ素子Ｓ２のソースＳと、第３のスイッチ素子Ｓ３のドレインＤとは、基板１００の長手方向に沿って形成された配線パターン１０４により接続されている。配線パターン１０４には、基板１００の短手方向に沿って形成された配線パターン１０５が接続されている。この配線パターン１０５は、例えばワイヤボンディングにより、図１に示す第１の端子Ｓに接続されている。なお、配線パターン１０５は、基板１００に実装された第１充放電コンデンサＣｆ１の下側、詳しくは、基板１００と第１充放電コンデンサＣｆ１との間を通っている。

第３のスイッチ素子Ｓ３のソースＳと、第４のスイッチ素子Ｓ４のドレインＤとは、基板１００の長手方向に沿って形成された配線パターン１０６により接続されている。配線パターン１０６には、基板１００の短手方向に沿って形成された配線パターン１０７が接続されている。この配線パターン１０７は、第１充放電コンデンサＣｆ１の外部端子電極の他方が接続されている。

前記のように、第１充放電コンデンサＣｆ１は、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さと実質的に同じ長さである。このため、第１充放電コンデンサＣｆ１に接続する配線パターン１０３，１０７は、それぞれ配線パターン１０２，１０６から短手方向に引き出せばよく、配線パターンが複雑とならない。また、配線パターン１０３，１０７の配線長が最短となり、不要なインダクタンスは小さくなる。

なお、実質的に同じ長さとは、第１充放電コンデンサＣｆ１が、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さと完全に同じ長さである場合のみに限定されない。第１充放電コンデンサＣｆ１の長さは、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さよりも、長くてもよいし短くてもよい。すなわち、第１充放電コンデンサＣｆ１が配線パターン１０３，１０７に接続できる範囲内であれば、第１充放電コンデンサＣｆ１は、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さと、「実質的に同じ長さ」であると言える。

換言すると、第１充放電コンデンサＣｆ１は、少なくとも１組の端子電極を備え、１組の端子電極間の距離が、第１のスイッチ素子Ｓ１及び第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３及び第４のスイッチ素子Ｓ４の接続点との間の距離と同等となるように、配置されているので、第１充放電コンデンサＣｆ１に接続する配線パターン１０３，１０７は、それぞれ配線パターン１０２，１０６から短手方向に引き出せばよく、配線パターンが複雑とならない。また、配線パターン１０３，１０７の配線長が最短となり、不要なインダクタンスは小さくなる。

第４のスイッチ素子Ｓ４のソースＳは、基板１００の短手方向に沿って形成された配線パターン１０８の一端に接続されている。この配線パターン１０８の他端は、例えばワイヤボンディングを介してグランド端子に接続されている。

また、第１〜第４のスイッチ素子Ｓ１〜Ｓ４それぞれのゲートＧには、基板１００基板１００の短手方向に沿って形成された配線パターン１０９，１１０，１１１，１１２が接続されている。配線パターン１０９，１１０，１１１，１１２は、第１〜第４のスイッチ素子Ｓ１〜Ｓ４をスイッチング制御する制御回路（不図示）に接続されている。

以上のように第１の３レベル回路１０が形成されることで、図１中に示す第１の３レベル回路１０の回路構成となる。そして、第１充放電コンデンサＣｆ１の長さを、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さとし、第２のスイッチ素子Ｓ２および第３のスイッチ素子Ｓ３に並列配置することで、基板１００の実装面積を大きくすることなく、また、第１充放電コンデンサＣｆ１の配線接続を複雑にすることなく、第１充放電コンデンサＣｆ１の容量（セラミックコンデンサの長さ）を可能な限り大きくできる。

図５は、第１の３レベル回路１０および第２の３レベル回路２０を直列接続した場合の構成を示す図である。第２の３レベル回路２０は、第１の３レベル回路１０と同様に、配線パターン２０１〜２１２が形成された基板２００を有し、その基板２００に、第５〜第８のスイッチ素子Ｓ５〜Ｓ８および第２充放電コンデンサＣｆ２が実装されている。第５のスイッチ素子Ｓ５のドレインに接続されている配線パターン２０１は、第１の３レベル回路１０の配線パターン１０８と、例えばワイヤボンディングにより接続している。また、配線パターン２０５は、例えばワイヤボンディングにより、図１に示す第２の端子Ｔに接続している。配線パターン２０８は、例えばワイヤボンディングにより、図１に示す第２入力端ＩＮ２に接続している。これにより、図１に示す、第１の３レベル回路１０および第２の３レベル回路２０の回路が構成される。

図６は、第１の３レベル回路１０の別の構成を示す図である。図６では、第１の３レベル回路１０の平面図及び右側面図を示している。また、図４との相違点についてのみ説明する。

この例では、第１充放電コンデンサＣｆ１は、基板１００との間に間隙が形成されるよう、基板１００から浮かして設けられている。例えば、配線パターン１０２，１０６それぞれに接続される電極柱１２１，１２２を設け、それに接続されるように、第１充放電コンデンサＣｆ１を設ける。また、第１充放電コンデンサＣｆ１は、基板１００との間に形成した間隙に第２のスイッチ素子Ｓ２と第３のスイッチ素子Ｓ３が配置されるように設けられている。すなわち、第１充放電コンデンサＣｆ１と、第２のスイッチ素子Ｓ２及び第３のスイッチ素子Ｓ３の少なくとも一部が平面視で重なるように、第１充放電コンデンサＣｆ１が基板１００に実装されている。これにより、基板１００に実装するスイッチ素子Ｓ１〜Ｓ４および第１充放電コンデンサＣｆ１の占有面積を小さくできるため、第１の３レベル回路１０を平面方向において小型化できる。この例では、図４に示す配線パターン１０３，１０７は不要である。

なお、上述の実施形態では、第１の３レベル回路１０および第２の３レベル回路２０は、基板１００にＭＯＳ−ＦＥＴであるスイッチ素子Ｓ１〜Ｓ８を実装した構成としているが、これに限定されない。

図７は、第１の３レベル回路１０の構成の別の例を示す図である。なお、第２の３レベル回路２０は、第１の３レベル回路１０と同様の構成であるため、第１の３レベル回路１０について説明する。この例では、第１〜第４のスイッチ素子Ｓ１〜Ｓ４はＧａＮ−ＦＥＴである。

第１の３レベル回路１０はＧａＮ（窒化ガリウム）基板３００を備えている。ＧａＮ基板３００は、例えばｐ＋型基板であり、その表面にはｐエピタキシャル層が形成され、このｐエピタキシャル層内にｎウェル、ｐウェルが順に形成され、これらのウェルとｐ型拡散層またはｎ型拡散層によって、ＧａＮ基板３００にＧａＮＦＥＴが形成されている。

ＧａＮ基板３００には、短手方向に沿って、Ｃｕ又はＡｌなどの配線パターン３０１，３０２，３０３，３０４，３０５が形成されている。配線パターン３０１〜３０５の間には、櫛歯状電極が形成されていて、第１〜第４のスイッチ素子Ｓ１〜Ｓ４が形成されている。より詳しくは、配線パターン３０１は、第１のスイッチ素子Ｓ１のドレイン電極である。配線パターン３０２は、第１のスイッチ素子Ｓ１のソース電極、かつ、第２のスイッチ素子Ｓ２のドレイン電極である。配線パターン３０３は、第２のスイッチ素子Ｓ２のソース電極、かつ、第３のスイッチ素子Ｓ３のドレイン電極である。配線パターン３０４は、第３のスイッチ素子Ｓ３のソース電極、かつ、第４のスイッチ素子Ｓ４のドレイン電極である。配線パターン３０５は、第４のスイッチ素子Ｓ４１のソース電極である。また、ＧａＮ基板３００には、第１〜第４のスイッチ素子Ｓ１〜Ｓ４のゲートとなる電極３０６，３０７，３０８，３０９とが形成されている。

第１のスイッチ素子Ｓ１のドレイン電極である配線パターン３０１は、例えばワイヤボンディングにより、図１に示す第１入力端ＩＮ１に接続されている。また、第４のスイッチ素子Ｓ４のソース電極である配線パターン３０５は、例えばワイヤボンディングを介してグランド端子に接続されている。さらに、配線パターン３０３は、例えばワイヤボンディングを介して第１の端子Ｓ（図１参照）に接続されている。

ＧａＮ基板３００には、第１〜第４のスイッチ素子Ｓ１〜Ｓ４の配列方向に平行に、第１充放電コンデンサＣｆ１が設けられている。この第１充放電コンデンサＣｆ１は、長さが、第１のスイッチ素子Ｓ１および第２のスイッチ素子Ｓ２の接続点と、第３のスイッチ素子Ｓ３および第４のスイッチ素子Ｓ４の接続点との間の長さと同じであって、外部端子電極が、配線パターン３０２，３０４に接続されている。

以上のように、第１〜第４のスイッチ素子Ｓ１〜Ｓ４がＧａＮＦＥＴであっても、ＧａＮ基板３００の実装面積が大きくすることなく、また、第１充放電コンデンサＣｆ１の配線接続を複雑にすることなく、第１充放電コンデンサＣｆ１の容量（セラミックコンデンサの長さ）を可能な限り大きくできる。

図８は、図７に示す第１の３レベル回路１０の別の構成を示す図である。この例では、図６と同様に、第１充放電コンデンサＣｆ１は、一端部が配線パターン３０２に接続し、他端部が配線パターン３０４に接続し、かつ、第２のスイッチ素子Ｓ２及び第３のスイッチ素子Ｓ３の上方にそれぞれを跨ぐように設けている。これにより、ＧａＮ基板３００に実装するスイッチ素子Ｓ１〜Ｓ４および第１充放電コンデンサＣｆ１の占有面積を小さくできるため、第１の３レベル回路１０を平面方向において小型化できる。

１−インバータ装置
１０−第１の３レベル回路（マルチレベル回路）
２０−第２の３レベル回路（マルチレベル回路）
３０−ブリッジ回路
１００−基板
１０１〜１１２−配線パターン
Ｃｆ１−第１充放電コンデンサ（フローティングキャパシタ）
Ｃｆ２−第２充放電コンデンサ（フローティングキャパシタ）
Ｃ１，Ｃ２−入力コンデンサ
Ｓ１−第１のスイッチ素子
Ｓ２−第２のスイッチ素子
Ｓ３−第３のスイッチ素子
Ｓ４−第４のスイッチ素子
Ｓ５−第５のスイッチ素子
Ｓ６−第６のスイッチ素子
Ｓ７−第７のスイッチ素子
Ｓ８−第８のスイッチ素子
Ｓ１Ｕ−第１のスイッチ素子
Ｓ２Ｕ−第２のスイッチ素子
Ｓ１Ｗ−第３のスイッチ素子
Ｓ２Ｗ−第４のスイッチ素子
ＩＮ１−第１入力端
ＩＮ２−第２入力端
ＯＵＴ１−第１出力端
ＯＵＴ２−第２出力端
Ｌ１，Ｌ２−インダクタ

Claims

直流電圧が入力される第１入力端及び第２入力端に直列接続された第１、第２、第３及び第４のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点に第１端が接続され、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点に第２端が接続されたフローティングキャパシタとを有し、前記第１、第２、第３及び第４のスイッチ素子をスイッチングすることによって、３レベルの電位を出力するマルチレベル回路と、
前記マルチレベル回路に接続され、前記マルチレベル回路から出力される前記３レベルの電位の極性を反転するブリッジ回路と、
を備え、
前記第１、第２、第３及び第４のスイッチ素子はＦＥＴであり、それぞれのゲート、ドレイン及びソースを同方向にし、かつ、それぞれの前記ソースが一直線上に位置するように基板上に設けられ、
前記フローティングキャパシタは少なくとも１組の端子電極を備え、前記１組の端子電極間の距離は、前記第１のスイッチ素子及び前記第２のスイッチ素子の接続点と、前記第３のスイッチ素子及び前記第４のスイッチ素子の接続点との間の距離と実質的に等しい、
インバータ装置。
前記フローティングキャパシタは、前記第２及び第３のスイッチ素子に対し、基板平面方向に並んで実装されている、請求項１に記載のインバータ装置。
前記フローティングキャパシタは、前記第２及び第３のスイッチ素子の少なくとも一部と平面視で重なるように、前記基板に実装されている、請求項１に記載のインバータ装置。