JPWO2014073104A1 - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Abstract

半導体装置の製造方法は、シリコン基板（101）上に第１のレジスト（102）を用いてフィン状シリコン層（103）を形成し、その周囲に第１の絶縁膜（104）を形成する第１工程と、フィン状シリコン層の周囲に第２の絶縁膜（105）を形成し、第２の絶縁膜をエッチングすることで、フィン状シリコン層の側壁に残存させ、第２の絶縁膜上とフィン状シリコン層上と第１の絶縁膜上とに第３の絶縁膜（106）を堆積し、その上にポリシリコン（107）を堆積するとともにその表面を平坦化した後、ポリシリコンをエッチバックし、第３の絶縁膜を露出させ、第２のレジスト（109）を、フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在するように形成し、第２及び第３の絶縁膜をエッチングした後、フィン状シリコン層とポリシリコンとをエッチングし、第２の絶縁膜を除去し、柱状シリコン層と、ポリシリコンからなるダミーゲートと、を形成する第２工程とを有する。In the method of manufacturing a semiconductor device, a fin-like silicon layer (103) is formed on a silicon substrate (101) using a first resist (102), and a first insulating film (104) is formed around the fin-like silicon layer (103). In one step, a second insulating film (105) is formed around the fin-shaped silicon layer, and the second insulating film is etched to remain on the side wall of the fin-shaped silicon layer. Then, a third insulating film (106) is deposited on the fin-like silicon layer and the first insulating film, and polysilicon (107) is deposited thereon and the surface thereof is planarized. Etch back to expose the third insulating film, and form a second resist (109) so as to extend in a second direction perpendicular to the first direction in which the fin-like silicon layer extends, After etching the second and third insulating films, the fin-like silicon layer and the polysilicon The door is etched, the second insulating film is removed, has a pillar-shaped silicon layer, and the dummy gate made of polysilicon, and a second step of forming a.

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。   The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.

半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。こうした高集積化に伴って、集積回路に用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。   Semiconductor integrated circuits, in particular integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with such high integration, MOS transistors used in integrated circuits have been miniaturized to the nano range.

このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難となり、必要な電流量確保の要請から回路の占有面積を小さくすることが難しくなることがある。   As the miniaturization of such a MOS transistor progresses, it becomes difficult to suppress the leakage current, and it may be difficult to reduce the area occupied by the circuit due to a request for securing a necessary amount of current.

これに対して、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層（シリコン柱）を取り囲む構造を備えるSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。   On the other hand, a Surrounding Gate Transistor (hereinafter referred to as “SGT”) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and a gate electrode surrounds a columnar semiconductor layer (silicon column) is proposed. (For example, see Patent Document 1, Patent Document 2, and Patent Document 3).

従来、ＳＧＴは、シリコン柱を描画するための第１のマスクを用いることで、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成する。さらに、平面状のシリコン層を描画するための第２のマスクを用いることで、シリコン柱の底部に平面状のシリコン層を形成する。さらに、ゲート配線を描画するための第３のマスクを用いてゲート配線を形成することで製造される（例えば、特許文献４を参照）。
即ち、シリコン柱、平面状シリコン層、ゲート配線は、３つのマスクを用いることで形成されている。Conventionally, the SGT uses a first mask for drawing a silicon pillar, thereby forming a silicon pillar in which a nitride hard mask is formed in a pillar shape. Furthermore, a planar silicon layer is formed at the bottom of the silicon pillar by using a second mask for drawing the planar silicon layer. Further, it is manufactured by forming a gate wiring using a third mask for drawing the gate wiring (see, for example, Patent Document 4).
That is, the silicon pillar, the planar silicon layer, and the gate wiring are formed by using three masks.

また、上記したＳＧＴの製造方法では、コンタクトの深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔と、を別々に形成している（例えば特許文献５を参照）。このようにコンタクト孔を別々に形成するため、製造に要する工程数が増加するようになる。   Further, in the SGT manufacturing method described above, since the contact depths are different, the contact hole on the upper part of the silicon pillar and the contact hole on the planar silicon layer below the silicon pillar are formed separately (for example, patents). Reference 5). Since the contact holes are formed separately as described above, the number of steps required for manufacturing increases.

また、ゲート配線と基板間の寄生容量を低減するために、ＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えば、ＦＩＮＦＥＴ（例えば、非特許文献１を参照）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、この第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。そのため、ＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いることが必要となる。ＳＧＴではフィン状半導体層に加えて、柱状半導体層が存在するため、この柱状半導体層を形成するために何らかの工夫が必要である。   In order to reduce the parasitic capacitance between the gate wiring and the substrate, the MOS transistor uses the first insulating film. For example, in a FINFET (see, for example, Non-Patent Document 1), a first insulating film is formed around one fin-shaped semiconductor layer, the first insulating film is etched back, and the fin-shaped semiconductor layer is exposed. By doing so, the parasitic capacitance between the gate wiring and the substrate is reduced. Therefore, it is necessary to use the first insulating film also in the SGT in order to reduce the parasitic capacitance between the gate wiring and the substrate. In SGT, since a columnar semiconductor layer exists in addition to the fin-shaped semiconductor layer, some device is required to form the columnar semiconductor layer.

特開平２−７１５５６号公報JP-A-2-71556 特開平２−１８８９６６号公報Japanese Patent Laid-Open No. 2-188966 特開平３−１４５７６１号公報Japanese Patent Laid-Open No. 3-145761 特開２００９−１８２３１７号公報JP 2009-182317 A 特開２０１２−００４２４４号公報JP 2012-004244 A

IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.IEDM2010 CC.Wu, et.al, 27.1.1-27.1.4.

そこで、本発明は、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの製造方法と、それにより得られるＳＧＴの構造を提供することを目的とする。   Therefore, an object of the present invention is to provide an SGT manufacturing method capable of reducing the number of steps required for manufacturing an SGT, and an SGT structure obtained thereby.

本発明の第１の観点に係る半導体装置の製造方法は、
シリコン基板上に、第１のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記フィン状シリコン層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上と、に第３の絶縁膜を堆積し、
前記第３の絶縁膜上にポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させ、
ゲート配線と柱状シリコン層とを形成するための第２のレジストを、前記フィン状シリコン層が延在する第１の方向に対して直交する第２の方向に延在するように形成し、
この第２のレジストを第２のマスクとして、前記第３の絶縁膜と前記第２の絶縁膜とをエッチングした後、前記フィン状シリコン層と前記ポリシリコンとをエッチングし、さらに前記第２の絶縁膜を除去することにより、前記柱状シリコン層と、前記ポリシリコンからなるダミーゲートと、を形成する第２工程と、を有する、
ことを特徴とする。A method for manufacturing a semiconductor device according to a first aspect of the present invention includes:
Forming a fin-like silicon layer on a silicon substrate using a first mask, and forming a first insulating film around the fin-like silicon layer;
Forming a second insulating film around the fin-like silicon layer;
Etching the second insulating film allows it to remain on the sidewalls of the fin-like silicon layer,
Depositing a third insulating film on the second insulating film, on the fin-like silicon layer, and on the first insulating film;
After depositing polysilicon on the third insulating film and planarizing its surface, the polysilicon is etched back to expose the third insulating film above the fin-like silicon layer,
Forming a second resist for forming the gate wiring and the columnar silicon layer so as to extend in a second direction orthogonal to the first direction in which the fin-shaped silicon layer extends;
Using the second resist as a second mask, the third insulating film and the second insulating film are etched, then the fin-like silicon layer and the polysilicon are etched, and the second resist is further etched. A second step of forming the columnar silicon layer and the dummy gate made of polysilicon by removing an insulating film;
It is characterized by that.

前記第３の絶縁膜上に前記ポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させた後、この露出した第３の絶縁膜上に第４の絶縁膜を堆積する、ことが好ましい。   The polysilicon is deposited on the third insulating film and the surface thereof is planarized, and then the polysilicon is etched back to expose the third insulating film above the fin-like silicon layer. Then, it is preferable to deposit a fourth insulating film on the exposed third insulating film.

前記第２工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第３工程をさらに含む、
ことが好ましい。After the second step, a gate insulating film is formed, a gate conductive film is formed around the gate insulating film, and the gate conductive film is etched to remain on the sidewalls of the dummy gate and the columnar silicon layer. A third step of forming a gate electrode and a gate wiring,
It is preferable.

前記第３工程の後、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第４工程をさらに含む、ことが好ましい。   After the third step, a first nitride film is deposited, and the first nitride film is etched to remain on the sidewalls of the gate electrode and the gate wiring, and to expose the upper portion of the gate conductive film, It is preferable that the method further includes a fourth step of removing the exposed upper portion of the gate conductive film by etching.

前記第４の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、前記層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第１のコンタクトを形成するための第３のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第１のコンタクトを形成した後、金属配線を形成するための第４のレジストを形成し、エッチングすることにより前記金属配線を形成する第５の工程をさらに有する、ことが好ましい。   After the fourth step, an interlayer insulating film is deposited and the surface thereof is flattened, and the interlayer insulating film is etched back to expose the upper portion of the columnar silicon layer, and then the first contact is formed. Forming a third resist for forming, etching the interlayer insulating film to form a contact hole, and depositing a metal material in the contact hole to form a first contact on the fin-like silicon layer; It is preferable to further include a fifth step of forming the metal wiring by forming a fourth resist for forming the metal wiring and then etching the metal resist.

本発明の第２の観点に係る半導体装置は、
シリコン基板上に形成されたフィン状シリコン層と、
前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
前記フィン状シリコン層上に形成され、前記フィン状シリコン層の幅と等しい幅を有する柱状シリコン層と、
前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状シリコン層の上部に形成された第１の拡散層と、
前記フィン状シリコン層の上部と前記柱状シリコン層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする。A semiconductor device according to a second aspect of the present invention provides:
A fin-like silicon layer formed on a silicon substrate;
A first insulating film formed around the fin-like silicon layer;
A columnar silicon layer formed on the fin-like silicon layer and having a width equal to the width of the fin-like silicon layer;
A gate insulating film formed around the columnar silicon layer;
A gate electrode formed around the gate insulating film;
A gate wiring connected to the gate electrode and extending in a second direction orthogonal to the first direction in which the fin-like silicon layer extends, and formed in a sidewall shape on the sidewall of a dummy gate made of polysilicon When,
A first diffusion layer formed on the columnar silicon layer;
A second diffusion layer formed across the top of the fin-like silicon layer and the bottom of the columnar silicon layer,
It is characterized by that.

本発明によれば、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの製造方法と、それにより得られるＳＧＴの構造を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of SGT which can reduce the number of processes required in order to manufacture SGT, and the structure of SGT obtained by it can be provided.

（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is YY of (a). It is sectional drawing in a line. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). It is sectional drawing in the YY 'line | wire. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line | wire of (a), (c) is (a). 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It is sectional drawing in the YY 'line | wire.

以下、本発明の実施形態に係る半導体装置（ＳＧＴ）の製造方法、及び、それにより得られる半導体装置（ＳＧＴ）の構造を、図２〜図３６を参照しながら説明する。   Hereinafter, a method for manufacturing a semiconductor device (SGT) according to an embodiment of the present invention and a structure of the semiconductor device (SGT) obtained thereby will be described with reference to FIGS.

まず、シリコン基板１０１上に、第１のマスクを用いて、フィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する第１工程を示す。   First, a first step of forming a fin-like silicon layer 103 on a silicon substrate 101 using a first mask and forming a first insulating film 104 around the fin-like silicon layer 103 is shown.

即ち、図２に示すように、シリコン基板１０１上に、フィン状シリコン層１０３を形成するための第１のレジスト１０２を形成する。   That is, as shown in FIG. 2, a first resist 102 for forming the fin-like silicon layer 103 is formed on the silicon substrate 101.

続いて、図３に示すように、第１のレジスト１０２を第１のマスクとして用い、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０３を形成する。ここでは、フィン状シリコン層は、レジストを第１のマスクとして形成したが、この第１のマスクには、酸化膜や窒化膜などのハードマスクを用いることもできる。   Subsequently, as shown in FIG. 3, the silicon substrate 101 is etched using the first resist 102 as a first mask to form a fin-like silicon layer 103. Here, the fin-like silicon layer is formed using a resist as a first mask, but a hard mask such as an oxide film or a nitride film can also be used for the first mask.

続いて、図４に示すように、第１のレジスト１０２を除去する。   Subsequently, as shown in FIG. 4, the first resist 102 is removed.

続いて、図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。この第１の絶縁膜１０４としては、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることもできる。   Subsequently, as shown in FIG. 5, a first insulating film 104 is deposited around the fin-like silicon layer 103. As the first insulating film 104, an oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) can be used.

続いて、図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出させる。ここまでの工程は、非特許文献１に開示されているフィン状シリコン層の製造方法と同様である。   Subsequently, as shown in FIG. 6, the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103. The steps up to here are the same as the method for manufacturing the fin-like silicon layer disclosed in Non-Patent Document 1.

以上により、第１のレジスト１０２を第１のマスクとして用いて、シリコン基板１０１上にフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する、本実施形態の第１工程が示された。   As described above, the fin-like silicon layer 103 is formed on the silicon substrate 101 using the first resist 102 as the first mask, and the first insulating film 104 is formed around the fin-like silicon layer 103. The 1st process of this embodiment was shown.

以下、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上と、に第３の絶縁膜１０６を堆積する。その後、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、さらにポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。その後、この第２のレジスト１０９を第２のマスクとして、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングした後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。さらに第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートと、を形成する、本実施形態の第２工程を示す。   Thereafter, a second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewalls of the fin-shaped silicon layer 103. Thereafter, a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104. Thereafter, polysilicon 107 is deposited on the third insulating film 106, the surface thereof is flattened by a CMP (Chemical Mechanical Polishing) method or the like, and the polysilicon 107 is etched back, so that an upper portion of the fin-like silicon layer 103 is obtained. The third insulating film 106 is exposed. Thereafter, a second resist 109 for forming the gate wiring 112b and the columnar silicon layer 110 is applied in a second direction (right and left direction) orthogonal to the first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. It is formed so as to extend in the front-rear direction). Thereafter, the third insulating film 106 and the second insulating film 105 are etched using the second resist 109 as a second mask, and then the fin-like silicon layer 103 and the polysilicon 107 are etched. Furthermore, the second step of this embodiment in which the columnar silicon layer 110 and the dummy gate made of polysilicon 107 are formed by removing the second insulating film 105 will be described.

即ち、図７に示すように、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。この第２の絶縁膜１０５は、ウエットエッチング速度が速い常圧CVD(Chemical Vapor Deposition)による酸化膜が好ましい。また、これに代えて、第２の絶縁膜１０５は、低圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜とすることもできる。   That is, as shown in FIG. 7, the second insulating film 105 is formed around the fin-like silicon layer 103. The second insulating film 105 is preferably an oxide film formed by atmospheric pressure CVD (Chemical Vapor Deposition) with a high wet etching rate. Alternatively, the second insulating film 105 can be an oxide film formed by low pressure CVD (Chemical Vapor Deposition).

続いて、図８に示すように、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。   Subsequently, as shown in FIG. 8, the second insulating film 105 is etched to remain on the sidewalls of the fin-like silicon layer 103.

続いて、図９に示すように、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに、厚さが薄い第３の絶縁膜１０６を堆積する。ここで、第３の絶縁膜１０６には、低圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜を使用することが好ましい。また、第３の絶縁膜１０６の厚さは、第２の絶縁膜１０５を除去するときに、第２の絶縁膜１０５と同時に除去される程度の厚さとすることが好ましい。   Subsequently, as shown in FIG. 9, a thin third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104. . Here, an oxide film formed by low pressure CVD (Chemical Vapor Deposition) is preferably used for the third insulating film 106. The thickness of the third insulating film 106 is preferably set to such a thickness that the third insulating film 106 is removed at the same time as the second insulating film 105 is removed.

続いて、図１０に示すように、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。   Subsequently, as shown in FIG. 10, polysilicon 107 is deposited on the third insulating film 106 and the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like.

続いて、図１１に示すように、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。   Subsequently, as shown in FIG. 11, the third insulating film 106 on the upper portion of the fin-like silicon layer 103 is exposed by etching back the polysilicon 107.

続いて、図１２に示すように、露出した第３の絶縁膜１０６上に、第４の絶縁膜１０８を堆積する。この第４の絶縁膜１０８は、第２の絶縁膜１０５と同様に、ウエットエッチング速度が大きい常圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜であることが好ましい。また、この後、さらに窒化膜を堆積することもできる。   Subsequently, as shown in FIG. 12, a fourth insulating film 108 is deposited on the exposed third insulating film 106. The fourth insulating film 108 is preferably an oxide film formed by atmospheric pressure CVD (Chemical Vapor Deposition), which has a high wet etching rate, like the second insulating film 105. Thereafter, a nitride film can be further deposited.

続いて、図１３に示すように、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。   Subsequently, as shown in FIG. 13, the second resist 109 for forming the gate wiring 112 b and the columnar silicon layer 110 is applied to the first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. And extending in a second direction (front-rear direction) orthogonal to each other.

続いて、図１４に示すように、第２のレジスト１０９を第２のマスクとして用いることで、第４の絶縁膜１０８と、第３の絶縁膜１０６と、第２の絶縁膜１０５とをエッチングする。   Subsequently, as illustrated in FIG. 14, the fourth insulating film 108, the third insulating film 106, and the second insulating film 105 are etched by using the second resist 109 as the second mask. To do.

続いて、図１５に示すように、フィン状シリコン層１０３とポリシリコン１０７とをエッチングすることで、フィン状シリコン層１０３、ポリシリコン１０７から、それぞれ、柱状シリコン層１１０、ポリシリコン１０７からなるダミーゲートを形成する。   Subsequently, as shown in FIG. 15, the fin-like silicon layer 103 and the polysilicon 107 are etched, so that the fin-like silicon layer 103 and the polysilicon 107 are respectively formed of the columnar silicon layer 110 and the dummy 107 made of the polysilicon 107. Form a gate.

続いて、図１６に示すように、第２のレジスト１０９を除去する。   Subsequently, as shown in FIG. 16, the second resist 109 is removed.

続いて、図１７に示すように、第２の絶縁膜１０５を除去する。ここで、第４の絶縁膜１０８は第２の絶縁膜１０５と同じ材質（ここでは、常圧ＣＶＤによる酸化膜）から形成されているため、第２の絶縁膜１０５を除去する際に第４の絶縁膜１０８も除去される。また、このとき、厚さの薄い第３の絶縁膜１０６も除去される。第２の絶縁膜１０５、第４の絶縁膜１０８及び第３の絶縁膜１０６は、ウエットエッチングにより除去することが好ましい。   Subsequently, as shown in FIG. 17, the second insulating film 105 is removed. Here, since the fourth insulating film 108 is formed of the same material as the second insulating film 105 (here, an oxide film formed by atmospheric pressure CVD), the fourth insulating film 108 is removed when the second insulating film 105 is removed. The insulating film 108 is also removed. At this time, the thin third insulating film 106 is also removed. The second insulating film 105, the fourth insulating film 108, and the third insulating film 106 are preferably removed by wet etching.

以上により、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積する。その後、第３の絶縁膜１０６上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。その後、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向に対して直交する第２の方向に延在するように形成する。その後、この第２のレジスト１０９を第２のマスクとして用い、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングする。その後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。さらに、第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートと、を形成する、本実施形態の第２工程が示された。   As described above, the second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewall of the fin-shaped silicon layer 103. After that, a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104. Thereafter, polysilicon 107 is deposited on the third insulating film 106 and the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like. Thereafter, the polysilicon 107 is etched back to expose the third insulating film 106 on the fin-like silicon layer 103. After that, the second resist 109 for forming the gate wiring 112b and the columnar silicon layer 110 extends in a second direction orthogonal to the first direction in which the fin-shaped silicon layer 103 extends. To form. After that, using the second resist 109 as a second mask, the third insulating film 106 and the second insulating film 105 are etched. Thereafter, the fin-like silicon layer 103 and the polysilicon 107 are etched. Furthermore, the second step of this embodiment is shown in which the columnar silicon layer 110 and the dummy gate made of polysilicon 107 are formed by removing the second insulating film 105.

以下、第２工程の後、ゲート絶縁膜１１１を形成し、このゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜し、ゲート導電膜１１２をエッチングすることで、ゲート絶縁膜１１１を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、ゲート電極１１２ａ及びゲート配線１１２ｂを形成する、本実施形態の第３工程を示す。   Hereinafter, after the second step, a gate insulating film 111 is formed, a gate conductive film 112 is formed around the gate insulating film 111, and the gate conductive film 112 is etched, so that the gate insulating film 111 is formed into a polycrystal. The dummy gate made of silicon 107 and the side walls of the columnar silicon layer 110 are left. Thus, a third step of the present embodiment in which the gate electrode 112a and the gate wiring 112b are formed will be described.

即ち、図１８に示すように、積層体上に、ゲート絶縁膜１１１を形成し、さらにゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜する。ここで、ゲート導電膜１１２には、半導体の製造工程に用いられ、トランジスタのしきい値電圧を設定する金属材料、例えば、窒化チタン、チタン、窒化タンタル、タンタルなどを用いることが好ましい。なかでも、ゲート導電膜１１１には、ウエットエッチングで、エッチング速度がシリコンより大きい材質を用いることが好ましい。
また、ゲート絶縁膜１１１には、酸化膜、酸窒化膜、高誘電体膜などの、半導体の製造工程で使用される材料を用いることが好ましい。That is, as illustrated in FIG. 18, the gate insulating film 111 is formed on the stacked body, and the gate conductive film 112 is formed around the gate insulating film 111. Here, the gate conductive film 112 is preferably formed using a metal material that is used in a semiconductor manufacturing process and sets a threshold voltage of the transistor, such as titanium nitride, titanium, tantalum nitride, or tantalum. In particular, the gate conductive film 111 is preferably made of a material having a higher etching rate than silicon by wet etching.
The gate insulating film 111 is preferably made of a material used in a semiconductor manufacturing process, such as an oxide film, an oxynitride film, or a high dielectric film.

続いて、図１９に示すように、ゲート導電膜１１２の所定領域をエッチングすることで、ゲート導電膜１１２の一部を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、柱状シリコン層１０９の側壁にゲート電極１１２ａを形成し、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状にゲート配線１１２ｂを形成する。   Subsequently, as shown in FIG. 19, by etching a predetermined region of the gate conductive film 112, a part of the gate conductive film 112 is left on the side walls of the dummy gate made of polysilicon 107 and the columnar silicon layer 110. Thus, the gate electrode 112a is formed on the side wall of the columnar silicon layer 109, and the gate wiring 112b is formed in a side wall shape on the side wall of the dummy gate made of the polysilicon 107.

本実施形態によれば、以上のように、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂとを形成することができる。これにより、半導体装置（ＳＧＴ）の製造に要する工程数を削減することができる。また、本実施形態によれば、柱状シリコン層１１０の形成位置と、ゲート配線１１２ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１１０と、ゲート配線１１２ｂとの位置ずれが解消される。   According to the present embodiment, as described above, the fin-like silicon layer 103, the columnar silicon layer 110, and the gate wiring 112b can be formed by using two masks. Thereby, the number of processes required for manufacturing a semiconductor device (SGT) can be reduced. In addition, according to the present embodiment, the formation position of the columnar silicon layer 110 and the formation position of the gate wiring 112b are aligned so as to be aligned on one straight line, and thus the columnar silicon layer 110 and the gate wiring 112b are aligned. And misalignment.

以上により、ゲート絶縁膜１１１を形成し、このゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜し、このゲート導電膜１１２をエッチングすることで、柱状シリコン層１１０の側壁にゲート電極１１２ａを形成し、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状にゲート配線１１２ｂを形成する、本実施形態の第３工程が示された。   As described above, the gate insulating film 111 is formed, the gate conductive film 112 is formed around the gate insulating film 111, and the gate conductive film 112 is etched so that the gate electrode 112a is formed on the sidewall of the columnar silicon layer 110. The third step of this embodiment is shown, in which the gate wiring 112b is formed in a sidewall shape on the side wall of the dummy gate made of polysilicon 107.

以下、第３工程の後、第１の窒化膜１１３を堆積し、この第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させ、露出したゲート導電膜１１２の上部をエッチングにより除去する、本実施形態の第４工程を示す。   Thereafter, after the third step, a first nitride film 113 is deposited, and the first nitride film 113 is etched to remain on the sidewalls of the gate electrode 112a and the gate wiring 112b, and the gate conductive film 112 is formed. A fourth process of this embodiment is shown in which the upper part is exposed and the exposed upper part of the gate conductive film 112 is removed by etching.

即ち、図２０に示すように、第１の窒化膜１１３を堆積する。   That is, as shown in FIG. 20, the first nitride film 113 is deposited.

続いて、図２１に示すように、第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させる。   Subsequently, as shown in FIG. 21, the first nitride film 113 is etched to remain on the side walls of the gate electrode 112a and the gate wiring 112b and to expose the upper portion of the gate conductive film 112.

続いて、図２２に示すように、露出したゲート導電膜１１２の上部をエッチングにより除去する。   Subsequently, as shown in FIG. 22, the exposed upper portion of the gate conductive film 112 is removed by etching.

以上により、第１の窒化膜１１３を堆積し、第１の窒化膜１１３をエッチングすることで、ゲート電極１１２ａ及びゲート配線１１２ｂの側壁に残存させるとともに、ゲート導電膜１１２の上部を露出させ、露出したゲート導電膜１１２の上部をエッチングにより除去する、本実施形態の第４工程が示された。   Thus, by depositing the first nitride film 113 and etching the first nitride film 113, the first nitride film 113 is left on the sidewalls of the gate electrode 112a and the gate wiring 112b, and the upper portion of the gate conductive film 112 is exposed and exposed. The fourth step of the present embodiment is shown in which the upper portion of the gate conductive film 112 is removed by etching.

図２２に示す工程に続いて、図２３に示すように、柱状シリコン層１１０の所定位置に砒素を注入することにより、第１の拡散層１１４と第２の拡散層１１５とを形成する。ここではｎＭＯＳを形成するが、ｐＭＯＳを形成する場合には、ボロン又はフッ化ボロンを注入する。   Subsequent to the step shown in FIG. 22, as shown in FIG. 23, the first diffusion layer 114 and the second diffusion layer 115 are formed by implanting arsenic into a predetermined position of the columnar silicon layer 110. Here, an nMOS is formed. However, when a pMOS is formed, boron or boron fluoride is implanted.

続いて、図２４に示すように、積層体上に、酸化膜１１６を堆積した後、熱処理を行う。ここでは、酸化膜に代えて、窒化膜を用いることもできる。   Subsequently, as shown in FIG. 24, an oxide film 116 is deposited on the stacked body, and then heat treatment is performed. Here, a nitride film can be used instead of the oxide film.

続いて、図２５に示すように、酸化膜１１６をその一部を残してエッチングにより除去する。ここでは、ウエットエッチングを用いることが好ましい。これにより、第１の窒化膜１１３と柱状シリコン層１１０との間と、第１の窒化膜１１３と、ポリシリコン１０７からなるダミーゲートとの間と、に酸化膜１１７、１１８を残存させる。なお、ウエットエッチングの代わりに、ドライエッチングを用いることもできる。   Subsequently, as shown in FIG. 25, the oxide film 116 is removed by etching leaving a part thereof. Here, it is preferable to use wet etching. As a result, oxide films 117 and 118 are left between the first nitride film 113 and the columnar silicon layer 110, and between the first nitride film 113 and the dummy gate made of the polysilicon 107. Note that dry etching can be used instead of wet etching.

続いて、図２６に示すように、積層体の所定位置に、金属材料を堆積するとともに、熱処理を行った後、未反応の金属材料を除去する。これにより、第１の拡散層１１４上、第２の拡散層１１５上に、それぞれ、第１のシリサイド１２０、第２のシリサイド１１９を形成する。またこのとき、ポリシリコン１０７からなるダミーゲートの上部にシリサイド１２１が形成される。   Subsequently, as shown in FIG. 26, a metal material is deposited at a predetermined position of the laminate, and after heat treatment, the unreacted metal material is removed. As a result, a first silicide 120 and a second silicide 119 are formed on the first diffusion layer 114 and the second diffusion layer 115, respectively. At this time, silicide 121 is formed on the dummy gate made of polysilicon 107.

以下、第４工程の後、層間絶縁膜１２３を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、さらに層間絶縁膜１２３のエッチバックを行うことで、柱状シリコン層１１０の上部を露出させた後、第１のコンタクト１２９、１３０を形成するための第３のレジスト１２４を形成し、層間絶縁膜１２３をエッチングする。これにより、コンタクト孔１２５、１２６が形成される。その後、コンタクト孔１２５、１２６中に金属材料１２８を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１２９を形成する。その後、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成し、エッチングすることにより、金属配線１３４、１３５、１３６を形成する、本実施形態の第５の工程を示す。   Thereafter, after the fourth step, an interlayer insulating film 123 is deposited, the surface thereof is flattened by a CMP (Chemical Mechanical Polishing) method, and the interlayer insulating film 123 is etched back, so that the upper part of the columnar silicon layer 110 is formed. Then, a third resist 124 for forming the first contacts 129 and 130 is formed, and the interlayer insulating film 123 is etched. Thereby, contact holes 125 and 126 are formed. Thereafter, a metal material 128 is deposited in the contact holes 125 and 126 to form a first contact 129 on the fin-like silicon layer 103. Thereafter, the fourth resists 131, 132, and 133 for forming the metal wirings 134, 135, and 136 are formed and etched to form the metal wirings 134, 135, and 136. A process is shown.

即ち、図２７に示すように、積層体の所定領域に、窒化膜１２２を成膜し、窒化膜１２２を覆うように層間絶縁膜１２３を形成する。   That is, as shown in FIG. 27, a nitride film 122 is formed in a predetermined region of the stacked body, and an interlayer insulating film 123 is formed so as to cover the nitride film 122.

続いて、図２８に示すように、層間絶縁膜１２３のエッチバックを行い、柱状シリコン層１１０上の窒化膜１２２を露出させる。   Subsequently, as shown in FIG. 28, the interlayer insulating film 123 is etched back to expose the nitride film 122 on the columnar silicon layer 110.

続いて、図２９に示すように、積層体の所定位置に、コンタクト孔１２５、１２６を形成するための第３のレジスト１２４を形成する。   Subsequently, as shown in FIG. 29, a third resist 124 for forming contact holes 125 and 126 is formed at predetermined positions of the stacked body.

続いて、図３０に示すように、第３のレジスト１２４から露出した層間絶縁膜１２３をエッチングすることで、コンタクト孔１２５、１２６を形成する。   Subsequently, as shown in FIG. 30, the contact holes 125 and 126 are formed by etching the interlayer insulating film 123 exposed from the third resist 124.

続いて、図３１に示すように、第３のレジスト１２４を剥離除去する。   Subsequently, as shown in FIG. 31, the third resist 124 is peeled and removed.

続いて、図３２に示すように、窒化膜１２２をエッチングすることで、コンタクト孔１２５の底部の窒化膜１２２と、柱状シリコン層１１０上の窒化膜１２２を除去する。なお、このとき、柱状シリコン層１１０の側壁に窒化膜１２７が残存する場合がある（図３１参照）。   Subsequently, as shown in FIG. 32, the nitride film 122 is etched to remove the nitride film 122 at the bottom of the contact hole 125 and the nitride film 122 on the columnar silicon layer 110. At this time, the nitride film 127 may remain on the sidewall of the columnar silicon layer 110 (see FIG. 31).

続いて、図３３に示すように、コンタクト孔１２５、１２６を埋め込むように、金属材料１２８を堆積することで、コンタクト孔１２５、１２６に、それぞれ、第１のコンタクト１２９、１３０を形成するとともに、第１のコンタクト１２９、１３０、柱状シリコン層１１０の上部の第１のシリサイド１２０に接続されるように、金属材料１２８を形成する。   Subsequently, as shown in FIG. 33, by depositing a metal material 128 so as to embed the contact holes 125 and 126, first contacts 129 and 130 are formed in the contact holes 125 and 126, respectively. A metal material 128 is formed so as to be connected to the first contacts 129 and 130 and the first silicide 120 on the top of the columnar silicon layer 110.

続いて、図３４に示すように、積層体上の所定位置に、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成する。   Subsequently, as shown in FIG. 34, fourth resists 131, 132, 133 for forming metal wirings 134, 135, 136 are formed at predetermined positions on the stacked body.

続いて、図３５に示すように、第４のレジスト１３１、１３２、１３３から露出した金属材料１２８をエッチングすることで、金属配線１３４、１３５、１３６を形成する。   Subsequently, as shown in FIG. 35, the metal wirings 134, 135, and 136 are formed by etching the metal material 128 exposed from the fourth resists 131, 132, and 133.

続いて、図３６に示すように、第４のレジスト１３１、１３２、１３３を剥離する。   Subsequently, as shown in FIG. 36, the fourth resists 131, 132, and 133 are peeled off.

以上の工程によれば、金属材料１２８からなる金属配線１３４、１３５、１３６と柱状シリコン層１１０の上部とが、コンタクトを介することなく直接電気的に接続されるため、柱状シリコン層１１０の上部に、別途コンタクトを形成する工程が不要となる。また、第１のコンタクト１２９、１３０が形成されるコンタクト孔１２５、１２６がフィン状シリコン層１０３よりも上方に形成されるので、コンタクト孔１２５、１２６の深さを浅くすることができる。このため、コンタクト孔１２５、１２６が形成し易くなり、さらにコンタクト孔１２５、１２６を金属材料１２８で埋め込むことも容易となる。   According to the above steps, the metal wirings 134, 135, 136 made of the metal material 128 and the upper part of the columnar silicon layer 110 are directly electrically connected without any contact, so that the upper part of the columnar silicon layer 110 is formed. A separate contact forming step is not required. Further, since the contact holes 125 and 126 in which the first contacts 129 and 130 are formed are formed above the fin-like silicon layer 103, the depth of the contact holes 125 and 126 can be reduced. Therefore, the contact holes 125 and 126 can be easily formed, and the contact holes 125 and 126 can be easily filled with the metal material 128.

以上により、積層体上に、層間絶縁膜１２３を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、層間絶縁膜１２３のエッチバックを行う。これにより、柱状シリコン層１１０の上部を露出させた後、第１のコンタクト１２９、１３０を形成するための第３のレジスト１２４を形成し、層間絶縁膜１２３をエッチングする。これにより、コンタクト孔１２５、１２６が形成され、こｐのコンタクト孔１２５、１２６中に金属材料１２８を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１２９、１３０を形成する。その後、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成し、エッチングすることにより、金属配線１３４、１３５、１３６を形成する、本実施形態の第５の工程が示された。   As described above, the interlayer insulating film 123 is deposited on the stacked body, and the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like, and the interlayer insulating film 123 is etched back. Thus, after exposing the upper portion of the columnar silicon layer 110, a third resist 124 for forming the first contacts 129 and 130 is formed, and the interlayer insulating film 123 is etched. As a result, contact holes 125 and 126 are formed, and the first contact 129 and 130 are formed on the fin-like silicon layer 103 by depositing the metal material 128 in the contact holes 125 and 126 of the p. Thereafter, the fourth resists 131, 132, and 133 for forming the metal wirings 134, 135, and 136 are formed and etched to form the metal wirings 134, 135, and 136. The process was shown.

以上により、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１０９と、ゲート配線１１２ｂを形成する半導体装置（ＳＧＴ）の製造方法が示された。また、このＳＧＴの製造方法によれば、総合計４つのマスクによって、ＳＧＴの全体を形成することができる。   As described above, the manufacturing method of the semiconductor device (SGT) in which the fin-like silicon layer 103, the columnar silicon layer 109, and the gate wiring 112b are formed by using two masks is shown. Moreover, according to this SGT manufacturing method, the entire SGT can be formed by the total of four masks.

図１に、上記した半導体装置の製造方法によって得られる本実施形態の半導体装置の構造を示す。
図１に示すように、本実施形態の半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、このフィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１１０とを備える。柱状シリコン層１１０の幅は、フィン状シリコン層１０３の幅と等しい。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１１と、このゲート絶縁膜１１１の周囲に形成されたゲート電極１１２ａと、このゲート電極１１２ａに接続され、フィン状シリコン層１０３が延在する第１の方向（左右方向）に直交する第１の方向（前後方向）に延在するゲート配線１１２ｂとを備える。ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されている。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の上部に形成された第１の拡散層１１４と、フィン状シリコン層１０３の上部と柱状シリコン層１１０の下部とに亘って形成された第２の拡散層１１５と、を有する。FIG. 1 shows the structure of the semiconductor device of this embodiment obtained by the above-described method for manufacturing a semiconductor device.
As shown in FIG. 1, the semiconductor device of this embodiment includes a fin-like silicon layer 103 formed on a silicon substrate 101, a first insulating film 104 formed around the fin-like silicon layer 103, And a columnar silicon layer 110 formed on the fin-shaped silicon layer 103. The width of the columnar silicon layer 110 is equal to the width of the fin-shaped silicon layer 103. The semiconductor device of this embodiment is further connected to the gate insulating film 111 formed around the columnar silicon layer 110, the gate electrode 112a formed around the gate insulating film 111, and the gate electrode 112a. And a gate wiring 112b extending in a first direction (front-rear direction) orthogonal to a first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. The gate wiring 112b is formed in a sidewall shape on the side wall of the dummy gate made of polysilicon 107. The semiconductor device of the present embodiment further includes a first diffusion layer 114 formed on the upper part of the columnar silicon layer 110, and a first diffusion layer 114 formed on the upper part of the fin-like silicon layer 103 and the lower part of the columnar silicon layer 110. 2 diffusion layers 115.

上記実施形態によれば、ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されるため、ポリシリコン１０７からなるダミーゲートの高さによってゲート配線１１２ｂの抵抗値が決定されるようになる。このため、ゲート配線を平面状に薄く形成したときと比べ、ゲート配線１１２ｂの抵抗を低く抑えることができる。   According to the embodiment, since the gate wiring 112b is formed in a sidewall shape on the sidewall of the dummy gate made of polysilicon 107, the resistance value of the gate wiring 112b is determined by the height of the dummy gate made of polysilicon 107. Will come to be. For this reason, the resistance of the gate wiring 112b can be suppressed lower than when the gate wiring is thinly formed in a planar shape.

上記実施形態によれば、シリコン基板１０１上に、第１のマスクとして第１のレジスト１０２を用いてフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成する第１工程と、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、この第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積し、第３の絶縁膜１０６の上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。その後、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向に対して直交する第２の方向に延在するように形成し、この第２のレジスト１０９を第２のマスクとして、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングする。その後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。その後、第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートとを形成する。   According to the above embodiment, the fin-like silicon layer 103 is formed on the silicon substrate 101 using the first resist 102 as the first mask, and the first insulating film 104 is formed around the fin-like silicon layer 103. And a second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewalls of the fin-shaped silicon layer. Thereafter, a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104, and the polysilicon 107 is formed on the third insulating film 106. And the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like. Thereafter, the polysilicon 107 is etched back to expose the third insulating film 106 on the fin-like silicon layer 103. After that, the second resist 109 for forming the gate wiring 112b and the columnar silicon layer 110 extends in a second direction orthogonal to the first direction in which the fin-shaped silicon layer 103 extends. The third insulating film 106 and the second insulating film 105 are etched using the second resist 109 as a second mask. Thereafter, the fin-like silicon layer 103 and the polysilicon 107 are etched. Thereafter, the second insulating film 105 is removed to form a columnar silicon layer 110 and a dummy gate made of polysilicon 107.

上記実施形態によれば、以上のように、２つのマスク（第１及び第２のマスク）で、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂとを形成することができる。これにより、半導体装置の製造に要する工程数を削減することができる。   According to the embodiment, as described above, the fin-like silicon layer 103, the columnar silicon layer 110, and the gate wiring 112b can be formed using two masks (first and second masks). Thereby, the number of processes required for manufacturing the semiconductor device can be reduced.

また、上記実施形態によれば、柱状シリコン層１１０の形成位置と、ゲート配線１１２ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１１０と、ゲート配線１１２ｂとの位置ずれを解消することができる。ダミーゲートがポリシリコン１０７から形成されているので、第２の絶縁膜１０５を除去する際、ダミーゲートがエッチングによって除去されることが抑制される。   Further, according to the above embodiment, the columnar silicon layer 110 and the gate wiring 112b are aligned with each other so that the formation position of the columnar silicon layer 110 and the formation position of the gate wiring 112b are aligned on one straight line. Can be eliminated. Since the dummy gate is formed of the polysilicon 107, the removal of the dummy gate by etching is suppressed when the second insulating film 105 is removed.

また、上記実施形態によれば、ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されるため、ポリシリコン１０７からなるダミーゲートの高さによってゲート配線１１２ｂの抵抗値が決定されるようになる。このため、平面状に薄いゲート配線１１２ｂを形成したときと比べ、ゲート配線１１２ｂの抵抗を低く抑えることができる。   Further, according to the embodiment, since the gate wiring 112b is formed in a sidewall shape on the sidewall of the dummy gate made of polysilicon 107, the resistance value of the gate wiring 112b depends on the height of the dummy gate made of polysilicon 107. Will be decided. For this reason, the resistance of the gate wiring 112b can be suppressed lower than when the thin gate wiring 112b is formed in a planar shape.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。   It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施例において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も本発明の技術的範囲に含まれることは言うまでもない。For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p + -type) and n-type (including n + -type) are opposite in conductivity type, and semiconductor obtained thereby It goes without saying that the apparatus is also included in the technical scope of the present invention.

１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第３の絶縁膜
１０７．ポリシリコン（ダミーゲート）
１０８．第４の絶縁膜
１０９．第２のレジスト
１１０．柱状シリコン層
１１１．ゲート絶縁膜
１１２．ゲート導電膜
１１２ａ．ゲート電極
１１２ｂ．ゲート配線
１１３．第１の窒化膜
１１４．第１の拡散層
１１５．第２の拡散層
１１６．酸化膜
１１７．酸化膜
１１８．酸化膜
１１９．第２のシリサイド
１２０．第１のシリサイド
１２１．シリサイド
１２２．窒化膜
１２３．層間絶縁膜
１２４．第３のレジスト
１２５．コンタクト孔
１２６．コンタクト孔
１２７．窒化膜
１２８．金属材料
１２９．第１のコンタクト
１３０．第１のコンタクト
１３１．第４のレジスト
１３２．第４のレジスト
１３３．第４のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線101. Silicon substrate 102. First resist 103. Fin-like silicon layer 104. First insulating film 105. Second insulating film 106. Third insulating film 107. Polysilicon (dummy gate)
108. Fourth insulating film 109. Second resist 110. Columnar silicon layer 111. Gate insulating film 112. Gate conductive film 112a. Gate electrode 112b. Gate wiring 113. First nitride film 114. First diffusion layer 115. Second diffusion layer 116. Oxide film 117. Oxide film 118. Oxide film 119. Second silicide 120. First silicide 121. Silicide 122. Nitride film 123. Interlayer insulating film 124. Third resist 125. Contact hole 126. Contact hole 127. Nitride film 128. Metal material 129. First contact 130. First contact 131. Fourth resist 132. Fourth resist 133. Fourth resist 134. Metal wiring 135. Metal wiring 136. Metal wiring

High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.High performance 22 / 20nm FinFET CMOS devices with advanced high-K / metal gate scheme, IEDM2010 CC.Wu, et.al, 27.1.1-27.1.4.

本発明の第２の観点に係る半導体装置は、
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成され、前記フィン状半導体層の幅と等しい幅を有する柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第１の方向に直交する第２の方向に延在し、ポリ半導体からなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第１の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする。 A semiconductor device according to a second aspect of the present invention provides:
A fin-like semiconductor layer formed on a semiconductor substrate;
A first insulating film formed around the fin-like semiconductor layer;
Is formed on the fin-shaped semiconductor layer, a pillar-shaped semiconductor layer having a width equal to the width of the fin-shaped semiconductor layer,
A gate insulating film formed around the columnar semiconductor layer;
A gate electrode formed around the gate insulating film;
A gate wiring connected to the gate electrode and extending in a second direction perpendicular to the first direction in which the fin-like semiconductor layer extends, and formed in a sidewall shape on the side wall of a dummy gate made of a poly semiconductor When,
A first diffusion layer formed on the columnar semiconductor layer;
A second diffusion layer formed across the upper portion of the fin-like semiconductor layer and the lower portion of the columnar semiconductor layer,
It is characterized by that.

（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a plan view of a semiconductor device according to an embodiment of the present invention, (b) is a sectional view at x-x 'line of (a), y-y of (c) is (a) 'it is a cross-sectional view at line. （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' . （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のｘ−ｘ’線での断面図であり、（ｃ）は（ａ）のｙ−ｙ’線での断面図である。(A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the xx ' line | wire of (a), (c) is (a). It is sectional drawing in line yy ' .

以下、第２工程の後、ゲート絶縁膜１１１を形成し、このゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜し、ゲート導電膜１１２をエッチングすることで、ゲート導電膜１１２を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、ゲート電極１１２ａ及びゲート配線１１２ｂを形成する、本実施形態の第３工程を示す。 Hereinafter, after the second step, a gate insulating film 111, forming a gate conductive film 112 around the gate insulating film 111, by the gate conductive film 112 is etched, the gate conductive film 11 2, The dummy gate made of polysilicon 107 and the side walls of the columnar silicon layer 110 are left. Thus, a third step of the present embodiment in which the gate electrode 112a and the gate wiring 112b are formed will be described.

即ち、図１８に示すように、積層体上に、ゲート絶縁膜１１１を形成し、さらにゲート絶縁膜１１１の周囲にゲート導電膜１１２を成膜する。ここで、ゲート導電膜１１２には、半導体の製造工程に用いられ、トランジスタのしきい値電圧を設定する金属材料、例えば、窒化チタン、チタン、窒化タンタル、タンタルなどを用いることが好ましい。なかでも、ゲート導電膜１１２には、ウエットエッチングで、エッチング速度がシリコンより大きい材質を用いることが好ましい。
また、ゲート絶縁膜１１１には、酸化膜、酸窒化膜、高誘電体膜などの、半導体の製造工程で使用される材料を用いることが好ましい。 That is, as illustrated in FIG. 18, the gate insulating film 111 is formed on the stacked body, and the gate conductive film 112 is formed around the gate insulating film 111. Here, the gate conductive film 112 is preferably formed using a metal material that is used in a semiconductor manufacturing process and sets a threshold voltage of the transistor, such as titanium nitride, titanium, tantalum nitride, or tantalum. Among them, the gate conductive film 11 2 by wet etching, it is preferable that the etching rate is used larger material than silicon.
The gate insulating film 111 is preferably made of a material used in a semiconductor manufacturing process, such as an oxide film, an oxynitride film, or a high dielectric film.

続いて、図１９に示すように、ゲート導電膜１１２の所定領域をエッチングすることで、ゲート導電膜１１２の一部を、ポリシリコン１０７からなるダミーゲート及び柱状シリコン層１１０の側壁に残存させる。これにより、柱状シリコン層１１０の側壁にゲート電極１１２ａを形成し、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状にゲート配線１１２ｂを形成する。 Subsequently, as shown in FIG. 19, by etching a predetermined region of the gate conductive film 112, a part of the gate conductive film 112 is left on the side walls of the dummy gate made of polysilicon 107 and the columnar silicon layer 110. Thus, the gate electrode 112a is formed on the sidewall of the pillar-shaped silicon layer 1 10, to form the gate wiring 112b on the side walls of the dummy gate of polysilicon 107 in the sidewall shape.

続いて、図３２に示すように、窒化膜１２２をエッチングすることで、コンタクト孔１２５の底部の窒化膜１２２と、柱状シリコン層１１０上の窒化膜１２２を除去する。なお、このとき、柱状シリコン層１１０の側壁に窒化膜１２７が残存する場合がある（図３２参照）。 Subsequently, as shown in FIG. 32, the nitride film 122 is etched to remove the nitride film 122 at the bottom of the contact hole 125 and the nitride film 122 on the columnar silicon layer 110. At this time, there are cases where the nitride film 127 remains on the sidewalls of the pillar-shaped silicon layer 110 (see FIG. 3 2).

以上により、積層体上に、層間絶縁膜１２３を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、層間絶縁膜１２３のエッチバックを行う。これにより、柱状シリコン層１１０の上部を露出させた後、第１のコンタクト１２９、１３０を形成するための第３のレジスト１２４を形成し、層間絶縁膜１２３をエッチングする。これにより、コンタクト孔１２５、１２６が形成され、このコンタクト孔１２５、１２６中に金属材料１２８を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１２９、１３０を形成する。その後、金属配線１３４、１３５、１３６を形成するための第４のレジスト１３１、１３２、１３３を形成し、エッチングすることにより、金属配線１３４、１３５、１３６を形成する、本実施形態の第５の工程が示された。 As described above, the interlayer insulating film 123 is deposited on the stacked body, and the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like, and the interlayer insulating film 123 is etched back. Thus, after exposing the upper portion of the columnar silicon layer 110, a third resist 124 for forming the first contacts 129 and 130 is formed, and the interlayer insulating film 123 is etched. Thus, the contact holes 125 and 126 are formed by depositing a metallic material 128 in the contact holes 125 and 126 to form a first contact 129 and 130 on the fin-shaped silicon layer 103. Thereafter, the fourth resists 131, 132, and 133 for forming the metal wirings 134, 135, and 136 are formed and etched to form the metal wirings 134, 135, and 136. The process was shown.

以上により、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１１０と、ゲート配線１１２ｂを形成する半導体装置（ＳＧＴ）の製造方法が示された。また、このＳＧＴの製造方法によれば、総合計４つのマスクによって、ＳＧＴの全体を形成することができる。 Thus, by using two masks, the fin-shaped silicon layer 103, and the pillar-shaped silicon layer 1 10, the method of manufacturing a semiconductor device (SGT) for forming the gate wiring 112b is shown. Moreover, according to this SGT manufacturing method, the entire SGT can be formed by the total of four masks.

図１に、上記した半導体装置の製造方法によって得られる本実施形態の半導体装置の構造を示す。
図１に示すように、本実施形態の半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、このフィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１１０とを備える。柱状シリコン層１１０の幅は、フィン状シリコン層１０３の幅と等しい。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１１と、このゲート絶縁膜１１１の周囲に形成されたゲート電極１１２ａと、このゲート電極１１２ａに接続され、フィン状シリコン層１０３が延在する第１の方向（左右方向）に直交する第２の方向（前後方向）に延在するゲート配線１１２ｂとを備える。ゲート配線１１２ｂは、ポリシリコン１０７からなるダミーゲートの側壁にサイドウォール状に形成されている。本実施形態の半導体装置は、さらに、柱状シリコン層１１０の上部に形成された第１の拡散層１１４と、フィン状シリコン層１０３の上部と柱状シリコン層１１０の下部とに亘って形成された第２の拡散層１１５と、を有する。 FIG. 1 shows the structure of the semiconductor device of this embodiment obtained by the above-described method for manufacturing a semiconductor device.
As shown in FIG. 1, the semiconductor device of this embodiment includes a fin-like silicon layer 103 formed on a silicon substrate 101, a first insulating film 104 formed around the fin-like silicon layer 103, And a columnar silicon layer 110 formed on the fin-shaped silicon layer 103. The width of the columnar silicon layer 110 is equal to the width of the fin-shaped silicon layer 103. The semiconductor device of this embodiment is further connected to the gate insulating film 111 formed around the columnar silicon layer 110, the gate electrode 112a formed around the gate insulating film 111, and the gate electrode 112a. And a gate wiring 112b extending in a second direction (front-rear direction) orthogonal to the first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. The gate wiring 112b is formed in a sidewall shape on the side wall of the dummy gate made of polysilicon 107. The semiconductor device of the present embodiment further includes a first diffusion layer 114 formed on the upper part of the columnar silicon layer 110, and a first diffusion layer 114 formed on the upper part of the fin-like silicon layer 103 and the lower part of the columnar silicon layer 110. 2 diffusion layers 115.

上記実施形態によれば、シリコン基板１０１上に、第１のマスクとして第１のレジスト１０２を用いてフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成し、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、この第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積し、第３の絶縁膜１０６の上にポリシリコン１０７を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。その後、ポリシリコン１０７をエッチバックすることで、フィン状シリコン層１０３の上部の第３の絶縁膜１０６を露出させる。その後、ゲート配線１１２ｂと柱状シリコン層１１０とを形成するための第２のレジスト１０９を、フィン状シリコン層１０３が延在する第１の方向に対して直交する第２の方向に延在するように形成し、この第２のレジスト１０９を第２のマスクとして、第３の絶縁膜１０６と第２の絶縁膜１０５とをエッチングする。その後、フィン状シリコン層１０３とポリシリコン１０７とをエッチングする。その後、第２の絶縁膜１０５を除去することにより、柱状シリコン層１１０と、ポリシリコン１０７からなるダミーゲートとを形成する。 According to the above embodiment, the fin-like silicon layer 103 is formed on the silicon substrate 101 using the first resist 102 as the first mask, and the first insulating film 104 is formed around the fin-like silicon layer 103. forming a second insulating film 105 is formed on the periphery of the fin-shaped silicon layer 103, by etching the second insulating film 105, it is left on the side wall of the fin-shaped silicon layer. Thereafter, a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104, and the polysilicon 107 is formed on the third insulating film 106. And the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like. Thereafter, the polysilicon 107 is etched back to expose the third insulating film 106 on the fin-like silicon layer 103. After that, the second resist 109 for forming the gate wiring 112b and the columnar silicon layer 110 extends in a second direction orthogonal to the first direction in which the fin-shaped silicon layer 103 extends. The third insulating film 106 and the second insulating film 105 are etched using the second resist 109 as a second mask. Thereafter, the fin-like silicon layer 103 and the polysilicon 107 are etched. Thereafter, the second insulating film 105 is removed to form a columnar silicon layer 110 and a dummy gate made of polysilicon 107.

例えば、上記実施形態において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も本発明の技術的範囲に含まれることは言うまでもない。 For example, in the above-described embodiment , a method of manufacturing a semiconductor device in which p-type (including p + type) and n-type (including n + type) have opposite conductivity types, and a semiconductor obtained thereby It goes without saying that the apparatus is also included in the technical scope of the present invention.

本発明の第２の観点に係る半導体装置は、
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成され、前記フィン状半導体層の幅と等しい幅を有する柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第１の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする。 A semiconductor device according to a second aspect of the present invention provides:
A fin-like semiconductor layer formed on a semiconductor substrate;
A first insulating film formed around the fin-like semiconductor layer;
A columnar semiconductor layer formed on the fin-like semiconductor layer and having a width equal to the width of the fin-like semiconductor layer;
A gate insulating film formed around the columnar semiconductor layer;
A gate electrode formed around the gate insulating film;
A gate wiring connected to the gate electrode and extending in a second direction perpendicular to the first direction in which the fin-like semiconductor layer extends, and formed in a sidewall shape on the sidewall of a dummy gate made of polysilicon When,
A first diffusion layer formed on the columnar semiconductor layer;
A second diffusion layer formed across the upper portion of the fin-like semiconductor layer and the lower portion of the columnar semiconductor layer,
It is characterized by that.

Claims (6)

シリコン基板上に、第１のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
前記フィン状シリコン層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上と、に第３の絶縁膜を堆積し、
前記第３の絶縁膜上にポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させ、
ゲート配線と柱状シリコン層とを形成するための第２のレジストを、前記フィン状シリコン層が延在する第１の方向に対して直交する第２の方向に延在するように形成し、
この第２のレジストを第２のマスクとして、前記第３の絶縁膜と前記第２の絶縁膜とをエッチングした後、前記フィン状シリコン層と前記ポリシリコンとをエッチングし、さらに前記第２の絶縁膜を除去することにより、前記柱状シリコン層と、前記ポリシリコンからなるダミーゲートと、を形成する第２工程と、を有する、
ことを特徴とする半導体装置の製造方法。Forming a fin-like silicon layer on a silicon substrate using a first mask, and forming a first insulating film around the fin-like silicon layer;
Forming a second insulating film around the fin-like silicon layer;
Etching the second insulating film allows it to remain on the sidewalls of the fin-like silicon layer,
Depositing a third insulating film on the second insulating film, on the fin-like silicon layer, and on the first insulating film;
After depositing polysilicon on the third insulating film and planarizing its surface, the polysilicon is etched back to expose the third insulating film above the fin-like silicon layer,
Forming a second resist for forming the gate wiring and the columnar silicon layer so as to extend in a second direction orthogonal to the first direction in which the fin-shaped silicon layer extends;
Using the second resist as a second mask, the third insulating film and the second insulating film are etched, then the fin-like silicon layer and the polysilicon are etched, and the second resist is further etched. A second step of forming the columnar silicon layer and the dummy gate made of polysilicon by removing an insulating film;
A method for manufacturing a semiconductor device. 前記第３の絶縁膜上に前記ポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第３の絶縁膜を露出させた後、この露出した第３の絶縁膜上に第４の絶縁膜を堆積する、ことを特徴とする請求項１に記載の半導体装置の製造方法。   The polysilicon is deposited on the third insulating film and the surface thereof is planarized, and then the polysilicon is etched back to expose the third insulating film above the fin-like silicon layer. The method of manufacturing a semiconductor device according to claim 1, further comprising depositing a fourth insulating film on the exposed third insulating film. 前記第２工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第３工程をさらに含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。   After the second step, a gate insulating film is formed, a gate conductive film is formed around the gate insulating film, and the gate conductive film is etched to remain on the sidewalls of the dummy gate and the columnar silicon layer. The method of manufacturing a semiconductor device according to claim 1, further comprising a third step of forming a gate electrode and a gate wiring. 前記第３工程の後、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第４工程をさらに含む、ことを特徴とする請求項３に記載の半導体装置の製造方法。   After the third step, a first nitride film is deposited, and the first nitride film is etched to remain on the sidewalls of the gate electrode and the gate wiring, and to expose the upper portion of the gate conductive film, 4. The method of manufacturing a semiconductor device according to claim 3, further comprising a fourth step of removing an upper portion of the exposed gate conductive film by etching. 前記第４の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、前記層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第１のコンタクトを形成するための第３のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第１のコンタクトを形成した後、金属配線を形成するための第４のレジストを形成し、エッチングすることにより前記金属配線を形成する第５の工程をさらに有する、ことを特徴とする請求項４に記載の半導体装置の製造方法。   After the fourth step, an interlayer insulating film is deposited and the surface thereof is flattened, and the interlayer insulating film is etched back to expose the upper portion of the columnar silicon layer, and then the first contact is formed. Forming a third resist for forming, etching the interlayer insulating film to form a contact hole, and depositing a metal material in the contact hole to form a first contact on the fin-like silicon layer; 5. The semiconductor according to claim 4, further comprising a fifth step of forming a metal resist by forming a fourth resist for forming a metal wiring and then etching the metal wiring. Device manufacturing method. シリコン基板上に形成されたフィン状シリコン層と、
前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
前記フィン状シリコン層上に形成され、前記フィン状シリコン層の幅と等しい幅を有する柱状シリコン層と、
前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状シリコン層の上部に形成された第１の拡散層と、
前記フィン状シリコン層の上部と前記柱状シリコン層の下部とに亘って形成された第２の拡散層と、を有する、
ことを特徴とする半導体装置。A fin-like silicon layer formed on a silicon substrate;
A first insulating film formed around the fin-like silicon layer;
A columnar silicon layer formed on the fin-like silicon layer and having a width equal to the width of the fin-like silicon layer;
A gate insulating film formed around the columnar silicon layer;
A gate electrode formed around the gate insulating film;
A gate wiring connected to the gate electrode and extending in a second direction orthogonal to the first direction in which the fin-like silicon layer extends, and formed in a sidewall shape on the sidewall of a dummy gate made of polysilicon When,
A first diffusion layer formed on the columnar silicon layer;
A second diffusion layer formed across the top of the fin-like silicon layer and the bottom of the columnar silicon layer,
A semiconductor device.
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