JPWO2014068760A1

JPWO2014068760A1 - 電子機器およびデバイス制御方法

Info

Publication number: JPWO2014068760A1
Application number: JP2014544172A
Authority: JP
Inventors: 博志砂流
Original assignee: NEC Display Solutions Ltd
Current assignee: Sharp NEC Display Solutions Ltd
Priority date: 2012-11-02
Filing date: 2012-11-02
Publication date: 2016-09-08
Also published as: WO2014068760A1; CN104798050A; US20150347337A1

Abstract

複数のＩＦに対応したデバイスを使用している場合、特定のデバイスが初期化されると、初期化されたデバイスと初期化されていないデバイスとの間で通信ができなくなるという問題を解決することが可能な電子機器を提供する。保持部（１２）は、第１のデバイス（１１）に設定されているインターフェースを示す状態情報を保持する。第２のデバイス（２２）は、自デバイスに設定されているインターフェースが解除された場合、保持部（１２）が保持している状態情報が示すインターフェースを自デバイスに設定する。

Description

本発明は、インターフェースに従って通信するデバイスを備えた電子機器に関する。

プロジェクタやモニタなどの電子機器は、通常、ＣＰＵ（Central Processing Unit）やメモリのような様々なデバイスを備えており、各デバイスが他のデバイスと通信を行うことで、電子機器の機能を実現している。

電子機器に備わっている各デバイスには、通信を行うためのインターフェース（以下、ＩＦと称する）が設定され、互いに同一のＩＦが設定されたデバイス間でのみ通信が可能となる。

例えば、ＣＰＵがメモリに対してメモリアドレスを指定して情報を送信するように通信を行うと、メモリは指定されたメモリアドレスに対応する情報をＣＰＵに送信する。

このようなデバイスに設定できるＩＦは、従来一つだけであったが、近年では、複数のＩＦに対応し、その複数のＩＦのいずれかが設定されるデバイスが開発されている。

例えば、メモリの一種であるＳＰＩ（Serial Peripheral Interface)フラッシュＲＯＭ（Read Only Memory）は、メモリアドレスを指定するアドレッシングモードが互いに異なる２つのＩＦに対応している。具体的には、ＳＰＩフラッシュＲＯＭは、メモリアドレスを３バイト単位で指定する３バイトアドレスモード（3 Byte Address mode）に対応したＩＦ１と、メモリアドレスを４バイト単位で指定する４バイトアドレスモード（4 Byte Address mode）に対応したＩＦ２の２つのＩＦに対応している。なお、ＩＦ１では、最大で１６Ｍバイトのメモリアドレスを指定することができ、ＩＦ２では、最大で４Ｇバイトのメモリアドレスを指定することができる。

図１は、複数のＩＦに対応したデバイスを備えた電子機器の動作を説明するためのシーケンス図である。図１では、電子機器は、デバイスとして、ＣＰＵとメモリ（ＳＰＩフラッシュＲＯＭ）とを備えているとしている。

先ず、電子機器が起動して（ＰｏｗｅｒＯｎ）、ＣＰＵおよびメモリに電力が供給されると、ＣＰＵおよびメモリが初期化（ＨＷ・Ｒｅｓｅｔ：ハードウェアリセット）され、ＣＰＵおよびメモリの両方に、ＩＦとして、予め定められた初期ＩＦであるＩＦ１が使用ＩＦとして設定される。これにより、ＣＰＵおよびメモリは、ＩＦ１を用いて互いに通信することが可能になり、ＣＰＵは、ＩＦ１を用いて、メモリからプログラムを読み込み、その読み取ったプログラムに従って動作することが可能になる。

その後、ＣＰＵは、所定のタイミングで、ＩＦ１を用いて、メモリの使用ＩＦを、ＩＦ１からＩＦ２に切り換える旨の切換指示をメモリに出力するとともに、ＣＰＵ自身に設定されている使用ＩＦをＩＦ１からＩＦ２に切り換える。メモリは、切換指示を受け付けると、メモリ自身に設定されている使用ＩＦをＩＦ１からＩＦ２に切り換える。これにより、ＣＰＵおよびメモリには、ともにＩＦ２が設定されることとなり、ＣＰＵおよびメモリ間では、ＩＦ２を用いた通信が行われることになる。

また、電子機器には、ＣＰＵなどの特定のデバイスが暴走した際に、その特定のデバイスに対して初期化（ＳＷ・Ｒｅｓｅｔ：ソフトウェアリセット）を実行し、特定のデバイスを初期化するＷａｔｃｈｄｏｇ（ウオッチドッグ）機能を有しているものがある（例えば、特許文献１参照）。

特開２０１１−２２１２８７号公報

複数のＩＦに対応したデバイスを使用した電子機器において、Ｗａｔｃｈｄｏｇ機能によって特定のデバイスが初期化されると、初期化されたデバイスと初期化されていないデバイスとの間で通信ができなくなり、電子機器を再起動することができなくなることがあるという問題がある。

図２は、上記の問題を具体的に説明するための図であり、複数のＩＦに対応したデバイスを使用した電子機器において、Ｗａｔｃｈｄｏｇ機能が実行されたときの動作を示している。なお、図２では、図１と同様に、電子機器は、デバイスとして、ＣＰＵとメモリ（ＳＰＩフラッシュＲＯＭ）とを備えているとしている。また、Ｗａｔｃｈｄｏｇ機能により初期化されるデバイスはＣＰＵであるとしている。

ＣＰＵおよびメモリに使用ＩＦとしてＩＦ２が設定されているときに、ＣＰＵが暴走して、Ｗａｔｃｈｄｏｇ機能にてＣＰＵが初期化されたとする。この場合、ＣＰＵに設定されている使用ＩＦはＩＦ２から初期ＩＦであるＩＦ１に切り換わるが、メモリに対しては初期化が行われないため、メモリの使用ＩＦはＩＦ２のままになる。このため、ＣＰＵの使用ＩＦとメモリの使用ＩＦとが別々のＩＦとなり、ＣＰＵおよびメモリ間の通信ができなくなってしまう。このため、ＣＰＵはメモリと通信できず、電子機器が再起動できなくなってしまう。

本発明は、上記の問題を鑑みてなされたものであり、複数のＩＦに対応したデバイスを使用している場合、特定のデバイスが初期化されると、初期化されたデバイスと初期化されていないデバイスとの間で通信ができなくなるという問題を解決することが可能な電子機器およびデバイス制御方法を提供することを目的とする。

本発明による電子機器は、通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスと、前記第１のデバイスに設定されているインターフェースを示す状態情報を保持する保持部と、を有し、前記第２のデバイスは、自デバイスに設定されているインターフェースが解除された場合、前記状態情報が示すインターフェースを自デバイスに設定する。

本発明によるデバイス制御方法は、通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスとを有する電子機器によるデバイス制御方法であって、前記第１のデバイスに設定されているインターフェースを示す状態情報を保持し、前記第２のデバイスに設定されているインターフェースが解除された場合、前記状態情報が示すインターフェースを前記第２のデバイスに設定する。

本発明によれば、複数のＩＦに対応したデバイスを使用している場合に、特定のデバイスが初期化されても、初期化されたデバイスと初期化されていないデバイスとの間で通信することが可能になる。

関連技術である電子機器の動作を説明するためのシーケンスチャートである。関連技術である電子機器の問題点を説明するための図である。本発明の第１の実施形態の電子機器の構成を示す図である。状態保持部の構成例を示す図である。本発明の第１の実施形態の電子機器の動作の一例を説明するための図である。本発明の第１の実施形態の電子機器の動作の他の例を説明するための図である。状態保持部の特性を説明するための図である。本発明の第２の実施形態の電子機器の構成を示す図である。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。

図３は、本発明の第１の実施形態の電子機器の構成を示す図である。なお、電子機器としては、プロジェクタやモニタなどの画像表示装置などが挙げられる。

図３において、電子機器は、フラッシュＲＯＭ部１１と、状態保持部１２と、スイッチ部１３と、ＣＰＵ部１４とを有する。ＣＰＵ部１４は、Ｗａｔｃｈｄｏｇ（ＷＤ：ウオッチドッグ）部２１と、ＣＰＵ２２とを有する。なお、フラッシュＲＯＭ部１１およびＣＰＵ部１４は、電源ＶＣＣに接続され、電源ＶＣＣからの電力で動作する。

フラッシュＲＯＭ部１１は、第１のデバイスの一例であり、ＣＰＵ２２の動作を規定するプログラムなどの種々のデータを記録する記録デバイス（メモリ）である。

フラッシュＲＯＭ部１１は、他のデバイスと通信するためのＩＦである複数のＩＦに対応しており、その複数のＩＦのうち、設定された使用ＩＦを用いて、ＣＰＵ２２と通信を行う。

本実施形態では、フラッシュＲＯＭ部１１は、メモリアドレスを３バイト単位で指定する３バイトアドレスモードに対応したＩＦ１と、メモリアドレスを４バイト単位で指定する４バイトアドレスモードに対応したＩＦ２に対応したＳＰＩフラッシュＲＯＭであるとする。

なお、３バイトアドレスモードで指定される領域は、４バイトアドレスモードで指定される領域のうち、最上位１バイトを０ｘ００ｈとして残り３バイトで指定される領域に対応しているとする。ただし、３バイトアドレスモードで指定される領域と、４バイトアドレスモードで指定される領域とは、別の領域として構成されても良い。

また、ＩＦは、より具体的には、他のデバイスと通信するための通信規則を定めるソフトウェアインターフェースである。ここで、ソフトウェアインターフェースは、通信に用いる端子を示す情報なども含まれる。例えば、フラッシュＲＯＭ部１１とＣＰＵ２２との通信は、シリアル通信やパラレル通信が用いられる。パラレル通信において、フラッシュＲＯＭ部１１とＣＰＵ２２と接続する接続端子には、３２本のアドレス端子と複数のデータ端子と１本のアドレスモード指定の端子を用いる場合がある。この場合、３バイトアドレスモードの場合には、３×８＝２４本のアドレス端子を用いて通信が行われ、４バイトアドレスモードの場合には、４×８＝３２本のアドレス端子を用いて通信が行われる。

また、フラッシュＲＯＭ部１１は、起動時には、予め定められた初期ＩＦであるＩＦ１をフラッシュＲＯＭ部１１自身に設定する。そして、フラッシュＲＯＭ部１１は、ＣＰＵ２２から、使用ＩＦを切り換える旨の切換指示を受信すると、その切換指示に従って使用ＩＦを切り換える。

状態保持部１２は、フラッシュＲＯＭ部１１に設定された使用ＩＦを示す状態情報を保持し、その保持している状態情報をＣＰＵ部１４に出力する。状態情報は、本実施形態では、１ビットの情報であり、電圧レベルがＬレベルの場合に、初期ＩＦであるＩＦ１を示し、電圧レベルがＨレベルの場合に、ＩＦ２を示すものとする。なお、状態保持部１２は、例えば、ＣＲ充放電回路で構成される。

スイッチ部１３は、ＣＰＵ部１４からのスイッチ制御信号に応じて、オンオフを切り換えることで、電源ＶＣＣと状態保持部１２との接続と遮断とを切り換える。具体的には、スイッチ部１３は、オンになると、電源ＶＣＣと状態保持部１２とを接続し、オフになると、電源ＶＣＣと状態保持部１２とを遮断する。

本実施形態では、スイッチ制御信号は、１ビットの信号であり、スイッチ部１３は、スイッチ制御信号がＨレベルの場合に、オンになり、スイッチ制御信号がＬレベルの場合に、オフになるものとする。

この場合、スイッチ制御信号がＨレベルのときには、状態保持部１２に電力が供給され、状態保持部１２に保持される状態情報は、ＩＦ２を示すＨレベルとなる。一方、スイッチ制御信号がＬレベルのときには、状態保持部１２への電力が遮断され、状態保持部１２に保持される状態情報は、ＩＦ１を示すＬレベルとなる。

例えば、状態保持部１２が、図４に示すＣＲ充放電回路で構成される場合について、説明する。

図４に示す状態保持部１２では、スイッチ部１３がオンになると、コンデンサＣ１は、電源ＶＣＣから抵抗Ｒ２を介して充電される。

抵抗Ｒ２は、コンデンサＣ１に供給する充電電流を決定する抵抗であり、その抵抗値は、コンデンサＣ１に過電流が流れないように、コンデンサＣ１の容量に応じて設定される。ただし、電源ＶＣＣからコンデンサＣ１への充電は速やかに行うことが望ましいので、抵抗Ｒ２の抵抗値は、例えば、１００Ω以下の値に設定される。なお、抵抗Ｒ２の抵抗値に応じて、コンデンサＣ１に充電するときの時定数が調整できる。

抵抗Ｒ１は、スイッチ部１３がオフになったときにコンデンサＣ１に充電された電荷を放電するための抵抗であり、その抵抗値は、コンデンサＣ１および抵抗Ｒ１に応じて決定される時定数から設定される。具体的には、ＣＰＵ部１４がリセットされてから、ＣＰＵ部１４が状態保持部１２に保持された状態情報に応じたスイッチ部１３の制御が開始されるまでの期間、状態保持部１２の出力電圧が後述する判断基準電圧以下にならないように、コンデンサＣ１および抵抗Ｒ１に応じて決定される時定数が設定される。ただし、コンデンサＣ１および抵抗Ｒ１に応じて決定される時定数が長すぎると、電子機器がパワーオフされてから次にパワーオンしたときに、状態保持部１２の出力電圧が判断基準電圧以上に保持されてしまい、誤動作の原因となるので、時定数は適度な値に設定する必要がある。つまり、電子機器がパワーオフして次にパワーオンするときは、状態保持部の出力電圧が判断基準電圧より小さい電圧、望ましくは、初期化されるように構成することが望ましい。

なお、図４に示されるＣＲ充放電回路の場合、状態情報の値は、抵抗Ｒ１およびＲ２の値により、ＶＣＣより低い電圧となるが、抵抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値よりも十分小さいことが望ましいので、ここでは、便宜的に、ＶＣＣと同じ電圧としている。

Ｗａｔｃｈｄｏｇ部２１は、ウォッチドッグタイマーとも呼ばれ、ＣＰＵ２２を監視し、ＣＰＵ２２の暴走などにより、ＣＰＵ２２が一定時間応答しない場合、それを検出して、リセット信号をＣＰＵ２２に出力する。

ＣＰＵ２２は、第２のデバイスの一例であり、電子機器の各部を制御する制御デバイスである。ＣＰＵ２２は、スイッチ制御信号を出力する端子である制御ポート（図示せず）と、状態保持部１２から状態情報を受け付けるＨＷ検出端子２３とを有する。

ＣＰＵ２２は、複数のＩＦに対応しており、その複数のＩＦのうち、設定された使用ＩＦを用いて、フラッシュＲＯＭ部１１と通信を行う。なお、フラッシュＲＯＭ部１１およびＣＰＵ２２は、互いに同一のＩＦが設定されている場合に、互いに通信可能となる。

本実施形態では、ＣＰＵ２２は、フラッシュＲＯＭ部１１と同じ２つのＩＦ（ＩＦ１およびＩＦ２）に対応するものとする。

Ｗａｔｃｈｄｏｇ部２１からリセット信号が出力された場合、ＣＰＵ２２は、ＣＰＵ２２自身の初期化（ＳＷ・Ｒｅｓｅｔ）を行い、ＣＰＵ２２自身に設定されている使用ＩＦを解除する。

使用ＩＦを解除した場合、および、電子機器が起動した場合、ＣＰＵ２２は、予め定められた初期ＩＦであるＩＦ１をＣＰＵ２２自身に設定する。続いて、ＣＰＵ２２は、ＨＷ検出端子２３が受け付けた状態情報を検出し、検出した状態情報が示す使用ＩＦをＣＰＵ２２自身に設定する。そして、ＣＰＵ２２は、設定したＩＦに応じたスイッチ制御信号を制御ポートからスイッチ部１３に出力することで、スイッチ部１３のオンオフを切り換えて、設定したＩＦを示す状態情報を状態保持部１２に保持させる。

また、ＣＰＵ２２は、所定の切換タイミングで、ＣＰＵ２２自身に設定されている使用ＩＦを別のＩＦである別ＩＦに切り換える。このとき、ＣＰＵ２２は、フラッシュＲＯＭ部１１に対して、フラッシュＲＯＭ部１１の使用ＩＦを別ＩＦに切り換える旨の切換指示をフラッシュＲＯＭ部１１に出力する。そして、ＣＰＵ２２は、別ＩＦに応じたスイッチ制御信号を制御ポートからスイッチ部１３に出力することで、スイッチ部１３のオンオフを切り換えて、別ＩＦを示す状態情報を状態保持部１２に保持させる。

これにより、ＣＰＵ２２は、所定の切換タイミングで、ＣＰＵ２２およびフラッシュＲＯＭ部１１に設定されている使用ＩＦを共に別ＩＦに切り換えるとともに、状態情報保持部１２が保持している状態情報が示すＩＦを別ＩＦに変更することになる。

次に動作を説明する。

図５は、起動時の電子機器の動作の一例を説明するためのシーケンス図である。

なお、電子機器が起動する前の状態では、スイッチ制御信号がＬレベルとなり、その結果、状態保持部１２は、リセット（状態情報が接地電圧ＧＮＤになる）されているものとする。このため、状態保持部１２は、初期ＩＦであるＩＦ１を示すＬレベルの状態情報を保持していることになる。

電子機器が起動すると（ＰｏｗｅｒＯｎ）、電源ＶＣＣがオンになり、フラッシュＲＯＭ部１１およびＣＰＵ２２に電力が供給される。そして、フラッシュＲＯＭ部１１およびＣＰＵ２２に対して初期化（ＨＷ・Ｒｅｓｅｔ）が行われ、その後、フラッシュＲＯＭ部１１およびＣＰＵ２２が起動する。

このとき、フラッシュＲＯＭ部１１は、予め定められた初期ＩＦであるＩＦ１をフラッシュＲＯＭ部１１自身に使用ＩＦとして設定する。

また、ＣＰＵ部２２は、予め定められた初期ＩＦであるＩＦ１をＣＰＵ部２２自身に使用ＩＦとして設定する。

次に、ＣＰＵ２２は、ＨＷ検出端子２３を用いて状態保持部１２から状態情報を受け付け、その受け付けた状態情報の電圧レベルを確認して、フラッシュＲＯＭ部１１の使用ＩＦを検出し、検出した使用ＩＦをＣＰＵ２２自身に設定する。

ここでは、状態保持部１２が保持する状態情報はＬレベルにリセットされているので、状態情報はＩＦ１を示すこととなり、ＣＰＵ２２にもフラッシュＲＯＭ部１１の使用ＩＦであるＩＦ１が設定される。このため、ＣＰＵ２２およびフラッシュＲＯＭ部１１は、ＩＦ１を用いて互いに通信することが可能な状態になる。

なお、ＣＰＵ部２２は、初期ＩＦを設定する前にＨＷ検出端子２３を用いた状態情報の受け付けが可能な場合は、初期ＩＦを設定せずに状態情報の状態に基づいてＩＦを設定しても良い。

その後、ＣＰＵ２２は、ＩＦ１を用いて、フラッシュＲＯＭ部１１との通信を行い、フラッシュＲＯＭ部１１からプログラムを読み、そのプログラムを実行して動作する。

また、所定の切換タイミングでＣＰＵ２２は、ＩＦ１を用いて、使用ＩＦをＩＦ２に切り換える旨の切換指示をフラッシュＲＯＭ部１１に出力する。フラッシュＲＯＭ部１１は、切換指示を受け付けると、フラッシュＲＯＭ部１１自身の使用ＩＦをＩＦ２に切り換える。

そして、切換指示を出力すると、ＣＰＵ２２は、ＣＰＵ２２自身の使用ＩＦをＩＦ２に切り換え、さらに、制御ポートからＨレベルのスイッチ制御信号をスイッチ部１３に出力する。スイッチ部１３は、このスイッチ制御信号を受け付けると、オンになり、状態保持部１２と電源ＶＣＣとを接続する。これにより、状態保持部１２は、ＩＦ２を示すＨレベルの状態情報を保持する。

その後は、ＣＰＵ２２は、ＩＦ２を用いて、フラッシュＲＯＭ部１１との通信を行い、フラッシュＲＯＭからプログラムを読み、そのプログラムを実行して動作する。

なお、所定の切換タイミングは、例えば、ＩＦ１にて指定できる最大のメモリアドレスである１６Ｍバイトより大きいメモリアドレスを指定する必要が生じたタイミングなどである。例えば、ＣＰＵ２２は、ＩＦ１を用いて、ブート用のプログラムを読み込み、そのプログラムを実行して電子機器を起動した後、基本動作用のプログラムを読み込み、そのプログラムを実行して動作する。その後、ＣＰＵ２２は、ＩＦ２に切り換え、１６Ｍバイトより大きいメモリアドレスを含むメモリアドレスを指定するプログラムを読み込み、そのプログラムを実行する。なお、ブート用のプログラムと基本動作用のプログラムは、そのプログラムに必要とされるメモリアドレスが１６Ｍバイト以下になるように作成されている。

図６は、Ｗａｔｃｈｄｏｇ部２１がリセット信号を出力した際の電子機器の動作の一例を説明するためのシーケンス図である。

ＣＰＵ２２の暴走などにより、ＣＰＵ２２が一定時間応答しない場合、Ｗａｔｃｈｄｏｇ部２１は、リセット信号をＣＰＵ２２に出力する。以下では、フラッシュＲＯＭ部１１およびＣＰＵ２２の両方に使用ＩＦとしてＩＦ２が設定されており、状態保持部１２はＨレベルの状態情報を保持しているものとする。

ＣＰＵ２２は、リセット信号を受け付けると、ＣＰＵ２２はＣＰＵ２２自身の初期化（ＳＷ・Ｒｅｓｅｔ）を行い、ＣＰＵ２２自身に設定されている使用ＩＦを解除する。

その後、ＣＰＵ２２は、予め定められた初期ＩＦであるＩＦ１をＣＰＵ２２自身に使用ＩＦとして設定する。このとき、フラッシュＲＯＭ部１１との通信は行っていない。次に、ＣＰＵ２２は、ＨＷ検出端子２３を用いて状態保持部１２から状態情報を受け付け、その受け付けた状態情報の電圧レベルを確認して、フラッシュＲＯＭ部１１の使用ＩＦを検出し、検出した使用ＩＦをＣＰＵ２２自身に設定する。

このとき、状態情報はＨレベルとなっているため、ＣＰＵ２２は、フラッシュＲＯＭ部１１の使用ＩＦとしてＩＦ２と検出し、ＣＰＵ２２自身に使用ＩＦとしてＩＦ２を設定する。

これにより、ＣＰＵ２２およびフラッシュＲＯＭ部１１の使用ＩＦはＩＦ２で一致するため、ＣＰＵ２２は、ＩＦ２を用いて、フラッシュＲＯＭ部１１から全てのプログラムを読み込むことが可能となり、必要なプログラムを読み込み、読み込んだプログラムを実行して動作する。

なお、ＣＰＵ２２が初期化された場合、スイッチ制御信号がＬレベルとなるため、スイッチ部１３部がオフになる。このため、ＣＰＵ２２は、使用ＩＦとしてＩＦ２を設定すると、スイッチ制御信号をＨレベルにして、スイッチ部１３をオンにして、状態保持部１２にＩＦ２を示す状態情報を保持させるようにする。

また、起動時にＣＰＵ２２が使用ＩＦをＩＦ２に切り換える前に、リセット信号が出力されたとすると、状態保持部１２がＩＦ１を示すＬレベルの状態情報を保持することになるため、ＣＰＵ２２は、図５で示した起動時の動作と同様な動作を行う。

図７は、状態保持部１２の特性と、ＣＰＵ２２およびフラッシュＲＯＭ部１１の使用ＩＦの推移とを説明するための図である。

なお、状態保持部１２は、図４で示したＣＲ充放電回路であるとする。また、スイッチ制御信号がＨレベルになることにより、状態保持部１２がセットされる（状態情報が電源電圧ＶＣＣになる）時定数は、数ｍｓ程度であり、スイッチ部１３がオフになり、状態保持部１２がリセットされる（状態情報が接地電圧ＧＮＤになる）時定数は、１００ｍｓ程度であるとする。

また、図７にて破線で示されている判断基準電圧は、ＣＰＵ２２が状態情報のレベルを判断するための閾値であり、電源電圧ＶＣＣと接地電圧ＧＮＤの間に予め設定されている。ＣＰＵ２２は、状態保持部１２の状態情報の電圧が判断基準電圧以上のときにＨレベルと判断し、判断基準電圧よりも低いときにＬレベルと判断する。

先ず、電子機器の起動前は、状態保持部１２はリセットされている。そして、電子機器が起動すると、ＣＰＵ２２およびフラッシュＲＯＭ部１１の使用ＩＦはＩＦ１となり、スイッチ制御信号はＬレベルのままなので、状態情報はＬレベルとなる。その後、切換タイミングでスイッチ制御信号がＨレベルになり、スイッチ部１３がオンになる。これにより、状態情報が電源電圧、つまり、Ｈレベルになる。

その状態で、Ｗａｔｃｈｄｏｇ部２１からリセット信号が出力され、ＣＰＵ２２が初期化（ＳＷ・Ｒｅｓｅｔ）された場合、スイッチ制御信号はＬレベルになるが、状態保持部１２の状態情報が基準電圧より低くなる前に、ＣＰＵ部１４が状態保持部の状態を検出し、検出した状態に応じたスイッチ制御信号が出力されるため、ＣＰＵ２２が通信を開始する前にＣＰＵ２２にはＩＦ２が設定される。

以上説明したように本実施形態によれば、ＣＰＵ２２に設定されているＩＦが解除された場合、状態保持部１２に保持されている状態情報が示すフラッシュＲＯＭ部１１の使用ＩＦがＣＰＵ２２に設定されるので、ＣＰＵ２２が初期化されても、ＣＰＵ２２およびフラッシュＲＯＭ部１１のそれぞれに設定されている使用ＩＦを一致させることが可能になる。したがって、ＣＰＵ２２が初期化されても、初期化されていない他のデバイスと通信を行うことが可能となり、再起動することが可能になる。

また、本実施形態では、状態保持部１２は、ＣＲ充放電回路としたが、例えば、フィリップフロップ回路などのデジタル回路で構成しても良い。ただし、状態保持部１２は、特定のデバイスのみがリセットされたときに、リセットされていないデバイスのＩＦの状態を保持し、すべてのデバイスがリセットされたとき、例えば、電子機器がパワーオフされたときはＩＦの状態を初期化するようにする。

また、本実施形態では、状態保持部１２は、スイッチ部１３を介して電源端子と接続されたが、ＣＰＵ２２の制御ポートの出力電流が状態保持部１２へ充電する電流に対して十分な場合は、ＣＰＵ２２の制御ポートを状態保持部１２に接続してＨまたはＬの信号を出力するようにしても良い。この場合、スイッチ部１３は削除できる。

このように、本実施形態では、状態保持部１２としてＣＲ充放電回路またはフィリップフロップなどのデジタル回路を使用して、状態情報が示すＩＦに変えることが可能になり、安価でかつ基板面積の少ない回路を用いて、他のデバイスと通信を行うことが可能となり、再起動することが可能になる。

また、本実施形態では、ＣＰＵ２２は、リセット信号を受け付けると、ＣＰＵ２２はＣＰＵ２２自身の初期化（ＳＷ・Ｒｅｓｅｔ）を行うようにしたが、初期化は、ＳＷ・Ｒｅｓｅｔに限らず、ＨＷ・Ｒｅｓｅｔでも良い。例えば、図３において、フラッシュＲＯＭ部１１と状態保持部１２とを同じ電源ＶＣＣ１に接続し、ＣＰＵ部１４を別の電源ＶＣＣ２に接続する。Ｗａｔｃｈｄｏｇ部２１は、ＣＰＵ２２の状態に応じてリセット信号を出力し、出力されたリセット信号に応じて、ＣＰＵ部１４が接続されている電源ＶＣＣ２を一度オフした後、再度オンするようにしてＣＰＵ部１４を初期化（ＨＷ・Ｒｅｓｅｔ）しても良い。なお、電源ＶＣＣ２への接続は、ＣＰＵ２２のみでも良い。また、ＣＰＵ部１４またはＣＰＵ２２の電源をオフするときは、他の電源がオンされた状態なので、電流の逆流等が発生しないように注意する必要がある。

次に第２の実施形態について説明する。

図８は、本発明の第２の実施形態の電子機器の構成を示す図である。なお、電子機器としては、第１の実施形態と同様に、プロジェクタやモニタなどの画像表示装置などが挙げられる。

図８において、電子機器は、フラッシュＲＯＭ部１１と、状態保持部５２と、ＣＰＵ部５４とを有する。また、ＣＰＵ部５４は、Ｗａｔｃｈｄｏｇ部２１と、ＣＰＵ６２とを有する。なお、フラッシュＲＯＭ部１１、状態保持部５２およびＣＰＵ部１４は、電源ＶＣＣに接続され、電源ＶＣＣからの電力で動作する。

状態保持部５２は、フラッシュＲＯＭ部１１に設定された使用ＩＦを示す状態情報を保持するメモリ回路である。本メモリ回路は、フラッシュＲＯＭ部１１とは異なり、複数のＩＦには対応しておらず、予め定められた特定のＩＦを用いて通信を行う。このようなメモリ回路としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などが挙げられる。

ＣＰＵ６２は、第２のデバイスの一例であり、第１の実施形態の図３に示したＣＰＵ２２と同様に、ＣＰＵ６２自身に設定されている使用ＩＦが解除された場合、状態保持部５２に保持された状態情報が示すＩＦを使用ＩＦとしてＣＰＵ６２に設定する。

以下、ＣＰＵ６２が実行する機能や構成のうち、主にＣＰＵ２２と異なる機能や構成について説明する。

ＣＰＵ６２は、ＣＰＵ２２と比較して、ＨＷ検出端子２３を持たないが、その代りに、使用ＩＦが解除された場合や電子機器が起動した場合に、状態保持部５２に保持されている状態情報を読み込み、読み込んだ状態情報が示す使用ＩＦをＣＰＵ６２自身に設定するハードウェア回路（図示せず）を含む。

また、ＣＰＵ６２は、所定の切換タイミングで、ＣＰＵ６２およびフラッシュＲＯＭ部１１に設定されている使用ＩＦを共に別ＩＦに切り換えるとともに、状態保持部１２に保持されている状態情報を、別ＩＦを示す状態情報に変更する。

また、電子機器のパワーオフ時には、ＣＰＵ６２は、状態保持部１２に保持されている状態情報を初期化する初期化処理を行い、その後、電子機器をパワーオフする。なお、状態保持部５２としてＳＲＡＭのような揮発性のメモリが使用される場合、ＣＰＵ６２は、状態保持部５２に保持されている状態情報を初期化する初期化処理を省略してもよい。なお、状態情報の初期値は、ＩＦ１を示すものとする。

以上説明したように本実施形態でも、第１の実施形態と同様に、ＣＰＵ６２に設定されているＩＦが解除された場合、状態保持部５２に保持されている状態情報が示すフラッシュＲＯＭ部１１の使用ＩＦがＣＰＵ６２に設定されるので、ＣＰＵ６２が初期化されても、ＣＰＵ６２およびフラッシュＲＯＭ部１１のそれぞれに設定されている使用ＩＦを一致させることが可能になる。したがって、ＣＰＵ６２が初期化されても、初期化されていない他のデバイスと通信を行うことが可能となり、再起動することが可能になる。

以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

例えば、Ｗａｔｃｈｄｏｇ部２１は、ＣＰＵ２２または６２とは別に設けられていたが、ＣＰＵ２２または６２に内蔵されていてもよい。

第１のデバイスとしてフラッシュＲＯＭ部１１を用い、第２のデバイスとしてＣＰＵ２２または６２を用いていたが、第１および第２のデバイスはこの例に限らず適宜変更可能である。例えば、第１のデバイスとしてフラッシュＲＯＭ部１１の代わりに、メモリ等の外部デバイスが適用されてもよい。

また、第１および第２のデバイスが対応するＩＦとして、ＩＦ１およびＩＦ２の２つのＩＦを用いていたが、第１および第２のデバイスが対応するＩＦは、３つ以上あってもよい。この場合、状態保持部１２は、複数ビットの情報を保持する回路、例えば、複数のＣＲ充放電回路で実現できる。また、スイッチ部１３は、各ビットの情報を保持する回路と電源ＶＣＣとの接続と遮断とを切り換える複数のスイッチで実現できる。

１１フラッシュＲＯＭ部
１２、５２状態保持部
１３スイッチ部
１４、５４ＣＰＵ部
２１Ｗａｔｃｈｄｏｇ部
２２、６２ＣＰＵ
２３ＨＷ検出端子

本発明による電子機器は、通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスと、
前記第１のデバイスに設定されているインターフェースを示す状態情報を保持する保持部と、を有し、
前記第２のデバイスは、自デバイスに設定されているインターフェースが解除された場合に前記状態情報が示すインターフェースを自デバイスに設定し、所定のタイミングで、前記第１のデバイスおよび前記第２のデバイスのそれぞれに設定されているインターフェースを別のインターフェースに切り換えるとともに、前記状態情報が示すインターフェースを前記別のインターフェースに変更する。

本発明によるデバイス制御方法は、通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスとを有する電子機器によるデバイス制御方法であって、
前記第１のデバイスに設定されているインターフェースを示す状態情報を保持し、
前記第２のデバイスに設定されているインターフェースが解除された場合に前記状態情報が示すインターフェースを前記第２のデバイスに設定し、所定のタイミングで、前記第１のデバイスおよび前記第２のデバイスのそれぞれに設定されているインターフェースを別のインターフェースに切り換えるとともに、前記状態情報が示すインターフェースを前記別のインターフェースに変更する。

Claims

通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスと、
前記第１のデバイスに設定されているインターフェースを示す状態情報を保持する保持部と、を有し、
前記第２のデバイスは、自デバイスに設定されているインターフェースが解除された場合、前記状態情報が示すインターフェースを自デバイスに設定する、電子機器。
請求項１に記載の電子機器において、
前記第２のデバイスは、所定のタイミングで、前記第１のデバイスおよび前記第２のデバイスのそれぞれに設定されているインターフェースを別のインターフェースに切り換えるとともに、前記状態情報が示すインターフェースを前記別のインターフェースに変更する、電子機器。
請求項１または２に記載の電子機器において、
前記第１のデバイスおよび前記第２のデバイスのそれぞれは、起動時に、前記インターフェースとして第１のインターフェースを自デバイスに設定し、
前記第２のデバイスは、所定のタイミングで、前記第１のデバイスおよび前記第２のデバイスのそれぞれに設定されているインターフェースを共に前記別のインターフェースである第２のインターフェースに切り換えるとともに、前記状態情報が示すインターフェースを前記第２のインターフェースに変更する、電子機器。
請求項３に記載の電子機器において、
前記状態情報は、Ｌレベルのときに、前記第１のインターフェースを示し、Ｈレベルのときに、前記第２のインターフェースを示す、電子機器。
請求項４に記載の電子機器において、
電源と前記保持部との接続と遮断を切り換える切換部をさらに有し、
前記第２のデバイスは、前記切換部を用いて、前記状態情報が示すインターフェースを前記第２のインターフェースに変更する、電子機器。
請求項１ないし５のいずれか１項に記載の電子機器において、
当該電子機器は、プロジェクタまたはモニタである、電子機器。
通信を行うためのインターフェースが設定され、互いに同一のインターフェースが設定されている場合、互いに通信可能となる第１のデバイスおよび第２のデバイスとを有する電子機器によるデバイス制御方法であって、
前記第１のデバイスに設定されているインターフェースを示す状態情報を保持し、
前記第２のデバイスに設定されているインターフェースが解除された場合、前記状態情報が示すインターフェースを前記第２のデバイスに設定する、デバイス制御方法。