JPWO2014045480A1 - Semiconductor device - Google Patents
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Abstract
電界集中を効果的に緩和することができる終端領域を備えた半導体装置を提供する。第一導電型の半導体層と、半導体層の表面の一部に形成され、かつ、第二導電型で第一の不純物濃度である第一の小領域と第二導電型で第一の不純物濃度よりも低い第二の不純物濃度である第二の小領域とがそれぞれ交互に設けられた第一の電界緩和領域と、第一の電界緩和領域の外周側に向かって第一の電界緩和領域を囲むように形成され、かつ、第二導電型で第一の不純物濃度以上の第三の不純物濃度である複数の第三の小領域と第二導電型で第二の不純物濃度よりも低い第四の不純物濃度である複数の第四の小領域とがそれぞれ交互に設けられた第二の電界緩和領域とを備えた半導体装置とする。Provided is a semiconductor device including a termination region that can effectively reduce electric field concentration. A first conductivity type semiconductor layer, a first small region formed on a part of the surface of the semiconductor layer and having the first conductivity concentration of the second conductivity type and the first impurity concentration of the second conductivity type A first electric field relaxation region in which second small regions having a lower second impurity concentration are alternately provided, and a first electric field relaxation region toward the outer periphery of the first electric field relaxation region. A plurality of third small regions having a third impurity concentration equal to or higher than the first impurity concentration in the second conductivity type and a fourth lower in the second conductivity type lower than the second impurity concentration. The semiconductor device includes a second electric field relaxation region in which a plurality of fourth small regions having the same impurity concentration are alternately provided.
Description
本発明は、半導体装置及び半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
半導体装置において、電圧が印加された場合、半導体素子として能動的に機能する活性領域に空乏層が形成され、その空乏層の境界で電界集中が発生することから半導体装置の耐圧が低下する。そのため、半導体層の導電型と逆の導電型となる終端領域を活性領域の外周側に設けることで、半導体層と終端領域との間のpn接合によって空乏層が広がり、電界集中が緩和され、半導体装置の耐圧を高めることができる。従来の半導体装置では、半導体装置の耐圧を高める終端領域の構造として、異なる濃度の不純物濃度からなる複数の注入領域を有するJTE(Junction Termination Extention)構造を用いることで、半導体装置の外周側に向かうにつれて不純物濃度が段階的に低くなるため、単一の注入領域を有するJTE構造を用いる場合と比較して、高い耐圧が得られる半導体装置が存在した。(例えば、特許文献1参照。)
In a semiconductor device, when a voltage is applied, a depletion layer is formed in an active region that actively functions as a semiconductor element, and electric field concentration occurs at the boundary of the depletion layer, so that the breakdown voltage of the semiconductor device decreases. Therefore, by providing a termination region having a conductivity type opposite to the conductivity type of the semiconductor layer on the outer peripheral side of the active region, the depletion layer is expanded by the pn junction between the semiconductor layer and the termination region, and the electric field concentration is reduced. The breakdown voltage of the semiconductor device can be increased. In the conventional semiconductor device, as the structure of the termination region for increasing the breakdown voltage of the semiconductor device, a JTE (Junction Termination Extension) structure having a plurality of implantation regions having different impurity concentrations is used, so that the semiconductor device moves toward the outer peripheral side. As the impurity concentration decreases stepwise, there has been a semiconductor device that can obtain a higher breakdown voltage than when using a JTE structure having a single injection region. (For example, refer to
しかしながら、このような半導体装置にあっては、複数の注入領域同士の境界や最外周に形成された注入領域の外周端部においては依然として電界集中が生じる場合があった。特に、半導体装置の外周側に向かうにつれて不純物濃度が段階的に低くなるように注入領域が形成されていることから、最外周の注入領域の不純物濃度は比較的低い濃度となっているため、最外周の注入領域の外周端側では空乏層が十分に広がらず、その結果、最外周の注入領域の外周端部における電界集中を十分に緩和することができず半導体装置の耐圧が十分に得られないという問題があった。 However, in such a semiconductor device, electric field concentration may still occur at the boundary between a plurality of injection regions and at the outer peripheral end of the injection region formed at the outermost periphery. In particular, since the implantation region is formed so that the impurity concentration gradually decreases toward the outer peripheral side of the semiconductor device, the impurity concentration in the outermost implantation region is relatively low. The depletion layer does not sufficiently spread on the outer peripheral end side of the outer peripheral injection region, and as a result, the electric field concentration at the outer peripheral end portion of the outermost peripheral injection region cannot be sufficiently relaxed, and a sufficient breakdown voltage of the semiconductor device can be obtained. There was no problem.
本発明は、上述のような問題を解決するためになされたもので、電界集中を効果的に緩和することができる終端領域を備えた半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device including a termination region that can effectively alleviate electric field concentration.
本発明に係る半導体装置は、第一導電型の半導体層と、半導体層の表面の一部に形成され、かつ、第二導電型で第一の不純物濃度である第一の小領域と第二導電型で第一の不純物濃度よりも低い第二の不純物濃度である第二の小領域とがそれぞれ交互に設けられた第一の電界緩和領域と、第一の電界緩和領域の外周側に向かって第一の電界緩和領域を囲むように形成され、かつ、第二導電型で第一の不純物濃度以上の第三の不純物濃度である複数の第三の小領域と第二導電型で第二の不純物濃度よりも低い第四の不純物濃度である複数の第四の小領域とがそれぞれ交互に設けられた第二の電界緩和領域とを備えたものである。 A semiconductor device according to the present invention includes a semiconductor layer of a first conductivity type, a first small region formed on a part of the surface of the semiconductor layer and having a first impurity concentration of the second conductivity type and a second region. A first electric field relaxation region in which a second small region having a conductivity type and a second impurity concentration lower than the first impurity concentration is alternately provided, and toward the outer peripheral side of the first electric field relaxation region. A plurality of third small regions that are formed to surround the first electric field relaxation region and that are of the second conductivity type and have a third impurity concentration equal to or higher than the first impurity concentration and the second conductivity type of the second electric field relaxation region. And a second electric field relaxation region in which a plurality of fourth small regions having a fourth impurity concentration lower than the first impurity concentration are alternately provided.
本発明に係る半導体装置によれば、第一の電界緩和領域の実効的な不純物濃度は第一の電界緩和領域よりも外周側に設けられた第二の電界緩和領域の実効的な不純物濃度よりも高くなることから、半導体装置の外周側に向かうにつれて実効的な不純物濃度が段階的に低くなり各領域の境界での電界集中を緩和することができる。さらに、外周側の第二の電界緩和領域に設けられた第三の小領域の不純物濃度は第一の電界緩和領域に設けられた第一の小領域以上の不純物濃度であることから、第二の電界緩和領域の外周端側において空乏層が十分に広がるため、電界緩和領域の外周端側の電界集中をより効果的に緩和することができる。 According to the semiconductor device of the present invention, the effective impurity concentration of the first electric field relaxation region is greater than the effective impurity concentration of the second electric field relaxation region provided on the outer peripheral side than the first electric field relaxation region. Therefore, the effective impurity concentration gradually decreases toward the outer peripheral side of the semiconductor device, and the electric field concentration at the boundary of each region can be mitigated. Further, since the impurity concentration of the third small region provided in the second electric field relaxation region on the outer peripheral side is higher than the impurity concentration of the first small region provided in the first electric field relaxation region, Since the depletion layer sufficiently spreads on the outer peripheral end side of the electric field relaxation region, electric field concentration on the outer peripheral end side of the electric field relaxation region can be more effectively relaxed.
実施の形態1.
まず、本発明の実施の形態1にかかる半導体装置であるショットキーダイオード100の構成を説明する。以下において、第1導電型の半導体をn型の半導体とし、第2導電型の半導体をp型の半導体として説明するが、これに限定されるものではなく、第1導電型の半導体をp型の半導体とし第2導電型の半導体をn型の半導体としてもよい。また、以下において、半導体装置である炭化珪素(SiC)からなる縦型構造のショットキーダイオードに本発明を適用する場合について説明するが、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等の他の半導体装置に用いることもできる。さらに、以下の説明において、内側とは半導体装置の中央部側である活性領域側を指すものとし、外側とは半導体装置の外周側である終端領域側を指すものとする。
First, the configuration of the Schottky
図1は、本発明の実施の形態1に関する半導体装置であるショットキーダイオード100の構成を示す要部断面図であり、ショットキーダイオード100の外周側に設けられた終端領域60の周辺における断面を示している。
FIG. 1 is a principal cross-sectional view showing a configuration of a Schottky
図1において、図示しない4H−SiCの半導体基板上にn型の半導体層1が設けられており、半導体層1の表面上には金属電極3が設置されている。また、半導体層1は能動素子として機能する活性領域50と活性領域50の外周側に設けられ半導体装置の耐圧を保持するための終端領域60から構成され、終端領域60は活性領域50を取り囲むように形成される。また、終端領域60の領域上には図示しない絶縁性の表面保護膜が形成される。さらに、終端領域60においては、活性領域50側から、p型ガードリング2、第一の電界緩和領域4、接続領域10、及び第二の電界緩和領域5が形成されており、各電界緩和領域における実効的な不純物濃度が段階的に変化するように不純物が注入されている。なお、電界緩和領域の実効的な不純物濃度とは、電界緩和領域内に設けられた各小領域の不純物濃度を各小領域の面積に応じて平均化して求めた電界緩和領域の不純物濃度とする。また、各領域における不純物濃度とは、その領域内における不純物の総量を各領域の体積で除算したものとする。
In FIG. 1, an n-
第一の電界緩和領域4においては、p型の不純物であるAlイオンが注入された第一の小領域6と同じくAlイオンが注入された第二の小領域7がそれぞれ交互に複数設けられている。そして、第一の小領域6における不純物濃度を第一の不純物濃度とし第二の小領域7における不純物濃度を第二の不純物濃度とすると、第一の不純物濃度が第二の不純物濃度よりも高くなるように形成されている。ここで、第一の小領域6と第二の小領域7は、第一の電界緩和領域4において一定の領域を占めており、第一の電界緩和領域4よりも小さい領域となっている。以下、他の小領域についても同様である。
In the first electric
一方、第二の電界緩和領域5においては、第一の電界緩和領域4と同様にAlイオンが注入された第三の小領域8とAlイオンが注入された第四の小領域9がそれぞれ交互に複数設けられている。そして、第三の小領域8における不純物濃度を第三の不純物濃度とし第四の小領域9における不純物濃度を第四の不純物濃度とすると、第三の不純物濃度は第一の不純物濃度と等しく、第四の不純物濃度は第一の不純物濃度及び第二の不純物濃度よりも低くなるように形成されている。さらに、第一の不純物濃度および第三の不純物濃度が、第二の不純物濃度と第四の不純物濃度の和となるように各領域の不純物濃度は調整されている。なお、本実施の形態では、p型の不純物としてAlイオンを用いることとしているが、ホウ素等の他のp型の不純物を用いることとしてもよい。
On the other hand, in the second electric
また、第一の電界緩和領域4の内側に設けられたp型ガードリング2は、既に説明した第一の小領域6の不純物濃度と等しい第一の不純物濃度の単一のp型領域から形成され、その表面の一部には金属電極3が設けられている。さらに、第一の電界緩和領域4と第二の電界緩和領域5との間に設けられた接続領域10も、第一の不純物濃度からなる単一のp型領域から形成された領域となっている。なお、接続領域10については省略し、第一の電界緩和領域4と第二の電界緩和領域5とが接するように構成することとしてもよい。
The p-
次に、本発明の実施の形態1にかかる半導体装置であるショットキーダイオード100の製造方法について説明する。図2及び図3は、本発明の実施の形態1に関する半導体装置の製造工程を示す断面図である。また、図4は本発明の実施の形態1に関する半導体装置であるショットキーダイオード100の終端領域60における各領域の不純物のドーズ量と、第一の注入領域12及び第二の注入領域13との関係を示す図である。ショットキーダイオード100を製造するにあたっては、図示しない半導体基板上に半導体層1を形成し、半導体層1の表面上にはショットキー接合となる金属電極3を設置することとなるが、金属電極3を設置する前に終端領域60を形成する必要がある。そして、半導体層1の終端領域60上には、図示しない絶縁性の表面保護膜が形成される。以下においては、特にショットキーダイオード100の終端領域60を形成する方法について、図2、図3及び図4を用いて説明する。なお、以下において、ドーズ量とは、単位面積当たりのドーズされた不純物の個数を示すものとする。
Next, a method for manufacturing the
本実施の形態にかかる半導体装置の製造方法では、2回の注入工程によって終端領域60を形成する。以下では、一回目の注入工程である第一の注入工程で不純物が注入される領域を第一の注入領域12と呼び、二回目の注入工程である第二の注入工程で不純物が注入される領域を第二の注入領域13と呼び、第一の注入領域12と第二の注入領域13が組み合わさることによって終端領域60が形成される。なお、第一の注入領域12と第二の注入領域13は一部の領域が重なっている。
In the semiconductor device manufacturing method according to the present embodiment, the
まず、図2において、半導体層1の形成後に第一の注入領域12においてp型の不純物であるAlイオンを注入する第一の注入工程を行う。第一の注入工程は、半導体層1の表面上に第一注入マスク11aを設置した状態で行われる。第一注入マスク11aのマスクパターンは、p型ガードリング2、第一の電界緩和領域4、及び第三の小領域8の領域上に相当する第一の注入領域12上が開口し、他の領域上を覆う形状となっている。また、第一の注入工程において注入される不純物のドーズ量は、第一の注入領域12の第二の小領域7における不純物濃度が第二の不純物濃度となるドーズ量とする。なお、第一の注入工程及び後述する他の注入工程において、深さ方向の濃度分布は、ボックスプロファイルでも良いし、レトログレードプロファイルでも良いし、他のプロファイルあっても構わない。
First, in FIG. 2, after the formation of the
続いて、図3において、第二の注入領域13においてp型不純物であるAlイオンを注入する第二の注入工程を行う。第二の注入工程は、半導体層1の表面上に第二注入マスク11bを設置した状態で行われる。第二注入マスク11bのマスクパターンは、p型ガードリング2、第1の小領域6、及び第二の電界緩和領域5の領域上に相当する第二の注入領域13上が開口し、他の領域上を覆う形状となっている。また、第二の注入工程において注入される不純物のドーズ量は、第一の注入工程において注入されるドーズ量よりも少ないものとする。なお、第一の注入工程と第二の注入工程は、先に第二の工程を行い、その後第一の注入工程を行うことしてもよい。
Subsequently, in FIG. 3, a second implantation step is performed in which Al ions that are p-type impurities are implanted in the
以上の工程により、図4に示す内側の領域において、第一の注入領域12と第二の注入領域13が重なった領域、すなわち第一の注入工程及び第二の注入工程の双方によってAlイオンが注入された領域が第一の不純物濃度のp型ガードリング2となる。また、p型ガードリング2の外側の領域において、第一の注入工程及び第二の注入工程の双方によってAlイオンが注入された領域が第一の不純物濃度の第一の小領域6となり、第一の注入工程のみによってAlイオンが注入された領域が第二の不純物濃度の第二の小領域7となり、第一の電界緩和領域4が形成される。
Through the above steps, in the inner region shown in FIG. 4, the region where the
さらに、第一の電界緩和領域4の外側の領域において、第一の注入工程及び第二の注入工程の双方によってAlイオンが注入された領域が第三の不純物濃度(第一の不純物濃度)の第三の小領域8となり、第二の注入工程のみによってAlイオンが注入された領域が第四の不純物濃度の第四の小領域9となり、第二の電界緩和領域5が形成される。そして、第一の電界緩和領域4と第二の電界緩和領域5の間の領域において、第一の注入工程及び第二の注入工程の双方によってAlイオンが注入された領域が第一の不純物濃度の接合領域10として形成される。
Furthermore, in the region outside the first electric
なお、第一の不純物濃度および第三の不純物濃度は第一の注入工程及び第二の注入工程で注入されるAlイオンのドーズ量の和を変化させることで調整することができ、第二の不純物濃度は第一の注入工程で注入されるAlイオンのドーズ量を変化させることで調整することができ、第四の不純物濃度は第二の注入工程で注入されるAlイオンのドーズ量を変化させることで調整することができる。 The first impurity concentration and the third impurity concentration can be adjusted by changing the sum of the dose amounts of Al ions implanted in the first implantation step and the second implantation step. The impurity concentration can be adjusted by changing the dose amount of Al ions implanted in the first implantation step, and the fourth impurity concentration changes the dose amount of Al ions implanted in the second implantation step. Can be adjusted.
また、第一の電界緩和領域4と第二の電界緩和領域5の境界に、接続領域10が形成されているが、マスクの位置合わせ精度が十分に保証される場合は、接続領域10を小面積にするか、接続領域10を省略して第一の電界緩和領域4と第二の電界緩和領域5を直接接続してもよい。
In addition, the
このように、第一の不純物濃度および第三の不純物濃度を第二の不純物濃度と第四の不純物濃度の和とすれば、二回の注入工程によって、p型ガードリング2、第一の電界緩和領域4、接続領域10、及び第二の電界緩和領域5からなる終端領域60を形成することができる。
Thus, if the first impurity concentration and the third impurity concentration are the sum of the second impurity concentration and the fourth impurity concentration, the p-
次に、本発明の実施の形態1にかかる半導体装置及びその製造方法の作用、効果について説明する。図5は、本発明の実施の形態1にかかる半導体装置であるショットキーダイオード100に逆方向電圧を段階的に変化させて印加した場合の電位分布の変化に関するシミュレーション結果を示す図である。図5における各線はショットキーダイオード100の半導体層1内の等電位線を示しており、上側から順に、低電圧、中電圧、高電圧をショットキーダイオード100の逆方向電圧として印加した場合のシミュレーション結果をそれぞれ示している。
Next, operations and effects of the semiconductor device and the manufacturing method thereof according to the first exemplary embodiment of the present invention will be described. FIG. 5 is a diagram showing a simulation result regarding a change in potential distribution when a reverse voltage is applied stepwise to the
本実施の形態にかかる半導体装置では、第一の電界緩和領域4において第一の不純物濃度の第一の小領域6と第二の不純物濃度の第二の小領域7が交互に形成されており、第一の電界緩和領域4の外側に形成される第二の電界緩和領域5において第一の不純物濃度と等しい第三の不純物濃度の第三の小領域8と第二の不純物濃度よりも低い第四の不純物濃度の第四の小領域9が交互に形成されていることから、第一の電界緩和領域4における実効的な不純物濃度は第二の電界緩和領域5における実効的な不純物濃度よりも高くなり、終端領域60の外側に向かうにつれ不純物濃度が低くなるように終端領域60が形成されている。そのため、図5に示すように、印加される逆方向電圧が高くなるにつれて、注入領域内部において第二の電界緩和領域5から第一の電界緩和領域4へと空乏層が段階的に広がり第二の電界緩和領域5から第一の電界緩和領域4へと段階的に電位分担が行われていることがわかる。
In the semiconductor device according to the present embodiment, the first
また、終端領域60の外側に設けられた第二の電界緩和領域5の実効的な不純物濃度は第一の電界緩和領域4の実効的な不純物濃度よりも低い濃度となっているが、第二の電界緩和領域5内に設けられた第三の小領域8の不純物濃度は第一の電界緩和領域4内に設けられた第一の小領域6の不純物濃度と同じ第一の不純物濃度となっているため、第二の電界緩和領域5の外側においても空乏層が十分に広がっていることがわかる。よって、本実施の形態によれば、各領域の境界面や不純物が注入された最外周の領域の外周端部における電界集中をより効果的に緩和することができる。
The effective impurity concentration of the second electric
さらに、本実施の形態にかかる半導体装置の製造方法では、上述したように、二回の注入工程によってp型ガードリング2、第一の電界緩和領域4、及び第二の電界緩和領域5を形成しており、少ない製造工程で不純物濃度が異なる複数の領域を備えた終端領域60を形成することができる。さらに、新たな注入工程を増やすことなく、後述する第三の電界緩和領域17や第四の電界緩和領域19、さらには第二の不純物濃度又は第四の不純物濃度からなる単一の領域を追加することも可能であり、各領域を組み合わせることにより終端領域60における不純物濃度の階調数を増加させ半導体装置の高耐圧化を図ることができる。
Furthermore, in the method of manufacturing a semiconductor device according to the present embodiment, as described above, the p-
また、本実施の形態にかかる半導体装置は、各注入工程で注入される不純物のドーズ量によって耐圧が大きく変化する。図6に、各注入工程で注入される不純物のドーズ量を変化させた場合のショットキーダイオード100の耐圧についてのシミュレーション結果を示す。図6において、縦軸は半導体装置の耐圧を示しており、各棒グラフは第一の注入工程において第一の注入領域12に注入されるドーズ量と第二の注入工程において第二の注入領域13に注入されるドーズ量を特定のドーズ量にした場合の耐圧を示している。これより、第一の注入領域12又は第二の注入領域13のいずれか一方のドーズ量が0.0cm−2、つまり、第一の注入工程又は第二の注入工程のいずれか一方しか行わず終端領域60を形成した場合においてもある程度の耐圧が得られているが、第一の注入領域12と第二の注入領域13のドーズ量がそれぞれ1.4E+13cm−2以下で、第一の注入領域12と第二の注入領域13のドーズ量の合計が1.2E+13〜2.4E+13cm−2の場合に高耐圧の半導体装置が得られることがわかる。さらに、第一の注入領域12のドーズ量が1.0E+13cm−2以上であり、第二の注入領域13のドーズ量が1.0E+13cm−2以下の場合に、1700kVを超える耐圧を有する半導体装置が数多く得られることがわかる。
In addition, the breakdown voltage of the semiconductor device according to this embodiment varies greatly depending on the dose of impurities implanted in each implantation step. FIG. 6 shows a simulation result of the breakdown voltage of the
ただし、現実には、不純物の活性化率が100%でなはなく、またプロセス中にトラップされる固定電荷による影響を受け、シミュレーションどおりの耐圧が得られることは少ない。以上のような影響を考慮すると、実際に注入するドーズ量は、シミュレーション等に基づくドーズ量の設計値よりも大きくする必要があり、4H−SiCの場合には設計値よりも6E+12cm−2程度大きいドーズ量で注入することが望ましい。そのため、本発明の終端構造では、活性化率や固定電荷の影響を考慮して、第一の注入領域12と第二の注入領域13のドーズ量がそれぞれ2.0E+13cm−2以下で、第一の注入領域12と第二の注入領域13のドーズ量の合計が1.2E+13〜3.0E+13cm−2の範囲で不純物の注入を行うことが望ましい。
However, in reality, the activation rate of the impurities is not 100%, and it is rarely obtained that the withstand voltage as obtained by simulation is affected by the fixed charges trapped during the process. Considering the above effects, the dose amount actually implanted needs to be larger than the design value of the dose amount based on simulation or the like, and in the case of 4H-SiC, it is about 6E + 12 cm-2 larger than the design value. It is desirable to implant at a dose. Therefore, in the termination structure of the present invention, in consideration of the effect of the activation rate and the fixed charge, the dose amounts of the
なお、本実施の形態においては、第二の小領域7の不純物濃度である第二の不純物濃度を第四の小領域の不純物濃度である第四の不純物濃度よりも大きくすることで、外周側に向かうにつれて実効的な不純物濃度が小さくなるように構成し、耐圧の向上を図っているが、第二の不純物濃度を第四の不純物濃度よりも小さくすることしてもよい。図6に示すように、第二の不純物濃度が第三の不純物濃度よりも小さくした場合、すなわち第一の注入工程で注入される不純物が第二の注入工程で注入される不純物よりも少ない場合においても、実効的な不純物濃度が低い第一の電界緩和領域4から実効的な不純物濃度が高い第二の電界緩和領域5へと段階的に電位分担するため、比較的高耐圧の半導体装置を得られることがある。
In the present embodiment, the second impurity concentration that is the impurity concentration of the second
また、本実施の形態においては、第一の小領域6と第三の小領域8の不純物濃度が同じになるように構成しているが、新たな注入工程を行うなどして第三の小領域8の不純物濃度である第三の不純物濃度を第一の小領域6の不純物濃度である第一の不純物濃度よりも高くすることとしてもよい。このような場合、第二の小領域7と第四の小領域9の不純物濃度に変化はないため、図5に示すように、印加される逆方向電圧が高くなるにつれて、注入領域内部において第二の電界緩和領域5から第一の電界緩和領域4へと空乏層が段階的に広がり第二の電界緩和領域5から第一の電界緩和領域4へと段階的に電位分担が行われる。また、第二の電界緩和領域5内に設けられた第三の小領域8の不純物濃度がさらに高くなるため、第二の電界緩和領域5の外側において空乏層がより大きく広がる。よって、注入領域を外周側に広げることなく、各領域の境界面や不純物が注入された最外周の領域の外周端部における電界集中をより効果的に緩和することができる。
Further, in the present embodiment, the first
また、高耐圧化のためには離間した第一の注入領域12および第二の注入領域13の最内周の間隔をどれだけ狭められるかが重要になる。ここで、各注入工程によって不純物が注入されたp型領域の間隔の最小寸法が余りに小さいときには、注入マスク11aとなるレジストが過度に露光された際等に、レジストが倒れて狙いどおりのパターンが得られない可能性がある。レジストが倒れるのを抑制しつつp型領域の間隔を狭めるには、図7のように注入マスク11として側面にテーパー形状の付いたレジストを用いて注入することが有効である。例えばレジストが1μmの幅よりも小さく仕上がると倒れてしまうとして、通常は過度の露光によりレジスト幅がシュリンクする可能性も踏まえて1μmよりもやや太く仕上がるように設計を行なう。ただし、図7のように側面にテーパーがある場合は1μmの幅の仕上がりでもレジストが倒れることなく注入工程を行なうことができる。
In addition, in order to increase the breakdown voltage, it is important how much the distance between the innermost circumferences of the
また、半導体基板が4H−SiCからなる場合には、レジスト直下のn型領域においては隣り合うp型領域の双方からの不純物拡散が起こり、耐圧が得られる現実的な不純物注入量では0.2〜0.8μm程度の間隔の縮小が可能である。図8は、1μm間隔のマスクを用いて、不純物濃度が1E+16cm−3のn−ドリフト層にドーズ量1E+13cm−2のAlイオンを500keVで注入した場合の、p型領域の形状をシミュレーションした結果である。図8に示すように、かかる場合では、p型領域の間隔が約0.4μm狭くなり、高耐圧化に向けて有利な設計が可能になる。さらに、テーパー形状の付いたレジストを用いる場合、テーパー形状の直下ではレジスト越しに注入される不純物も存在し、テーパーがない場合と比べてより高濃度なp型領域が得られ、高耐圧化に有利になる。 In addition, when the semiconductor substrate is made of 4H—SiC, impurity diffusion from both adjacent p-type regions occurs in the n-type region immediately below the resist, and a practical impurity implantation amount that can obtain a breakdown voltage is 0.2. The interval can be reduced by about 0.8 μm. FIG. 8 shows a result of simulating the shape of the p-type region when Al ions having a dose of 1E + 13 cm−2 are implanted at 500 keV into an n− drift layer having an impurity concentration of 1E + 16 cm−3 using a mask having an interval of 1 μm. is there. As shown in FIG. 8, in such a case, the interval between the p-type regions is narrowed by about 0.4 μm, and an advantageous design for increasing the breakdown voltage is possible. Furthermore, when a resist with a tapered shape is used, impurities implanted through the resist also exist immediately below the tapered shape, and a higher concentration p-type region can be obtained compared to the case without a taper, thereby increasing the breakdown voltage. Become advantageous.
また、本実施の形態では、p型ガードリング2と第一の電界緩和領域4が直接接続し、接続領域10を挟んで第一の電界緩和領域4と第二の電界緩和領域5が直接接続するか、接続領域10を挟まずに第一の電界緩和領域4と第二の電界緩和領域5が直接接続する場合について述べたが、図9に示すように、ガードリング2と第一の電界緩和領域4が離間し、第一の電界緩和領域4と第二の電界緩和領域5が離間して形成されている場合においても、印加電圧の増加とともに、第一の電界緩和領域4と第二の電界緩和領域5に段階的に電位分担が進み、効果的な電界緩和効果が得られる。
In the present embodiment, p-
また、以上の説明では第一の電界緩和領域4および第二の電界緩和領域5において、それぞれの各小領域の幅は一定のものとしているが、図10に示すように、第一の電界緩和領域4および第二の電界緩和領域5において、不純物濃度の高い第一の小領域6及び第三の小領域8の幅を終端領域60の外側に向かって徐々に小さくし、不純物濃度の低い第二の小領域7及び第四の小領域9の幅を終端領域60の外周に向かって徐々に大きくすることで、外周側に向かうにつれて不純物濃度がよりなだらかに小さくなるため、より効果的に電界集中を緩和することができ、より高いオフ耐圧を実現する半導体装置が得られる。
In the above description, the width of each small region is constant in the first electric
かかる場合、第一の注入工程で不純物を注入する際に、複数の離間した第一の小領域6は、互いの間隔を外周側に向かうにつれて変化させるように注入を行うことで形成できる。また、第二の注入工程で不純物を注入する際に、複数の離間した第二の小領域7は、互いの間隔を外周側に向かうにつれて変化させるように注入を行うことで形成できる。この点は、第三の小領域8及び第四の小領域9についても同様で、すなわち、各注入工程で不純物を注入する各注入領域は、各注入領域における複数の離間した領域の間隔を変化させるように注入を行うことで形成することができる。
In such a case, when the impurity is implanted in the first implantation step, the plurality of spaced first
また、本実施の形態では、第一の注入領域12と第二の注入領域13の注入深さは一定としているが、図11および図12で示すように、第一の注入領域12と第二の注入領域13の注入深さが異なるように形成してもよい。図11では第一の注入領域12の注入深さをより深くした場合、図12では第二の注入領域13の注入深さをより深くした場合を示している。例えば、4H−SiCからなる半導体基板にAlイオンを注入する場合、第一の注入領域12を200〜500keV、第二の注入領域13を300〜700keVなどの注入エネルギーで注入することで、図12に示すように第二の注入領域13の注入深さをより深くすることができる。このような場合、より深く注入された第二の注入領域13では半導体層1へ空乏層がより広がりやすくなり、高耐圧化に有利となる。
In this embodiment, the implantation depths of the
ただし、イオン注入を行う場合、通常は深さ方向に濃度ピークを持つように不純物が分布し、不純物が注入された各領域の表面における不純物濃度はやや小さくなる。しかし、金属電極3の端部での破壊を防ぐためには、金属電極3の端部直下においてある程度の不純物濃度を確保しておくことが必要であり、図11および図12で示すように、第一の注入領域12と第二の注入領域13のどちらかの注入深さは浅くしておくと良い。
However, when ion implantation is performed, impurities are normally distributed so as to have a concentration peak in the depth direction, and the impurity concentration on the surface of each region into which the impurities are implanted is slightly reduced. However, in order to prevent the breakage at the end of the
また、図13および図14で示すように、第一の注入領域12と第二の注入領域13のどちらかの表面の位置がn型半導体となっても良い。
Further, as shown in FIGS. 13 and 14, the position of the surface of either the
また、本実施の形態では、縦型構造のショットキーダイオード100を例として挙げて説明したが、他の例として、図15に示すようなp+コンタクト領域23、nソース領域24、ゲート絶縁膜25、ゲート電極26、フィールド絶縁膜27、層間絶縁膜28などを備えた縦型構造のMOSFET101としてもよい。このようなpベース領域15を活性領域50に持つ半導体装置の場合には、終端領域60の全領域において表面がn型半導体となっても良い。
In this embodiment, the
また、ショットキーダイオードの順方向導通時の抵抗を下げるため、活性領域50にイオン注入や高濃度エピタキシャル成長を行うなどして、半導体層1よりも濃いn型の不純物領域であるn+領域70を設けることがあるが、図16で示すように、ショットキーダイオード100においては注入マスク等を用いずに、半導体層1の表面の全面にn+領域70を形成してもよい。この場合においても、第一の小領域6および第三の小領域8の不純物濃度が高くなっているため、注入領域の外側において空乏層を十分に広げることができ、各領域の境界面や不純物が注入された最外周の領域の外周端部における電界集中を効果的に緩和することができる。
Further, in order to lower the resistance when the Schottky diode is forward-conducting, an n +
また、このようなn+領域70をショットキーダイオードに形成した場合、順方向導通時の抵抗の低減が可能であるが、半導体層1の表面付近での電界集中により耐圧が低下する場合がある。低抵抗と高耐圧を両立するには活性領域をJBS(Junction Barrier Schottky)とすることが効果的で、図17に示すように第一の注入工程および第二の注入工程のいずれかまたは両方において、JBS領域29を同時に形成しておくとよい。図17においては、第一の注入領域12を形成する際に同時にJBS領域29を形成した場合のJBSを示している。この場合においては、活性領域50ではn+領域70の効果により低抵抗となり、かつJBS領域29で耐圧を保持し、また終端領域60では第一の小領域6および第三の小領域8の不純物濃度が高くなっているため、注入領域の外側において空乏層を十分に広げることができ、各領域の境界面や不純物が注入された最外周の領域の外周端部における電界集中を効果的に緩和することができる。
In addition, when such an n +
また、MOSFETのオン動作時の抵抗を下げるため、活性領域50にイオン注入を行い、pベース領域15と同じ程度の深さに半導体層1よりも濃いn型の不純物領域であるn+領域80を設けることがあるが、図18で示すように、MOSFET101などにおいては注入マスクを用いずに、半導体層1の表面の全面にn+領域80を形成してもよい。この場合においても、第一の小領域6および第三の小領域8の不純物濃度が高くなっているため、注入領域の外側において空乏層を十分に広げることができ、各領域の境界面や不純物が注入された最外周の領域の外周端部における電界集中を効果的に緩和することができる。
Further, in order to reduce the resistance when the MOSFET is turned on, ions are implanted into the
また、図19に示すように、第二の電界緩和領域5の外側に第二の不純物濃度の第五の小領域16を複数離間して備えることにより、第三の電界緩和領域17を形成することとしてもよい。かかる場合、電界集中がさらに緩和されることとなり、より高耐圧の半導体装置を得ることができる。図19に示した終端領域60は、図20に示すように、第一の注入領域12を外周側に広げて第一の注入工程を行うことで形成する。そのため、第三の電界緩和領域17を形成するために新たな注入工程を追加する必要はない。このとき、第二の電界緩和領域5と第三の電界緩和領域17の境界に、新たに第一の注入領域12と第二の注入領域13が重なった接続領域10が形成されているが、マスクの位置合わせ精度が十分に保証される場合は、接続領域10を小面積にするか、接続領域10を省略して第二の電界緩和領域5と第三の電界緩和領域17を直接接続してもよい。
Further, as shown in FIG. 19, the third electric
なお、第三の電界緩和領域17を備える場合において、図21又は図22に示すように、第五の小領域16における不純物濃度は第一の不純物濃度や第四の不純物濃度とすることとしてもよい。図21において、第五の小領域16の不純物濃度を第四の不純物濃度とする場合には、第二の注入領域13を外周側に広げて第二の注入工程を行うことで第五の小領域16を形成する。一方、図22において、第五の小領域16の不純物濃度を第一の不純物濃度とする場合には、第一の注入領域12と第二の注入領域13を広げ、第三の電界緩和領域17において第一の注入領域12と第二の注入領域13を重ねるように各注入工程を行うことで第五の小領域16を形成する。
When the third electric
特に、図21に示すような終端領域60の場合には、隣接する第二の電界緩和領域5と第三の電界緩和領域17とがともに第二の注入領域から形成され、すなわち第二注入マスク11bによって形成されるため、注入マスクの位置合わせの精度を考慮する必要がなくなる。その結果、接続領域10を省略することができる。
In particular, in the case of the
また、図22に示すような終端領域60とした場合には、第五の小領域16の不純物濃度は第一の不純物濃度となり、終端領域60の最外周にあたる第五の小領域16の不純物濃度が他の場合と比較して大きいため、空乏層が終端領域60の外周側により広がっていくこととなり電界集中の緩和を効果的に行うことができる。このような場合、隣接する第二の電界緩和領域5と第三の電界緩和領域17はそれぞれ第一の注入領域12と第二の注入領域13から形成され、すなわち第一注入マスク11aと第二注入マスク11bからそれぞれ形成される異なるため、注入マスクの位置合わせの精度が問題となるため、接続領域10を設けることが効果的とである。ただし、注入マスクの位置合わせの精度が十分に確保されるときは、接続領域10を小面積にするか、省略することとしてもよい。
In the case of the
さらに、第一の注入領域12と第二の注入領域13とを重ねることで形成される第一の不純物濃度の各領域の形成において、第一注入マスク11aと第二注入マスク11bとの重ね合わせの精度の問題が存在する。マスクの重ね合わせ精度の問題を克服するため、例えば、図23に示すように、第五の小領域16を形成する部分の第一の注入領域12と第二の注入領域13のどちらか一方の幅を、もう一方よりも広くとると良い。図23では、第二の注入領域13の幅が第一の注入領域12の幅よりも広い場合を示している。
Further, in the formation of the first impurity concentration regions formed by overlapping the
また、図24に示すように、第五の小領域16の不純物濃度が第二の不純物濃度の場合には(第一の不純物濃度の場合においても同様)、第三の電界緩和領域17の外周に第四の不純物濃度の第六の小領域18を形成することで、第四の電界緩和領域19が形成され、電界集中がより一層緩和されることとなり、高耐圧な半導体装置を得ることができる。さらに、図25に示すように、第四の電界緩和領域19の外周に、第七の小領域20を複数離間して形成し、第五の電界緩和領域21を形成することとしてもよい。このような場合であっても、第六の小領域18や第七の小領域20は第一の注入領域12や第二の注入領域13を外周側に広げることで形成することができるため、新たな注入工程を追加する必要はない。
In addition, as shown in FIG. 24, when the impurity concentration of the fifth
また、本発明は半導体基板がSiCからなる場合について説明を行ったが、珪素(Si)等の他の半導体基板においても適用することができる。ここで、本発明においては、各電界緩和領域の不純物濃度は二つの小領域における不純物濃度の実効的な濃度となることから、各小領域の幅を細かくしてより微細な構造とすることで、各領域の境界面における電界集中をより効果的に緩和することができる。微細な構造を形成するに際しては、不純物の熱拡散が問題となるが、SiCはSi等の他の半導体と比較して不純物の熱拡散が少ないため、SiCからなる半導体装置においてはより微細な構造を有する電界緩和領域を形成することが可能となり、電界集中の緩和において顕著な効果が得られる。 Further, although the present invention has been described for the case where the semiconductor substrate is made of SiC, it can also be applied to other semiconductor substrates such as silicon (Si). Here, in the present invention, since the impurity concentration of each electric field relaxation region is an effective concentration of the impurity concentration in two small regions, the width of each small region is made finer to form a finer structure. The electric field concentration at the boundary surface of each region can be more effectively mitigated. In forming a fine structure, thermal diffusion of impurities becomes a problem. However, SiC has less thermal diffusion of impurities than other semiconductors such as Si, so that a finer structure is required in a semiconductor device made of SiC. It is possible to form an electric field relaxation region having, and a remarkable effect is obtained in the relaxation of electric field concentration.
実施の形態2.
実施の形態1においては、2回の注入工程によって形成することができる終端領域60を備えた半導体装置について説明したが、これに限定されることなく、3回の注入工程によって形成された終端領域を備えることとしてもよい。以下、実施の形態2にかかる半導体装置として、3回の注入工程で形成される終端領域60を備えたショットキーダイオード102について説明する。なお、実施の形態2にかかる半導体装置において、実施の形態1にかかる半導体装置と同一または対応する部分についての説明は省略し、相違する部分について説明を行う。
In the first embodiment, the semiconductor device including the
図26は、実施の形態2にかかる半導体装置であるショットキーダイオード102を示す要部断面図であり、図27は、実施の形態2にかかる半導体装置の終端領域のドーズ量と各注入工程における注入領域を示す図である。図26に示されたショットキーダイオード102は、図示しない半導体基板上に形成されたn−型の半導体層1の活性領域50に対応する表面上に、ショットキー接合となる金属電極3が形成されている。また、金属電極3を形成する前には、あらかじめ電界緩和のための終端領域60を形成しておく必要がある。
FIG. 26 is a cross-sectional view of a principal part showing a Schottky diode 102 which is a semiconductor device according to the second embodiment. FIG. 27 is a diagram illustrating a dose amount in a termination region of the semiconductor device according to the second embodiment, It is a figure which shows an injection | pouring area | region. In the Schottky diode 102 shown in FIG. 26, a
図26に示されたショットキーダイオード102の終端領域60において、不純物濃度の異なるp型の電界緩和領域は、ドーズ量の異なる三回の注入工程によって形成されている。3回の注入工程を行う場合には、第一の注入工程で不純物が注入される第一の注入領域12、第二の注入工程で不純物が注入される第二の注入領域13、及び第三の注入工程で不純物が注入される第三の注入領域22の組み合わせによって、異なる不純物濃度の電界緩和領域は数多く形成することができる。そこで、3回の注入工程から形成することができる異なる種類の電界緩和領域を以下に示す。
In the
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第一の注入領域12のドーズ量と第二の注入領域13のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域からなる電界緩和領域(電界緩和領域30A)
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第一の注入領域12のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域からなる電界緩和領域(電界緩和領域30B)
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第一の注入領域12のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第二の注入領域13のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第三の注入領域22のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第一の注入領域12のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域(電界緩和領域30C)
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第二の注入領域13のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域(電界緩和領域30D)
・第一の注入領域12のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第一の注入領域12のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第一の注入領域12のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第三の注入領域22のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第二の注入領域13のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域
・第二の注入領域13のドーズ量と第三の注入領域12のドーズ量とを合わせたドーズ量で定まる不純物濃度の小領域と、第三の注入領域22のドーズ量で定まる不純物濃度の小領域からなる電界緩和領域(電界緩和領域30E)
・第一の注入領域12のドーズ量で定まる不純物濃度の電界緩和領域
・第二の注入領域13のドーズ量で定まる不純物濃度の電界緩和領域
・第三の注入領域22のドーズ量で定まる不純物濃度の電界緩和領域(電界緩和領域30F)
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量とを合わせたドーズ量で定まる不純物濃度の電界緩和領域
・第一の注入領域12のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の電界緩和領域
・第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の電界緩和領域
・第一の注入領域12のドーズ量と第二の注入領域13のドーズ量と第三の注入領域22のドーズ量とを合わせたドーズ量で定まる不純物濃度の電界緩和領域A small region having an impurity concentration determined by a combined dose amount of the dose amount of the
A small region having an impurity concentration determined by a combined dose amount of the dose amount of the
A small region having an impurity concentration determined by the combined dose amount of the
A small impurity concentration region determined by the combined dose amount of the
A small impurity concentration region determined by the combined dose amount of the
Electric field relaxation region having an impurity concentration determined by the dose amount of the
An electric field relaxation region having an impurity concentration determined by the combined dose amount of the
以上の異なる19種類の電界緩和領域のうちから適宜2種類以上の電界緩和領域を選択し終端領域を形成することで、印加電圧の増加につれて不純物濃度の小さな領域から順に電界緩和領域が電位を分担する。これにより、終端領域の外周に向かって効果的に電界集中を緩和されるため、高耐圧の半導体装置を得ることができる。 By appropriately selecting two or more types of electric field relaxation regions from the above 19 different types of electric field relaxation regions and forming termination regions, the electric field relaxation regions share the potential in order from the region with the lower impurity concentration as the applied voltage increases. To do. Thereby, since the electric field concentration is effectively reduced toward the outer periphery of the termination region, a high breakdown voltage semiconductor device can be obtained.
図27において、第一の注入領域12、第二の注入領域13、及び第三の注入領域22と各電界緩和領域におけるドーズ量との関係を示す。実施の形態2にかかる半導体装置であるショットキーダイオード102は、図27に示すように、第一の注入領域12、第二の注入領域13、及び第三の注入領域22の組み合わせによって、上記19種類の電界緩和領域から選択された6つの電界緩和領域30A〜Fを備える終端領域60から形成されている。このような構成によって、終端領域60の外周側に向かうにつれて不純物濃度が小さくなるように電界緩和領域が形成されているため、印加電圧が増加するにつれて外側の電界緩和領域から順に電位分担が段階的に進み、電界集中を緩和することができる。その結果、高耐圧の半導体装置が得られる。また、実施の形態2では、3回の注入工程から6種類の電界緩和領域を形成することができ、製造工程の増加を抑制しつつ電界緩和領域の階調数を増加させることが可能であり、高耐圧の半導体装置を製造することが可能となる。
In FIG. 27, the relationship between the
また、各電界緩和領域において、それぞれの注入領域の幅は同一としているが、図28に示すように、異なる各電界緩和領域における小領域の幅を終端領域の外周側に向かって徐々に変化させることで、より効果的に電界集中を緩和することができ、高耐圧の半導体装置が得られる。 Further, in each electric field relaxation region, the width of each implantation region is the same, but as shown in FIG. 28, the width of the small region in each different electric field relaxation region is gradually changed toward the outer peripheral side of the termination region. Thus, electric field concentration can be more effectively mitigated, and a high breakdown voltage semiconductor device can be obtained.
また、上述の説明では第一の注入領域12、第二の注入領域13、及び第三の注入領域22の注入深さは同一の深さとしているが、図29に示すように、各注入領域の注入深さが異なるように形成してもよい。この場合、深く注入された領域では半導体層1へ空乏層がより広がりやすくなり、高耐圧化に有利となる。ただし、イオン注入を行う場合、通常は深さ方向に濃度ピークを持つように不純物が分布し、注入領域表面の不純物濃度はやや薄くなる。金属電極3の端部での破壊を防ぐためには、金属電極3の端部直下においてある程度の表面不純物濃度を確保しておくことが得策であり、図29に示すように、各注入領域のいずれかの注入深さは浅くしておくと良い。なお、図29においては、第一の注入領域が最も深く、続いて第二の注入領域13が深く、第三の注入領域22が最も浅く図示している。
In the above description, the implantation depths of the
また、図30に示すように、第一の注入領域12、第二の注入領域13、及び第三の注入領域22のいずれかの表面はn型半導体となっても良い。図30においては、第二の注入領域の表面がn型半導体となるように図示している。
In addition, as shown in FIG. 30, the surface of any of the
また、以上の説明では縦型構造のショットキーダイオードを例として挙げていたが、図31のように、縦型構造のMOSFETなどのpベース領域15を活性領域に持つ半導体装置においては、終端領域の全てにおいて表面がn型半導体となっても良い。
In the above description, a vertical structure Schottky diode is taken as an example. However, in a semiconductor device having
また、以上では3種類の注入領域、すなわち3回の注入工程から形成される異なる不純物濃度の電界緩和領域について説明したが、4回の注入工程から形成する場合には異なる不純物濃度の電界緩和領域は65種類存在し、注入工程の数が多くなるほど異なる不純物濃度の電界緩和領域の種類は急激に増やすことができる。 In the above description, three types of implantation regions, that is, electric field relaxation regions having different impurity concentrations formed from three implantation steps have been described. However, when formed from four implantation steps, electric field relaxation regions having different impurity concentrations. There are 65 types, and as the number of implantation steps increases, the types of electric field relaxation regions having different impurity concentrations can be rapidly increased.
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。 Note that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be modified or omitted as appropriate.
1 半導体層、2 p型ガードリング、3 金属電極、4 第一の電界緩和領域、5 第二の電界緩和領域、6 第一の小領域、7 第二の小領域、8 第三の小領域、9 第四の小領域、10 接続領域、11、11a、11b 注入マスク、12 第一の注入領域、13 第二の注入領域、14 表面保護膜、15 pベース領域、16 第五の小領域、17 第三の電界緩和領域、18 第六の小領域、19 第四の電界緩和領域、20 第七の小領域、21 第五の電界緩和領域、22 第三の注入領域、23 p+コンタクト領域、24 nソース領域、25 ゲート絶縁膜、26 ゲート電極、27 フィールド絶縁膜、28 層間絶縁膜、29 JBS領域、30A、30B、30C、30D、30E、30F 電界緩和領域、50 活性領域、60 終端領域、70、80 n+領域、100、102 ショットキーダイオード、101 MOSFET。 1 semiconductor layer, 2 p-type guard ring, 3 metal electrode, 4 first electric field relaxation region, 5 second electric field relaxation region, 6 first small region, 7 second small region, 8 third small region , 9 Fourth small region, 10 Connection region, 11, 11a, 11b Implant mask, 12 First implantation region, 13 Second implantation region, 14 Surface protective film, 15 p base region, 16 Fifth small region , 17 Third electric field relaxation region, 18 Sixth small region, 19 Fourth electric field relaxation region, 20 Seventh small region, 21 Fifth electric field relaxation region, 22 Third injection region, 23 p + contact region 24 n source region, 25 gate insulating film, 26 gate electrode, 27 field insulating film, 28 interlayer insulating film, 29 JBS region, 30A, 30B, 30C, 30D, 30E, 30F electric field relaxation region, 50 active region, 6 Termination region, 70, 80 n + region, 100,102 Schottky diode, 101 MOSFET.
本発明は、半導体装置に関するものである。 The present invention relates to semiconductor equipment.
Claims (12)
前記半導体層の表面の一部に形成され、かつ、第二導電型で第一の不純物濃度である第一の小領域と第二導電型で前記第一の不純物濃度よりも低い第二の不純物濃度である第二の小領域とがそれぞれ交互に設けられた第一の電界緩和領域と、
前記第一の電界緩和領域の外周側に向かって前記第一の電界緩和領域を囲むように形成され、かつ、第二導電型で前記第一の不純物濃度以上の第三の不純物濃度である複数の第三の小領域と第二導電型で前記第二の不純物濃度よりも低い第四の不純物濃度である複数の第四の小領域とがそれぞれ交互に設けられた第二の電界緩和領域と、
を備えたことを特徴とする半導体装置。A first conductivity type semiconductor layer;
A first small region formed on a part of the surface of the semiconductor layer and having a second conductivity type and a first impurity concentration; and a second impurity having a second conductivity type and lower than the first impurity concentration. First electric field relaxation regions alternately provided with second small regions of concentration, and
A plurality of second conductivity types and a third impurity concentration equal to or higher than the first impurity concentration are formed to surround the first electric field relaxation region toward the outer peripheral side of the first electric field relaxation region. And a second electric field relaxation region in which a plurality of fourth small regions having a second conductivity type and a fourth impurity concentration lower than the second impurity concentration are alternately provided. ,
A semiconductor device comprising:
前記第一の不純物濃度は、前記第二の不純物濃度と前記第四の不純物濃度の和である、
ことを特徴とする請求項1に記載の半導体装置。The third impurity concentration is the first impurity concentration;
The first impurity concentration is a sum of the second impurity concentration and the fourth impurity concentration.
The semiconductor device according to claim 1.
ことを特徴とする請求項1又は2に記載の半導体装置。The width of the plurality of first small regions becomes smaller toward the outer peripheral side,
The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置。The width of the plurality of second small regions increases toward the outer peripheral side,
The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置。The width of the plurality of third small regions becomes smaller toward the outer peripheral side,
The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。The width of the plurality of fourth small regions becomes larger toward the outer peripheral side,
The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置。The semiconductor layer is a silicon carbide semiconductor;
The semiconductor device according to claim 1, wherein:
前記半導体層の表面上に第一注入マスクを形成した後に、前記半導体層の複数の離間した第一の小領域を含む領域に、第一のドーズ量となるように第二導電型の不純物を注入する第一の注入工程と、
前記半導体層の表面上に第二注入マスクを形成した後に、前記半導体層の前記第一の小領域と少なくとも一部の領域が重なる複数の離間した第二の小領域を含む領域に、第二のドーズ量となるように第二導電型の不純物を注入する第二の注入工程と、
を備えたことを特徴とする半導体装置の製造方法。Forming a first conductivity type semiconductor layer on a semiconductor substrate;
After forming the first implantation mask on the surface of the semiconductor layer, impurities of the second conductivity type are introduced into the region including the plurality of spaced apart first small regions of the semiconductor layer so that the first dose amount is obtained. A first injection step of injecting;
After forming a second implantation mask on the surface of the semiconductor layer, a second region is formed in a region including a plurality of spaced apart second subregions where at least a part of the first subregion of the semiconductor layer overlaps. A second implantation step of implanting a second conductivity type impurity so as to have a dose amount of
A method for manufacturing a semiconductor device, comprising:
ことを特徴とする請求項8に記載の半導体装置の製造方法。In the first injection step, the interval between the plurality of spaced apart regions of the first small region is changed toward the outer peripheral side,
The method for manufacturing a semiconductor device according to claim 8.
ことを特徴とする請求項8又は9に記載の半導体装置の製造方法。In the second injection step, the interval between the plurality of spaced apart regions of the second small region is changed toward the outer peripheral side,
10. A method for manufacturing a semiconductor device according to claim 8, wherein
ことを特徴とする請求項8ないし10のいずれか1項に記載の半導体装置の製造方法。The implantation depth at which the impurity is implanted in the first implantation step is different from the implantation depth at which the impurity is implanted in the second implantation step.
The method for manufacturing a semiconductor device according to claim 8, wherein the method is a semiconductor device manufacturing method.
ことを特徴とする請求項9ないし11のいずれか1項に記載の半導体装置の製造方法。The semiconductor substrate and the semiconductor layer are formed of a silicon carbide semiconductor;
The method for manufacturing a semiconductor device according to claim 9, wherein the method is a semiconductor device manufacturing method.
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