JPWO2013137476A1 - Semiconductor laminated substrate, semiconductor element, and manufacturing method thereof - Google Patents
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Abstract
半導体積層基板であって、Siからなる基板と、積層半導体層と、を有し、前記積層半導体層は、窒化物半導体からなる活性層と、前記基板と前記活性層との間に形成された、前記基板に所定の反りを与える第一反り制御層と、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層とを含み、前記積層半導体層の全膜厚が4μm以上である半導体積層基板。半導体積層基板であって、Siからなる基板と、積層半導体層と、を有し、前記積層半導体層は、前記基板上に成長した、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層と、前記第一反り制御層上に成長した、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層と、前記第二反り制御層上に成長した窒化物半導体からなる活性層と、を備え、前記積層半導体層の全膜厚が4μm以上である半導体積層基板。A semiconductor laminated substrate, comprising: a substrate made of Si; and a laminated semiconductor layer, wherein the laminated semiconductor layer is formed between an active layer made of a nitride semiconductor, and the substrate and the active layer A first warpage control layer that gives a predetermined warpage to the substrate, and a second warpage control layer made of a nitride semiconductor that has a smaller amount of warpage increase per unit film thickness than the first warpage control layer, A semiconductor laminated substrate having a total thickness of the semiconductor layer of 4 μm or more. A semiconductor laminated substrate, comprising: a substrate made of Si; and a laminated semiconductor layer, wherein the laminated semiconductor layer is made of a nitride semiconductor grown on the substrate, and gives a predetermined warp to the substrate. A second warpage control layer, a second warpage control layer made of a nitride semiconductor that is grown on the first warpage control layer and has a smaller amount of warpage per unit film thickness than the first warpage control layer, and the second warpage control layer. And an active layer made of a nitride semiconductor grown on the warpage control layer, wherein the total thickness of the stacked semiconductor layer is 4 μm or more.
Description
本発明は、半導体積層基板、半導体素子、およびその製造方法に関するものである。 The present invention relates to a semiconductor laminated substrate, a semiconductor element, and a manufacturing method thereof.
従来、耐圧性が高く反りが小さい半導体素子の構成が開示されている(特許文献1、2参照)。
Conventionally, a structure of a semiconductor element having high pressure resistance and low warpage has been disclosed (see
特許文献1に記載の構造において半導体素子の電流コラプスを抑制するためには、活性層(たとえばGaN)に加わる電界を低減させるためにその膜厚を厚く成長したい。しかし、耐圧を増加させるために全膜厚を増加させた状態(たとえば、4μm以上)で活性層を厚く成長する場合、半導体積層基板におけるクラック密度の増加、およびこれに伴う半導体素子におけるリーク電流の増加が発生するという問題があった。また特許文献2に記載の構造においては全膜厚を増加させた状態(たとえば、4μm以上)でクラック密度の増加無しに反りの調整を任意に制御することが困難であることや、製造に時間がかかり製造コストが高くなるという問題があった。
In order to suppress the current collapse of the semiconductor element in the structure described in
本発明は、上記に鑑みてなされたものであって、製造コストを低減し、クラック密度の増加なく電流リークおよび電流コラプスを抑制できる半導体積層基板、半導体素子、およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above, and provides a semiconductor multilayer substrate, a semiconductor element, and a manufacturing method thereof that can reduce manufacturing costs and suppress current leakage and current collapse without increasing crack density. Objective.
上述した課題を解決し、目的を達成するために、本発明に係る半導体積層基板は、半導体積層基板であって、Siからなる基板と、積層半導体層と、を有し、前記積層半導体層は、窒化物半導体からなる活性層と、前記基板と前記活性層との間に形成された、前記基板に所定の反りを与える第一反り制御層と、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層とを含み、前記積層半導体層の全膜厚が4μm以上であることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor laminated substrate according to the present invention is a semiconductor laminated substrate, and includes a substrate made of Si and a laminated semiconductor layer, and the laminated semiconductor layer includes: An active layer made of a nitride semiconductor, a first warp control layer that is formed between the substrate and the active layer, and gives a predetermined warp to the substrate, and a unit thickness that is greater than the first warp control layer And a second warp control layer made of a nitride semiconductor with a small increase in the amount of warp per side, and the total thickness of the laminated semiconductor layer is 4 μm or more.
また、本発明に係る半導体積層基板は、Siからなる基板と、積層半導体層と、を有し、前記積層半導体層は、前記基板上に成長した、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層と、前記第一反り制御層上に成長した、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層と、前記第二反り制御層上に成長した窒化物半導体からなる活性層と、を備え、前記積層半導体層の全膜厚が4μm以上であることを特徴とする。 The semiconductor laminated substrate according to the present invention includes a substrate made of Si and a laminated semiconductor layer, and the laminated semiconductor layer is made of a nitride semiconductor grown on the substrate, and has a predetermined structure on the substrate. A first warpage control layer for giving warpage; and a second warpage control layer made of a nitride semiconductor that is grown on the first warpage control layer and has a smaller amount of warpage per unit film thickness than the first warpage control layer; And an active layer made of a nitride semiconductor grown on the second warpage control layer, wherein the total thickness of the laminated semiconductor layer is 4 μm or more.
また、本発明に係る半導体積層基板は、上記の発明において、当該半導体積層基板の積層半導体層の全膜厚に対して前記活性層、前記第二反り制御層、および前記第一反り制御層の膜厚は、当該比が1:2:2である膜厚から±0.4μmの範囲であることを特徴とする。 Further, in the semiconductor multilayer substrate according to the present invention, the active layer, the second warpage control layer, and the first warpage control layer of the semiconductor multilayer substrate according to the present invention may have a total thickness of the multilayer semiconductor layer of the semiconductor multilayer substrate. The film thickness is characterized by being in the range of ± 0.4 μm from the film thickness in which the ratio is 1: 2: 2.
また、本発明に係る半導体積層基板は、上記の発明において、当該半導体積層基板の外周部から幅10mmの領域を除いた領域でクラックが生じていないことを特徴とする。 Further, in the semiconductor multilayer substrate according to the present invention, in the above invention, no crack is generated in a region excluding the region having a width of 10 mm from the outer peripheral portion of the semiconductor multilayer substrate.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生じない程度に厚いAlxGa1−xN層と量子サイズ効果を生じない程度に厚いAlyGa1−yN層(ただし、x>y)とを複数回繰り返し積層した構造を有することを特徴とする。The semiconductor multilayer substrate according to the present invention, in the above invention, the first warp control layer, to the extent that no thick Al x Ga 1-x N layer and the quantum size effect to an extent that does not cause quantum size effect It has a structure in which a thick Al y Ga 1-y N layer (where x> y) is repeatedly stacked a plurality of times.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生じない程度に厚いAlxGa1−xN層と量子サイズ効果を生じない程度に厚いAlyGa1−yN層(ただし、x>y)とを複数回繰り返し積層した構造を有し、かつそれらの界面にAl組成がxからyの間で段階的または連続的に傾斜して変化するAlGaN層を設けたものであることを特徴とする。The semiconductor multilayer substrate according to the present invention, in the above invention, the first warp control layer, to the extent that no thick Al x Ga 1-x N layer and the quantum size effect to an extent that does not cause quantum size effect It has a structure in which a thick Al y Ga 1-y N layer (where x> y) is repeatedly stacked, and the Al composition is inclined stepwise or continuously between x and y at the interface between them. It is characterized in that an AlGaN layer that changes in response is provided.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、膜厚20nm〜100nmのAlN層と膜厚100nm〜1000nmのGaN層とを複数回繰り返し積層したものであることを特徴とする。 In the semiconductor multilayer substrate according to the present invention, the first warpage control layer is a laminate in which an AlN layer having a thickness of 20 nm to 100 nm and a GaN layer having a thickness of 100 nm to 1000 nm are repeatedly stacked a plurality of times. It is characterized by being.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、膜厚20nm〜100nmのAlN層と膜厚100nm〜1000nmのGaN層とを複数回繰り返し積層した構造を有し、かつそれらの界面にAl組成が段階的または連続的に傾斜して変化するAlGaN層を設けたものであることを特徴とする。 In the semiconductor multilayer substrate according to the present invention, in the above invention, the first warpage control layer has a structure in which an AlN layer having a thickness of 20 nm to 100 nm and a GaN layer having a thickness of 100 nm to 1000 nm are repeatedly stacked. And an AlGaN layer in which the Al composition changes in a stepwise or continuous gradient is provided at the interface between them.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAlrGa1−rN層と膜厚4nm〜25nmのAlsGa1−sN層(ただし、r>s)とを複数回繰り返し積層した厚さ20nm〜500nmの層と、膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、を複数回繰り返し積層したものであることを特徴とする。In the semiconductor multilayer substrate according to the present invention, the first warpage control layer is thin enough to produce a quantum size effect and has a thickness of 1 nm to 10 nm of an Al r Ga 1-r N layer and a thickness. A layer having a thickness of 20 nm to 500 nm obtained by repeatedly laminating a 4 nm to 25 nm Al s Ga 1-s N layer (where r> s), and an Al t Ga 1-t N layer having a thickness of 100 nm to 1000 nm ( However, it is characterized in that t <0.3) is repeatedly laminated a plurality of times.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAlrGa1−rN層と膜厚4nm〜25nmのAlsGa1−sN層(ただし、r>s)とを複数回繰り返し、かつそれらの界面にAl組成がrからsの間で段階的または連続的に傾斜して変化する層を設けたものである構造を積層した厚さ20nm〜500nmの層と、膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、を複数回繰り返し積層したものであることを特徴とする。In the semiconductor multilayer substrate according to the present invention, the first warpage control layer is thin enough to produce a quantum size effect and has a thickness of 1 nm to 10 nm of an Al r Ga 1-r N layer and a thickness. A 4 to 25 nm Al s Ga 1-s N layer (where r> s) is repeated a plurality of times, and the Al composition at the interface changes in a stepwise or continuous gradient between r and s. a layer of thickness 20nm~500nm laminated structure is provided with a layer, Al t Ga 1-t N layer having a thickness of 100 nm to 1000 nm (however, t <0.3) and, a plurality of times stacking It is characterized by that.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層は、Al組成がsからrに向かって段階的または連続的に増加する厚さが1nm〜25nmのAlGaN傾斜層とAl組成がrからsに向かって段階的または連続的に減少する厚さが1nm〜25nmのAlGaN傾斜層とを複数回繰り返し積層した厚さ20nm〜500nmのAlGaN層と、膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、を複数回繰り返し積層した構造を有することを特徴とする。Further, in the semiconductor multilayer substrate according to the present invention, in the above invention, the first warpage control layer has an AlGaN gradient having a thickness of 1 nm to 25 nm in which the Al composition increases stepwise or continuously from s to r. An AlGaN layer having a thickness of 20 nm to 500 nm obtained by repeatedly laminating a layer and an AlGaN gradient layer having a thickness of 1 nm to 25 nm in which the Al composition gradually or continuously decreases from r to s, and a thickness of 100 nm to It has a structure in which a 1000 nm Al t Ga 1-t N layer (where t <0.3) is repeatedly stacked a plurality of times.
また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAluGa1−uN層と膜厚4nm〜25nmのAlvGa1−vN層(ただし、v<u)とを複数回繰り返し積層したものであることを特徴とする。Further, in the semiconductor multilayer substrate according to the present invention, in the above invention, the second warpage control layer is thin enough to produce a quantum size effect, an Al u Ga 1-u N layer having a thickness of 1 nm to 10 nm and a thickness of 4 nm. A ˜25 nm Al v Ga 1-v N layer (where v <u) is repeatedly laminated a plurality of times.
また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAluGa1−uN層と膜厚4nm〜25nmのAlvGa1−vN層(ただし、v<u)とを複数回繰り返し積層したものであり、かつそれらの界面にAl組成がvからuの間で段階的または連続的に傾斜して変化する層を設けたものであることを特徴とする。Further, in the semiconductor multilayer substrate according to the present invention, in the above invention, the second warpage control layer is thin enough to produce a quantum size effect, an Al u Ga 1-u N layer having a thickness of 1 nm to 10 nm and a thickness of 4 nm. ˜25 nm Al v Ga 1-v N layer (provided that v <u) is repeatedly laminated several times, and Al composition is inclined stepwise or continuously between v and u at the interface between them. It is characterized in that it is provided with a changing layer.
また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は、Al組成がvからuに向かって段階的または連続的に増加する厚さが1nm〜25nmのAlGaN傾斜層と、Al組成がuからvに向かって段階的または連続的に減少する厚さが1nm〜25nmのAlGaN傾斜層とを複数回繰り返し積層した構造を有することを特徴とする。 Further, in the semiconductor multilayer substrate according to the present invention, in the above invention, the second warpage control layer has an AlGaN gradient with a thickness of 1 nm to 25 nm in which the Al composition increases stepwise or continuously from v to u. It has a structure in which a layer and an AlGaN gradient layer having a thickness of 1 nm to 25 nm whose Al composition decreases stepwise or continuously from u to v are repeatedly stacked.
また、本発明に係る半導体積層基板は、上記の発明において、前記第二反り制御層は、Al組成25%〜100%の範囲で表面方向に向けてAl組成が減少するようにAlGaNを積層したものであることを特徴とする。 In the semiconductor multilayer substrate according to the present invention, in the above invention, the second warpage control layer is formed by laminating AlGaN so that the Al composition decreases toward the surface direction in the range of Al composition of 25% to 100%. It is characterized by being.
また、本発明に係る半導体積層基板は、上記の発明において、前記活性層は、GaNであることを特徴とする。 In the semiconductor multilayer substrate according to the present invention as set forth in the invention described above, the active layer is GaN.
また、本発明に係る半導体積層基板は、上記の発明において、前記活性層は、炭素濃度が1×1016cm−3〜5×1019cm−3であり、表面に近いほど炭素濃度が少なくなる構造を有することを特徴とする。In the semiconductor multilayer substrate according to the present invention, in the above invention, the active layer has a carbon concentration of 1 × 10 16 cm −3 to 5 × 10 19 cm −3 , and the closer to the surface, the lower the carbon concentration. It has the structure which becomes.
また、本発明に係る半導体積層基板は、上記の発明において、前記の活性層で炭素濃度が1×1017cm−3以下である領域が100nm以上であることを特徴とする。In addition, the semiconductor multilayer substrate according to the present invention is characterized in that, in the above-described invention, a region having a carbon concentration of 1 × 10 17 cm −3 or less in the active layer is 100 nm or more.
また、本発明に係る半導体積層基板は、上記の発明において、前記第一反り制御層および前記第二反り制御層のそれぞれの平均炭素濃度が0.5〜5×1019cm−3であることを特徴とする。In the semiconductor multilayer substrate according to the present invention, in the above invention, the average carbon concentration of each of the first warpage control layer and the second warpage control layer is 0.5 to 5 × 10 19 cm −3. It is characterized by.
また、本発明に係る半導体積層基板は、上記の発明において、前記活性層上に成長した、前記活性層のバンドギャップよりも大きなバンドギャップを有する半導体層または絶縁膜をさらに備え、前記活性層に二次元電子ガスを発生させたことを特徴とする。 The semiconductor multilayer substrate according to the present invention further includes a semiconductor layer or an insulating film grown on the active layer and having a band gap larger than the band gap of the active layer in the above invention, A two-dimensional electron gas is generated.
また、本発明に係る半導体積層基板は、上記の発明において、前記基板の厚さが結晶成長時に525μm〜1200μmであることを特徴とする。 The semiconductor laminated substrate according to the present invention is characterized in that, in the above invention, the thickness of the substrate is 525 μm to 1200 μm during crystal growth.
また、本発明に係る半導体積層基板は、上記の発明において、前記積層半導体層の成長後の室温における反り量が、曲率半径から計算して前記基板の直径が4インチで厚さが1mmの場合に±50μm以下の反り量に相当する値であることを特徴とする。 In the semiconductor laminated substrate according to the present invention, the amount of warpage at room temperature after the growth of the laminated semiconductor layer is calculated from a radius of curvature and the substrate has a diameter of 4 inches and a thickness of 1 mm. And a value corresponding to a warpage amount of ± 50 μm or less.
また、本発明に係る半導体積層基板は、上記の発明において、前記基板の外周部から幅20mmの領域を除いた領域で当該基板にスリップラインが生じていないことを特徴とする。 Moreover, the semiconductor laminated substrate according to the present invention is characterized in that, in the above invention, no slip line is generated in the substrate in a region excluding the region having a width of 20 mm from the outer peripheral portion of the substrate.
また、本発明に係る半導体積層基板は、上記の発明において、前記基板中の酸素濃度が11.5×1017cm−3〜14.5×1017cm−3であることを特徴とする。Moreover, the semiconductor multilayer substrate according to the present invention is characterized in that, in the above invention, the oxygen concentration in the substrate is 11.5 × 10 17 cm −3 to 14.5 × 10 17 cm −3 .
また、本発明に係る半導体積層基板は、上記の発明において、前記基板の中央部から外周部までにおける該基板中の酸素濃度の差が5%以内であることを特徴とする。 The semiconductor laminated substrate according to the present invention is characterized in that, in the above-described invention, a difference in oxygen concentration in the substrate from a central portion to an outer peripheral portion of the substrate is within 5%.
また、本発明に係る半導体積層基板は、上記の発明において、前記基板はオリエンテーションフラットを有さないことを特徴とする。 Moreover, the semiconductor laminated substrate according to the present invention is characterized in that, in the above invention, the substrate does not have an orientation flat.
また、本発明に係る半導体素子は、上記の発明の半導体積層基板を備えることを特徴とする。 A semiconductor element according to the present invention includes the semiconductor multilayer substrate according to the above invention.
また、本発明に係る半導体積層基板の製造方法は、Siからなる基板上に、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層を成長し、前記第一反り制御層上に、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層を成長し、前記第二反り制御層上に、窒化物半導体からなる活性層を成長することを含むことを特徴とする。 The method for manufacturing a semiconductor multilayer substrate according to the present invention includes growing a first warpage control layer made of a nitride semiconductor, which gives a predetermined warpage to the substrate, on the substrate made of Si, and the first warpage control layer. A second warp control layer made of a nitride semiconductor is grown on the second warp control layer with less warp increase per unit film thickness than the first warp control layer, and an active material made of a nitride semiconductor is formed on the second warp control layer. Including growing a layer.
また、本発明に係る半導体積層基板の製造方法は、上記の発明において、前記成長は有機金属気相成長法を用いて行い、かつ前記成長においてレーザ反射装置によって前記半導体積層基板の曲率半径から反りを測定することをさらに含むことを特徴とする。 In the method for manufacturing a semiconductor multilayer substrate according to the present invention, the growth is performed using a metal organic vapor phase epitaxy method, and the growth is warped from a radius of curvature of the semiconductor multilayer substrate by a laser reflection device. The method further includes measuring.
また、本発明に係る半導体積層基板の製造方法は、上記の発明において、有機金属気相成長法を用いて、前記活性層を1000℃〜1080℃で成長し、前記第一反り制御層および第二反り制御層を900℃〜1000℃で成長することを特徴とする。 The method for producing a semiconductor multilayer substrate according to the present invention is the method of the present invention, wherein the active layer is grown at 1000 ° C. to 1080 ° C. using the metalorganic vapor phase epitaxy method, The two-warp control layer is grown at 900 ° C. to 1000 ° C.
また、本発明に係る半導体素子の製造方法は、上記の発明の方法で製造した半導体積層基板を用いて半導体素子を製造することを特徴とする。 A method for manufacturing a semiconductor device according to the present invention is characterized in that a semiconductor device is manufactured using the semiconductor multilayer substrate manufactured by the method of the present invention.
本発明によれば、クラック密度の増加なく電流リークおよび電流コラプスを抑制できるという効果を奏し、かつ製造コストを低減できるという効果を有する。 According to the present invention, there are the effects that current leakage and current collapse can be suppressed without increasing the crack density, and the manufacturing cost can be reduced.
以下に、図面を参照して本発明に係る半導体積層基板、半導体素子、およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。 Embodiments of a semiconductor multilayer substrate, a semiconductor element, and a method for manufacturing the same according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. Moreover, in each drawing, the same code | symbol is attached | subjected suitably to the same or corresponding element. Furthermore, it should be noted that the drawings are schematic, and dimensional relationships between elements may differ from actual ones. Even between the drawings, there are cases in which portions having different dimensional relationships and ratios are included.
(実施の形態1)
図1は、実施の形態1に係る半導体積層基板の模式図である。半導体積層基板10は、基板1と、第一反り制御層2と、第二反り制御層3と、活性層4とを備えている。第一反り制御層2と、第二反り制御層3と、活性層4とは、基板1上に、有機金属気相成長法で順次成長したものである。第一反り制御層2は基板1との界面となる最下層にAlN層2aを有している。(Embodiment 1)
FIG. 1 is a schematic diagram of a semiconductor multilayer substrate according to the first embodiment. The
第一反り制御層2は、膜厚あたりの反り増加量が大きな構造とする。第二反り制御層3は、膜厚あたりの反り増加量が第一反り制御層2に比べて小さな構造とする。これによって、第二反り制御層3の上に活性層4を積層することで、成長中の反りを調整してクラック発生を抑制することができる。また、活性層4の膜厚を厚くできるので、活性層に加わる電界を低減させることにより電流コラプスを抑制することができる。
The first
図2は、成長時間と半導体積層基板の反りとの関係を示す図である。なお、成長層(第一反り制御層2〜活性層4)の成長時には、基板は室温から成長温度まで昇温され、成長終了後には室温まで降温される。成長時間は各層の膜厚に比例する(ただし層の組成によって比例係数は異なる)。縦軸は成長中の各層における平均曲率半径であり、レーザ反射装置で測定できる。図2において、図形6、7は反りの方向を示している。図形6は成長方向を上として積層基板が凸状に反り、図形7は凹状に反ることを示している。
FIG. 2 is a diagram showing the relationship between the growth time and the warp of the semiconductor laminated substrate. When the growth layer (first
線L1は第一反り制御層2におけるAlN層2aとその他の部分との界面、線L2は第一反り制御層2と第二反り制御層3との界面、線L3は第二反り制御層3と活性層4との界面、線L4は活性層4の表面を示している。線L5(丸数字1)は、積層基板がそれ以上厚くなると塑性変形し、破断などが生じやすくなる、超えてはならない応力限界となる反り、線L6(丸数字2)は、積層基板がそれ以上厚くなると成長層(第一反り制御層2〜活性層4)にクラックが発生する、超えてはならない応力限界となる反り、線L7(丸数字3)は、成長温度−室温間の熱歪によるクラック発生を回避するために超えるべき最低限界応力を発生させる反りを示している。
Line L1 is the interface between the
本実施の形態1では、成長終了時において、反り(曲率半径)を、線L6と線L7との範囲(矢印Ar1の示す範囲)に収めることができるので、クラック発生を抑制しつつ、活性層4の膜厚を厚くして、電流コラプスを抑制することができる。特に、4インチ(約100mm)口径の半導体積層基板の外周部から幅10mmの領域を除いた領域でクラックが生じないようにすることができる。また、4インチ口径の半導体積層基板に限らず、例えば6インチ(約150mm)口径の半導体積層基板のように、4インチ以上12インチ以下の口径を有する半導体積層基板において同様の効果を得ることができる。 In the first embodiment, at the end of growth, the warp (curvature radius) can be within the range of the line L6 and the line L7 (the range indicated by the arrow Ar1). Thus, current collapse can be suppressed. In particular, it is possible to prevent a crack from occurring in a region excluding a region having a width of 10 mm from the outer peripheral portion of a semiconductor laminated substrate having a diameter of 4 inches (about 100 mm). Further, the same effect can be obtained not only in a semiconductor laminated substrate having a 4 inch diameter but also in a semiconductor laminated substrate having a diameter of 4 inches or more and 12 inches or less, such as a semiconductor laminated substrate having a diameter of 6 inches (about 150 mm). it can.
(実施の形態2)
図3Aは、実施の形態2に係る半導体積層基板の模式図である。半導体積層基板10Aは、基板1Aと、基板1A上に順次成長された、第一反り制御層2Aと、第二反り制御層3Aと、活性層4Aと、半導体層5Aを備えている。(Embodiment 2)
FIG. 3A is a schematic diagram of a semiconductor multilayer substrate according to
基板1Aは、厚さが525μm〜1200μmのSi(111)基板であり、±10°の範囲で微傾斜していてもよい。
The
第一反り制御層2Aは、膜厚20nm〜200nmのAlN層2Aaの上に、図3Bに示すように量子サイズ効果を生じない程度に厚い膜厚100nm〜1000nmであり炭素をドープしたGaNからなるC−GaN層2A1と、量子サイズ効果を生じない程度に厚い膜厚20nm〜100nmのAlN層2A2とを複数回繰り返し積層した構造を有するものである。なお、AlNにドープされる炭素濃度はGaNよりも低く、かつ第一反り制御層での反り量を大きくするためにはC-GaNを100nm以上にすることが望ましい。また、C-GaNでのクラック発生を抑制させるためには1000nm以下であることが望ましい。なお、C−GaN層2A1およびAlN層2A2にAlおよびGaがそれぞれ含まれていても良いが、含まれていない場合に最も反りを増加できる効果を生じる。なお、第一反り制御層2Aの最上層には、表面が荒れたAlN層2A3があるため、第一反り制御層2Aの転位がそこで対消滅するので、これより上の層での転位密度を低減することができる。なお、AlN層2A3の代わりに、Al組成80%以上でかつ表面が荒れたAlGaN層や表面方向に向かって段階的にAl組成を減少させた多段AlGaN層を設けても良い。ここで多段AlGaN層は、少なくとも、最も基板側の領域にAl組成が80%以上である下部AlGaN層と、最も表面側の領域に多段AlGaN層上に形成される層と比べて同じか大きいAl組成を有する上部AlGaN層を備えていれば、転位密度を効果的に低減することができる。但し、多段AlGaN層上に形成される層が量子サイズ効果を生ずる程度に薄い層の積層構造の場合は、その積層構造の平均Al組成と比較するものとする。尚、下部AlGaN層と上部AlGaN層との間に段階的にAl組成が変化するように設けられた一つ以上の中間AlGaN層をさらに有していても良い。また、Al組成80%以上でかつ表面が荒れたAlGaN層および上記の多段AlGaN層は基板1Aと接するAlN層2AaとC−GaN層2A1との間に形成しても良い。また、第一反り制御層におけるC−GaN層2A1とAlN層2A2の界面において該構造中にピエゾ分極と自発分極による意図しないキャリア(二次元電子ガス)発生する場合がある。それによる基板1A方向に流れるリーク電流が増加するため、図3Cに示すように、C−GaN層2A1とその上に形成されたAlN層2A2との界面に、C−GaN層2A1からAlN層2A2に向かってAl組成が段階的または連続的に増加するように形成された第一AlGaN傾斜層と、AlN層2A2とその上に形成されたC−GaN層2A1との界面に、AlN層2A2からC−GaN層2A1に向かってAl組成が段階的または連続的に減少するように形成された第二AlGaN傾斜層をさらに設けても良い。
The first
第二反り制御層3Aは、図3Dに示すように、該構造中にピエゾ分極と自発分極による意図しないキャリア(二次元電子ガス)発生による電界遮蔽層を生じさせないために量子サイズ効果を生ずる程度に薄い膜厚1nm〜10nmのAluGa1−uN層と膜厚15nm〜25nmのAlvGa1−vN層(ただし、v<u)とを複数回繰り返し積層した超格子構造を有する。なお、意図しないキャリア発生をさらに抑制し、面内方向に流れるリーク電流を抑制するために、図3Eに示すようにAlvGa1−vN層とAluGa1−uN層の間にAl組成がvからuに向かって段階的または連続的に増加する第三AlGaN傾斜層およびAluGa1−uN層とAlvGa1−vN層の間にAl組成がuからvに向かって段階的または連続的に減少する第四AlGaN傾斜層をさらに設けてもよい。ここでいう連続的な増加または減少とは、単位厚さあたりのAl組成変化量が一定の場合に限らず、表面側に向かうにつれて変化量が増加する場合と減少する場合や連続的な増減を繰り返すような場合も含む。なお、この超格子構造における平均Al組成に相当するAlGaN層を単純に積層した場合には格子緩和により第二反り制御層における反りの増加が生じず図2における線L7(丸数字3)より下方領域に相当し成長後に室温で半導体積層基板全面にクラックが生じる。また、第二反り制御層3Aは上記の構造に限らず、図3Fに示すようにAl組成がvからuに向かって段階的または連続的に増加する厚さが1nm〜25nmの第五AlGaN傾斜層と、Al組成がuからvに向かって段階的または連続的に減少する厚さが1nm〜25nmの第六AlGaN傾斜層とを複数回繰り返し積層した構造としても良い。As shown in FIG. 3D, the second
第一反り制御層2A、第二反り制御層3Aの平均炭素濃度は基板1A方向に流れる電流リークを抑制させるために0.5×1019cm−3以上が好ましく、炭素添加起因の欠陥によるリーク電流発生を抑制するために5×1019cm−3未満が好ましい。The average carbon concentration of the first
活性層4Aは、電流コラプスの原因である深い準位を形成する炭素の炭素濃度が電流コラプスに影響しない1×1017cm−3以下のu−GaNからなる。なお、活性層4Aに面内方向を流れるリーク電流を抑制するためにu−GaN層の下部に炭素濃度0.5×1019cm−3以上を含有するC−GaNを含んでいても良いが、電流コラプスを抑制するためにはu−GaNの膜厚を100nm以上にすることが好ましい。なお、C-GaN層はAl組成20%以下のC−AlGaN層としても良い。The
半導体層5Aは、活性層4Aのバンドギャップよりも大きなバンドギャップを有するAlGaNからなる。半導体層5Aは、活性層4Aに二次元電子ガスを発生させるためのものである。半導体層5Aの代わりに活性層4Aのバンドギャップよりも大きなバンドギャップを有する半導体もしくは絶縁膜を備えていても良い。
The
半導体積層基板10Aは、第一反り制御層2Aよりも単位膜厚あたりの反り増加量が少ない第二反り制御層3Aを備えている。その結果、活性層4Aを厚く(たとえば0.4μm以上)でき、電流コラプスを抑制できる。また、第一反り制御層2Aの成長速度は、単純な超格子構造のバッファ層の成長速度と比べて早くすることができるため、製造時のコスト削減に有利である。また、基板方向のリーク電流も低減することができる。
The
(実施の形態3)
図4は、実施の形態3に係る半導体積層基板の模式図である。半導体積層基板10Bは、図3Aの半導体積層基板10Aにおいて、第二反り制御層3Aを第二反り制御層3Bに置き換えたものである。(Embodiment 3)
FIG. 4 is a schematic diagram of a semiconductor multilayer substrate according to the third embodiment. The
第二反り制御層3Bは、Al組成25%〜100%の範囲で表面方向に向けてAl組成が減少するような組成のAlGaN層3B1、3B2、3B3を積層した構造を有するものである。AlGaN層3B1、3B2、3B3の各層内でのAl組成は一定であるが、表面方向に向けて減少していてもよい。また、該構造中にピエゾ分極と自発分極による意図しないキャリア(二次元電子ガス)発生による電界遮蔽層を生じさせないために膜厚1nm〜10nmのAluGa1−uNと膜厚4nm〜25nmのAlvGa1−vN(ただし、v<u)とを複数回繰り返し積層した超格子構造の平均Al組成をAlGaN層3B1、3B2、3B3に相当させるように積層させてもよい。これによって、表面に向かうにつれてバンドギャップが小さくなるので、第二反り制御層3B中での意図しないキャリア(二次元電子ガス)発生を抑制することができる。また、活性層4A内の貫通転位密度を低減する効果を有する。第二反り制御層中の二次元電子ガスの発生を抑制することで面内方向に流れるリーク電流をさらに低減することができる。The second
(実施の形態4)
図5は、実施の形態4に係る半導体積層基板の模式図である。半導体積層基板10AAは、図3Aの半導体積層基板10Aにおいて、第一反り制御層2Aを第一反り制御層2AAに置き換えたものである。(Embodiment 4)
FIG. 5 is a schematic diagram of a semiconductor multilayer substrate according to the fourth embodiment. The semiconductor multilayer substrate 10AA is obtained by replacing the first
第一反り制御層2AAは、膜厚20nm〜200nmのAlN層2Aaの上に、膜厚100nm〜1000nmのAltGa1−tN層2AA1(ただし、t<0.3)と、図3Dと同様に量子サイズ効果を生じない程度に薄い、膜厚1nm〜10nmのAlrGa1−rN層と膜厚4nm〜25nmのAlsGa1−sN層(ただし、r>s)とを複数回繰り返し積層した厚さ20nm〜500nmのAlGaN層2AA2と、を複数回繰り返し積層した構造を有する。なお、AlrGa1−rN層とAlsGa1−sN層との界面にピエゾ分極と自発分極による意図しないキャリア発生を抑制し、基板1A方向に流れるリーク電流を抑制するために図3Eと同じようにAlrGa1−rN層とAlsGa1−sN層の間にAl組成がsからrに向かって段階的または連続的に増加する第一AlGaN傾斜層およびAlsGa1−sN層とAlrGa1−rN層の間にAl組成がsからrに向かって段階的または連続的に減少する第二AlGaN傾斜層を設けてもよい。また、第一反り制御層3Aは上記の構造に限らず、膜厚20nm〜200nmのAlN層2Aaの上に、膜厚100nm〜1000nmのAltGa1−tN層2AA1(ただし、t<0.3)と、図3Fと同じようにAl組成がsからrに向かって段階的または連続的に増加する厚さが1nm〜25nmの第七AlGaN傾斜層とAl組成がrからsに向かって段階的または連続的に減少する厚さが1nm〜25nmの第八AlGaN傾斜層とを複数回繰り返し積層した厚さ20nm〜500nmのAlGaN層とを複数回繰り返し積層した構造としても良い。The first warpage control layer 2AA includes an Al t Ga 1-t N layer 2AA1 (where t <0.3) having a thickness of 100 nm to 1000 nm on an AlN layer 2Aa having a thickness of 20 nm to 200 nm, and FIG. Similarly, an Al r Ga 1-r N layer having a thickness of 1 nm to 10 nm and an Al s Ga 1-s N layer having a thickness of 4 nm to 25 nm (provided that r> s) are thin enough not to cause the quantum size effect. It has a structure in which an AlGaN layer 2AA2 having a thickness of 20 nm to 500 nm which is repeatedly stacked a plurality of times is repeatedly stacked a plurality of times. Note that in order to suppress unintentional carrier generation due to piezoelectric polarization and spontaneous polarization at the interface between the Al r Ga 1-r N layer and the Al s Ga 1-s N layer, and to suppress leakage current flowing in the direction of the
半導体積層基板10AAは、第一反り制御層2AAよりも単位膜厚あたりの反り増加量が少ない第二反り制御層3Aを備えている。その結果、活性層4Aを厚く(たとえば0.4μm以上)でき、電流コラプスを抑制できる。
The semiconductor multilayer substrate 10AA includes a second
なお、上述した各半導体積層基板の積層半導体層(成長層)の全膜厚に対して、活性層、第二反り制御層、および第一反り制御層の膜厚は、当該比が1:2:2である膜厚から±0.4μmの範囲であれば、耐圧を維持した状態で電流リークならびに電流コラプスを抑制させるのに好適である。 The ratio of the active layer, the second warp control layer, and the first warp control layer to the total thickness of the stacked semiconductor layer (growth layer) of each semiconductor multilayer substrate described above is 1: 2. : Within the range of ± 0.4 μm from the film thickness of 2, it is suitable for suppressing current leakage and current collapse while maintaining the withstand voltage.
活性層、第二反り制御層、および第一反り制御層の膜厚は、当該比が1:2:2である膜厚から±0.4μmの範囲として全膜厚を増加させれば、クラック密度の増加なしに耐圧を増加させることができる。 If the film thicknesses of the active layer, the second warpage control layer, and the first warpage control layer are within a range of ± 0.4 μm from the film thickness in which the ratio is 1: 2: 2, cracks will occur. The withstand voltage can be increased without increasing the density.
つぎに、図6に模式図を示す実施例に係る半導体積層基板を製造した。半導体積層基板10Cは、図3Aの半導体積層基板10Aにおいて、活性層4A、半導体層5Aを、それぞれ、活性層4C、半導体層5Cに置き換えたものである。
Next, the semiconductor laminated substrate according to the example whose schematic diagram is shown in FIG. 6 was manufactured. The
半導体層5CはAl0.25Ga0.75Nからなる。活性層4Cは、C−GaN層4C1と、u−GaN層4C2とからなる。活性層4Cの炭素濃度は1×1016cm−3〜5×1019cm−3であり、表面に近いほど炭素濃度が少なくなる構造を有し、かつu−GaN層4C2は、炭素濃度が1×1017cm−3以下で厚さが0.1μm以上の領域である。ここで、チャネルに近い活性層4C2をu−GaN層とすることで、炭素が形成する深い準位を低減することができ、電流コラプスを一層抑制することができる。また、チャネルから離れた活性層4C1をC−GaN層とすることで高抵抗化し、リーク電流を低減することができる。The
第一反り制御層2Aの膜厚は2μm+40nm、第二反り制御層3Aの膜厚は2μm、C−GaN層4C1とu−GaN層4C2の膜厚の和は1.2μmである。積層半導体層(成長層)の全膜厚は5.3μmである。基板1Aの直径は4インチ、厚さは1mmである。
The film thickness of the first
この実施例では、有機金属気相成長法を用いて、上記の所望の炭素濃度に活性層の炭素濃度を低減させるために1000℃〜1080℃で成長し、第一反り制御層および第二反り制御層を上記の所望の炭素濃度を得るために900℃〜1000℃で成長した。 In this embodiment, metal organic vapor phase epitaxy is used to grow the active layer at 1000 ° C. to 1080 ° C. to reduce the carbon concentration of the active layer to the desired carbon concentration, and the first warpage control layer and the second warpage. The control layer was grown at 900 ° C. to 1000 ° C. to obtain the desired carbon concentration.
図7Aは、成長時間と半導体積層基板の反りとの関係を示す図である。線L8は、第一反り制御層2AにおけるAlN層2Aaと他の部分との界面、線L9は第一反り制御層2Aと第二反り制御層3Aとの界面、線L10は第二反り制御層3Aと活性層4Cとの界面、線L11は活性層4Cと半導体層5Cとの界面を示している。線L13、L14は、それぞれ、第一反り制御層2Aと第二反り制御層3Aとの成長時間−反りの傾きを示している。第二反り制御層3Aは第一反り制御層2Aよりも単位膜厚(成長時間)あたりの反り増加量が少なくなっている。
FIG. 7A is a diagram showing the relationship between the growth time and the warp of the semiconductor multilayer substrate. Line L8 is the interface between the AlN layer 2Aa and the other part in the first
図7Aに示す実施例では、成長層の成長後に、矢印Ar2で示すように室温への降温過程を行ったところ、反りが約0μmまで抑制された。また、第一反り制御層2Aと同等の膜厚を超格子構造のバッファ層で行う場合と比較して30%成長時間を短縮でき原料であるトリメチルガリウムおよびアンモニアを30%節約でき、製造コストの低減に有効であった。
In the example shown in FIG. 7A, after the growth of the growth layer, the temperature was lowered to room temperature as indicated by the arrow Ar2, and the warpage was suppressed to about 0 μm. In addition, the growth time can be shortened by 30% compared to the case where the film thickness equivalent to that of the first
図7Bは図6の実施例および比較例(単純な超格子バッファ層)における基板方向リーク電流と面内方向のリーク電流とを示す図である。発明者等はクラックフリーでは無いが図6の実施例と同一の膜厚となるように第一反り制御層2Aの代わりに第二反り制御層3Aの厚さを4μmとした半導体積層基板を比較例として作製し、クラックの無い部分において基板方向および面内方向のリーク電流とを比較した。その結果、図7Bに示されるように面内方向のリーク電流は同等であるが、基板方向のリーク電流が本実施例において一桁減少する効果があった。比較例の場合、Al組成が高いAlGaN層もしくはAlN層に対しては炭素添加が困難になるためバッファ層中の残留キャリアが増加する一方、本実施例では第一反り制御層の大部分を高抵抗なC−GaN層が占めているため、残留キャリアが極めて低く、基板方向のリーク電流を抑制する効果を有している。
FIG. 7B is a diagram showing a substrate direction leakage current and an in-plane direction leakage current in the example of FIG. 6 and a comparative example (simple superlattice buffer layer). The inventors compared a semiconductor multilayer substrate in which the thickness of the second
ところで、図7Aに示す室温への降温過程後に半導体積層基板が室温となったときに、半導体積層基板の反り量が曲率半径から計算して前記基板の直径が4インチで厚さが1mmの場合に±50μm以内であることが好ましい。 By the way, when the semiconductor laminated substrate reaches room temperature after the temperature lowering process shown in FIG. 7A, the amount of warpage of the semiconductor laminated substrate is calculated from the radius of curvature, and the diameter of the substrate is 4 inches and the thickness is 1 mm. Is preferably within ± 50 μm.
ここで、比較例として、第一反り制御層2AのAlN層2Aaの膜厚を厚くし、厚くしたAlN層2Aaの膜厚相当分C−GaN層2A1の膜厚を薄くすることにより室温時の反り量の絶対値が曲率半径から計算して前記基板の直径が4インチで厚さが1mmの場合に50μmより大きい総膜厚5.2μmの半導体積層基板を作製した。そして、その表面の状態の経時変化を観察した。
Here, as a comparative example, the thickness of the AlN layer 2Aa of the first
図8は、積層半導体層成長からの室温降下直後の比較例の半導体積層基板の表面の写真を示す図である。図9は、図8から2ヶ月後の比較例の半導体積層基板の表面の写真を示す図である。なお、図8、9において右下に示す白い線は100μmを示すスケールである。図8に示すように、室温降下直後の比較例の半導体積層基板の表面は綺麗な面であったが、2ヶ月後には白い線で示すクラックが多数発生していた。一方、実施例の半導体積層基板の表面の状態の経時変化を観察したところ、2ヶ月経過後も室温降下直後の表面状態から変化が無く、比較例のようなクラックの発生は見られなかった。 FIG. 8 is a view showing a photograph of the surface of the semiconductor laminated substrate of the comparative example immediately after the room temperature drop from the laminated semiconductor layer growth. FIG. 9 is a view showing a photograph of the surface of the semiconductor laminated substrate of the comparative example after two months from FIG. In addition, the white line shown in the lower right in FIGS. 8 and 9 is a scale indicating 100 μm. As shown in FIG. 8, the surface of the semiconductor laminated substrate of the comparative example immediately after the room temperature drop was a clean surface, but many cracks indicated by white lines occurred after two months. On the other hand, when the time-dependent change in the surface state of the semiconductor laminated substrate of the example was observed, there was no change from the surface state immediately after the room temperature drop even after 2 months, and no cracks were observed as in the comparative example.
なお、上記実施例、比較例では、基板の直径が4インチであるが、基板の直径が他の大きさである場合は、積層半導体層の成長後の室温における半導体積層基板の反り量が、曲率半径から計算して基板の直径が4インチで厚さが1mmの場合に±50μm以内の反り量に相当する値であることが好ましい。 In the above examples and comparative examples, the diameter of the substrate is 4 inches, but when the diameter of the substrate is another size, the warpage amount of the semiconductor laminated substrate at room temperature after the growth of the laminated semiconductor layer is When the substrate diameter is 4 inches and the thickness is 1 mm as calculated from the radius of curvature, the value is preferably a value corresponding to a warp amount within ± 50 μm.
つぎに、本発明者らは、図2、7Aに線L5で示す応力限界となる反りの値は、Si基板中の酸素濃度に依存して変動することを確認した。ここで、酸素濃度は、ASTM(American Society for Testing and Materials) F121−79の規定による酸素濃度とする。 Next, the present inventors have confirmed that the value of warpage that becomes the stress limit indicated by the line L5 in FIGS. 2 and 7A varies depending on the oxygen concentration in the Si substrate. Here, the oxygen concentration is the oxygen concentration according to ASTM (American Society for Testing and Materials) F121-79.
本発明者らは、基板の酸素濃度を変えた以外は上記の実施例と同じ条件で半導体積層基板を製造した。製造時、積層半導体層の成長中の基板の反りの最大値を測定した。 The inventors of the present invention manufactured a semiconductor laminated substrate under the same conditions as in the above example except that the oxygen concentration of the substrate was changed. During manufacturing, the maximum value of the warpage of the substrate during the growth of the laminated semiconductor layer was measured.
図10は、基板中の酸素濃度と、積層半導体層の成長中の反り最大値との関係を示す図である。図10に示すように、基板中の酸素濃度が11.5×1017cm−3〜14.5×1017cm−3の範囲にある場合は、反り最大値は150μm以下であったが、当該範囲を越えた酸素濃度の場合は、反り最大値が150μmを越えて大きくなっており、反り量が急激に増加した。FIG. 10 is a diagram showing the relationship between the oxygen concentration in the substrate and the maximum warpage during the growth of the stacked semiconductor layer. As shown in FIG. 10, when the oxygen concentration in the substrate is in the range of 11.5 × 10 17 cm −3 to 14.5 × 10 17 cm −3 , the maximum warpage was 150 μm or less. In the case of the oxygen concentration exceeding the range, the maximum value of warpage exceeded 150 μm, and the amount of warpage increased rapidly.
図11は、酸素濃度が11.0×1017cm−3の場合の半導体積層基板のX線トポグラフィ画像を示す図である。図12は、酸素濃度が12.2×1017cm−3の場合の半導体積層基板のX線トポグラフィの画像を示す図である。図13は、酸素濃度が15.0×1017cm−3の場合の半導体積層基板のX線トポグラフィの画像を示す図である。なお、図11〜13中の白い箇所が基板中に生じたスリップラインの領域を示している。図11に示すように酸素濃度が11.5×1017cm−3よりも小さい場合、Si基板内部全体にスリップラインが生じていた。このように酸素濃度が低い場合は、基板中にスリップ転位が発生し、基板が塑性変形してしまい、反り最大値がシリコンの物性から決まる反りの最大値である150μmを越えて大きくなってしまったと考えられる。一方、図13に示すように酸素濃度が14.5×1017cm−3よりも大きい場合、基板中の酸素偏析によって酸素とシリコンとがクラスター欠陥を形成し、これによって基板の降伏応力が低下したと考えられる。そして、このような降伏応力の低下によって基板が塑性変形してしまい、反り最大値が150μmを越えて大きくなってしまったと考えられる。FIG. 11 is a diagram showing an X-ray topography image of the semiconductor laminated substrate when the oxygen concentration is 11.0 × 10 17 cm −3 . FIG. 12 is a view showing an X-ray topography image of the semiconductor laminated substrate when the oxygen concentration is 12.2 × 10 17 cm −3 . FIG. 13 is a diagram showing an X-ray topography image of the semiconductor laminated substrate when the oxygen concentration is 15.0 × 10 17 cm −3 . In addition, the white location in FIGS. 11-13 has shown the area | region of the slip line which arose in the board | substrate. As shown in FIG. 11, when the oxygen concentration was smaller than 11.5 × 10 17 cm −3 , a slip line was generated in the entire Si substrate. When the oxygen concentration is low in this manner, slip dislocations occur in the substrate, the substrate is plastically deformed, and the maximum warpage becomes larger than 150 μm, which is the maximum value of warpage determined by the physical properties of silicon. It is thought. On the other hand, when the oxygen concentration is higher than 14.5 × 10 17 cm −3 as shown in FIG. 13, oxygen and silicon form cluster defects due to oxygen segregation in the substrate, thereby reducing the yield stress of the substrate. It is thought that. Then, it is considered that the substrate is plastically deformed due to such a decrease in yield stress, and the maximum warpage value exceeds 150 μm.
図11および図13に示した半導体積層基板の室温での反りはSi基板が塑性変形していたため、成長中の反り量の最大値と同程度の反りであるのに対し、図12に示した半導体積層基板はSi基板が弾性変形しているため室温で±50μm以内の反り量であった。また、基板の外周部から幅20mmの領域を除き、基板にスリップラインは生じていなかった。 The warpage at room temperature of the semiconductor multilayer substrate shown in FIGS. 11 and 13 is the same as the maximum value of the warping amount during the growth because the Si substrate was plastically deformed, whereas it is shown in FIG. The semiconductor multilayer substrate warped within ± 50 μm at room temperature because the Si substrate was elastically deformed. Further, no slip line was generated on the substrate except for a region having a width of 20 mm from the outer peripheral portion of the substrate.
基板中の酸素濃度が11.5×1017cm−3〜14.5×1017cm−3の範囲にある場合は、基板の塑性変形は発生せず、基板が弾性変形するため、成長中の反り最大値は曲率半径から計算して基板の直径が4インチで厚さが1mmの場合における150μmの反り量に相当する値を超えないと考えられる。このように基板に塑性変形が発生しない場合は、半導体積層基板の反りを、室温に降温後に所望の反り量の範囲内に収まるように制御することができる。この基板中の酸素濃度範囲は膜厚4μm以上の半導体積層基板に好適である。なお、基板の中央部から外周部までにおける基板中の酸素濃度の差は、5%以内であることが好ましい。When the oxygen concentration in the substrate is in the range of 11.5 × 10 17 cm −3 to 14.5 × 10 17 cm −3 , plastic deformation of the substrate does not occur, and the substrate is elastically deformed. It is considered that the maximum value of warpage does not exceed a value corresponding to a warp amount of 150 μm when the diameter of the substrate is 4 inches and the thickness is 1 mm, calculated from the radius of curvature. Thus, when plastic deformation does not occur in the substrate, it is possible to control the warpage of the semiconductor laminated substrate so that it falls within a desired amount of warpage after the temperature is lowered to room temperature. This oxygen concentration range in the substrate is suitable for a semiconductor laminated substrate having a film thickness of 4 μm or more. The difference in oxygen concentration in the substrate from the center to the outer periphery of the substrate is preferably within 5%.
基板の厚さと半導体積層基板との曲率半径の関係は単純なバイメタル近似に従うと下記式(1)で表される。すなわち基板の厚みが厚くなると厚みに自乗で曲率半径が大きくなる。なお、曲率半径と反り量は下記式(2)に従う。すなわち基板の直径が大きくなるほど同じ曲率半径では反り量は大きくなる。式(1)および式(2)にしたがって本実施例から基板の厚さと直径に対して基板の降伏応力が類推できる。 The relationship between the thickness of the substrate and the radius of curvature of the semiconductor laminated substrate is expressed by the following formula (1) according to a simple bimetal approximation. That is, when the thickness of the substrate is increased, the radius of curvature is increased by the square of the thickness. In addition, a curvature radius and curvature amount follow the following formula (2). That is, as the substrate diameter increases, the amount of warpage increases with the same radius of curvature. According to the equations (1) and (2), the yield stress of the substrate can be estimated from the present embodiment with respect to the thickness and diameter of the substrate.
R=1/{6(αsub−αepi)ΔT}・(Esub/Eepi)・(tsub2/tepi) ・・・ (1)
h=R[1−cos{d/(2R)}] ・・・ (2)
ただし、R:曲率半径、h:半導体積層基板の反り量、αsub:基板の熱膨張係数、αepi:積層成長層の熱膨張係数、ΔT:室温と成膜温度との温度差、tsub:基板厚さ、tepi:積層成長層の厚さ、Esub:基板のヤング率、Eepi:積層成長層のヤング率、d:基板の直径R = 1 / {6 (αsub−αepi) ΔT} · (Esub / Eepi) · (tsub 2 / tepi) (1)
h = R [1-cos {d / (2R)}] (2)
Where R: curvature radius, h: warpage amount of the semiconductor laminated substrate, αsub: thermal expansion coefficient of the substrate, αepi: thermal expansion coefficient of the laminated growth layer, ΔT: temperature difference between room temperature and film formation temperature, tsub: substrate thickness , Tepi: thickness of the laminated growth layer, Esub: Young's modulus of the substrate, Eepi: Young's modulus of the laminated growth layer, d: diameter of the substrate
図14は、酸素濃度が12.5×1017cm−3の場合の半導体積層基板のX線トポグラフィの画像を示す図である。なお、図14中の白い部分はスリップラインが生じた領域を示している。図14の紙面左側にはオリエンテーションフラットが形成されている。図14に白い矢印で示す部分にはスリップラインが形成されている。上述したようにこのようなスリップラインは半導体積層基板の反りを制御するためには好ましくない。しかしながら、直径4インチの基板の場合は、基板の外周部から幅20mmの領域にスリップラインが生じていても、基板の外周部から幅20mmの領域を除いた領域で基板にスリップラインが生じていなければ、反りの制御は可能である。また、図14に示すように、オリエンテーションフラットの部分にはスリップラインが発生しやすいので、オリエンテーションフラットを有さない基板を用いることが、半導体積層基板の反りの制御上好ましい。オリエンテーションフラットを有さない基板の場合は、たとえばノッチやマーカを形成して、その結晶方向の特定を行うことができる。FIG. 14 is a diagram showing an X-ray topography image of the semiconductor laminated substrate when the oxygen concentration is 12.5 × 10 17 cm −3 . In addition, the white part in FIG. 14 has shown the area | region where the slip line produced. An orientation flat is formed on the left side of FIG. A slip line is formed in a portion indicated by a white arrow in FIG. As described above, such a slip line is not preferable for controlling the warp of the semiconductor laminated substrate. However, in the case of a substrate having a diameter of 4 inches, even if a slip line is generated in a region having a width of 20 mm from the outer peripheral portion of the substrate, a slip line is generated in the region excluding the region having a width of 20 mm from the outer peripheral portion of the substrate. Otherwise, warpage control is possible. Further, as shown in FIG. 14, since a slip line is likely to occur in the orientation flat portion, it is preferable to use a substrate that does not have the orientation flat in terms of controlling warpage of the semiconductor laminated substrate. In the case of a substrate that does not have an orientation flat, for example, a notch or a marker can be formed to specify the crystal direction.
なお、上記実施の形態の半導体積層基板の半導体層状に適宜ショットキー電極やオーミック電極、絶縁膜を形成することで、電界効果トランジスタやショットキーバリアダイオードを製造することができる。 Note that a field effect transistor and a Schottky barrier diode can be manufactured by appropriately forming a Schottky electrode, an ohmic electrode, and an insulating film in the semiconductor layer shape of the semiconductor multilayer substrate of the above embodiment.
図15は、本発明の実施の形態5に係るダイオードの模式図である。このダイオード100は、図3Aに示す実施の形態2に係る半導体積層基板10Aの半導体層5A上に、半導体層5Aにショットキー接触するアノード電極101と、半導体層5Aにオーミック接触するカソード電極102とを形成した構成を有するショットキーバリアダイオードである。このダイオード100は、実施の形態2に係る半導体積層基板10Aを備えているので、耐圧600∨以上を有することができ、電流リークおよび電流コラプスが抑制され、かつ低コストなものである。
FIG. 15 is a schematic diagram of a diode according to Embodiment 5 of the present invention. The
図16は、本発明の実施の形態6に係る電界効果トランジスタの模式図である。この電界効果トランジスタ200は、図3Aに示す実施の形態2に係る半導体積層基板10Aの半導体層5A上に、半導体層5Aにオーミック接触するソース電極201、ドレイン電極203と、半導体層5Aにショットキー接触するゲート電極202とを形成した構成を有する高移動度トランジスタ(HEMT)である。この電界効果トランジスタ200も、実施の形態2に係る半導体積層基板10Aを備えているので、耐圧600∨以上を有することができ、電流リークおよび電流コラプスが抑制され、かつ低コストなものである。
FIG. 16 is a schematic diagram of a field effect transistor according to Embodiment 6 of the present invention. The
また、電界効果トランジスタ200の構成をもとに、半導体積層基板10Aの半導体層5Aに開口部を設け、その開口部においてゲート電極202をゲート絶縁膜を介して活性層4Aに接続させるようにして、MOS型の電界効果トランジスタを構成してもよい。
Further, based on the configuration of the
なお、第一反り制御層は、量子サイズ効果を生じない程度に厚いAlxGa1−xN層と量子サイズ効果を生じない程度に厚いAlyGa1−yN層(ただし、x>y)とを複数回繰り返し積層したものでもよい。The first warpage control layer includes an Al x Ga 1-x N layer that is thick enough not to produce a quantum size effect and an Al y Ga 1-y N layer that is thick enough not to produce a quantum size effect (where x> y ) May be repeatedly laminated a plurality of times.
また、第二反り制御層は、AlNとGaNとを複数回繰り返し積層したものでもよい。たとえば、AlNの膜厚は5nm、GaNの膜厚は20nmである。これによって平均Al組成は20%となる。また、平均Al組成を20%とするために、AlNの膜厚が1nm、GaNの膜厚が4nmとしてもよい。 The second warpage control layer may be a layer in which AlN and GaN are repeatedly laminated a plurality of times. For example, the film thickness of AlN is 5 nm, and the film thickness of GaN is 20 nm. As a result, the average Al composition becomes 20%. In order to set the average Al composition to 20%, the film thickness of AlN may be 1 nm and the film thickness of GaN may be 4 nm.
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。 Further, the present invention is not limited by the above embodiment. What was comprised combining each component mentioned above suitably is also contained in this invention. Further effects and modifications can be easily derived by those skilled in the art. Therefore, the broader aspect of the present invention is not limited to the above-described embodiment, and various modifications can be made.
以上のように、本発明に係る半導体積層基板、半導体素子、およびその製造方法は、主に窒化物半導体からなる半導体積層基板および半導体素子に利用して好適なものである。 As described above, the semiconductor multilayer substrate, the semiconductor element, and the manufacturing method thereof according to the present invention are suitable for use in a semiconductor multilayer substrate and a semiconductor element mainly made of a nitride semiconductor.
1、1A 基板
2、2A、2AA 第一反り制御層
3、3A、3C 第二反り制御層
4、4A、4C 活性層
5A、5D 半導体層
10、10A、10AA、10B、10C 半導体積層基板
100 ダイオード
200 電界効果トランジスタ1,
Claims (31)
Siからなる基板と、
積層半導体層と、を有し、
前記積層半導体層は、
窒化物半導体からなる活性層と、
前記基板と前記活性層との間に形成された、前記基板に所定の反りを与える第一反り制御層と、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層とを含み、
前記積層半導体層の全膜厚が4μm以上であることを特徴とする半導体積層基板。A semiconductor laminated substrate,
A substrate made of Si;
A laminated semiconductor layer,
The laminated semiconductor layer is
An active layer made of a nitride semiconductor;
A first warpage control layer formed between the substrate and the active layer to give a predetermined warpage to the substrate, and a nitride semiconductor having a smaller amount of warpage per unit film thickness than the first warpage control layer; A second warpage control layer consisting of
A semiconductor laminated substrate, wherein the total thickness of the laminated semiconductor layer is 4 μm or more.
Siからなる基板と、
積層半導体層と、を有し、
前記積層半導体層は、
前記基板上に成長した、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層と、
前記第一反り制御層上に成長した、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層と、
前記第二反り制御層上に成長した窒化物半導体からなる活性層と、
を備え、
前記積層半導体層の全膜厚が4μm以上であることを特徴とする半導体積層基板。A semiconductor laminated substrate,
A substrate made of Si;
A laminated semiconductor layer,
The laminated semiconductor layer is
A first warpage control layer which is made of a nitride semiconductor and which gives a predetermined warpage to the substrate;
A second warpage control layer made of a nitride semiconductor that is grown on the first warpage control layer and has a smaller amount of warpage per unit film thickness than the first warpage control layer;
An active layer made of a nitride semiconductor grown on the second warpage control layer;
With
A semiconductor laminated substrate, wherein the total thickness of the laminated semiconductor layer is 4 μm or more.
量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAlrGa1−rN層と膜厚4nm〜25nmのAlsGa1−sN層(ただし、r>s)とを複数回繰り返し積層した厚さ20nm〜500nmの層と、
膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、
を複数回繰り返し積層した構造を有することを特徴とする請求項1〜4のいずれか一つに記載の半導体積層基板。The first warpage control layer is
An Al r Ga 1-r N layer with a thickness of 1 nm to 10 nm and an Al s Ga 1-s N layer with a thickness of 4 nm to 25 nm (provided that r> s) are repeated a plurality of times, which are thin enough to produce a quantum size effect. A laminated layer having a thickness of 20 nm to 500 nm;
An Al t Ga 1-t N layer (where t <0.3) having a thickness of 100 nm to 1000 nm;
5. The semiconductor multilayer substrate according to claim 1, wherein the semiconductor multilayer substrate has a structure obtained by repeatedly laminating a plurality of times.
量子サイズ効果を生ずる程度に薄い、膜厚1nm〜10nmのAlrGa1−rN層と膜厚4nm〜25nmのAlsGa1−sN層(ただし、r>s)とを複数回繰り返し積層した、かつそれらの界面にAl組成がrからsの間で段階的または連続的に傾斜して変化するAlGaN層を設けたものである構造を積層した厚さ20nm〜500nmの層と、
膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、
を複数回繰り返し積層した構造を有することを特徴とする請求項1〜4のいずれか一つに記載の半導体積層基板。The first warpage control layer is
An Al r Ga 1-r N layer with a thickness of 1 nm to 10 nm and an Al s Ga 1-s N layer with a thickness of 4 nm to 25 nm (provided that r> s) are repeated a plurality of times, which are thin enough to produce a quantum size effect. A layer having a thickness of 20 nm to 500 nm and a laminated structure in which an AlGaN layer in which the Al composition is changed in a stepwise or continuous gradient between r and s is provided at the interface between them;
An Al t Ga 1-t N layer (where t <0.3) having a thickness of 100 nm to 1000 nm;
5. The semiconductor multilayer substrate according to claim 1, wherein the semiconductor multilayer substrate has a structure obtained by repeatedly laminating a plurality of times.
Al組成がsからrに向かって段階的または連続的に増加する厚さが1nm〜25nmのAlGaN傾斜層とAl組成がrからsに向かって段階的または連続的に減少する厚さが1nm〜25nmのAlGaN傾斜層とを複数回繰り返し積層した厚さ20nm〜500nmのAlGaN層と、
膜厚100nm〜1000nmのAltGa1−tN層(ただし、t<0.3)と、
を複数回繰り返し積層した構造を有することを特徴とする請求項1〜4のいずれか一つに記載の半導体積層基板。The first warpage control layer is
The AlGaN graded layer has a thickness of 1 nm to 25 nm in which the Al composition increases stepwise or continuously from s to r, and the thickness in which the Al composition decreases in a stepwise or continuously manner from r to s is 1 nm to An AlGaN layer having a thickness of 20 nm to 500 nm obtained by repeatedly laminating a 25 nm AlGaN inclined layer;
An Al t Ga 1-t N layer (where t <0.3) having a thickness of 100 nm to 1000 nm;
5. The semiconductor multilayer substrate according to claim 1, wherein the semiconductor multilayer substrate has a structure obtained by repeatedly laminating a plurality of times.
Siからなる基板上に、窒化物半導体からなり、前記基板に所定の反りを与える第一反り制御層を成長し、
前記第一反り制御層上に、該第一反り制御層よりも単位膜厚あたりの反り増加量が少ない窒化物半導体からなる第二反り制御層を成長し、
前記第二反り制御層上に、窒化物半導体からなる活性層を成長する
ことを含むことを特徴とする半導体積層基板の製造方法。A method for manufacturing a semiconductor laminated substrate, comprising:
A first warpage control layer made of a nitride semiconductor and giving a predetermined warpage to the substrate is grown on a substrate made of Si,
On the first warp control layer, a second warp control layer made of a nitride semiconductor with less warp increase per unit film thickness than the first warp control layer is grown,
An active layer made of a nitride semiconductor is grown on the second warpage control layer. A method for manufacturing a semiconductor multilayer substrate, comprising:
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US10937900B2 (en) * | 2016-01-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
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TWI701715B (en) * | 2017-06-06 | 2020-08-11 | 黃知澍 | N-face III/nitride epitaxy structure and its active device and its integration of polarity inversion manufacturing method |
JP6834816B2 (en) * | 2017-07-10 | 2021-02-24 | 株式会社Sumco | Silicon wafer processing method |
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DE102017120896A1 (en) | 2017-09-11 | 2019-03-14 | Aixtron Se | A method of depositing a C-doped AlN layer on a silicon substrate and a semiconductor device constructed of such a layer structure |
FR3074359A1 (en) * | 2017-11-28 | 2019-05-31 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | HETEROJUNCTION ELECTRONIC COMPONENT WITH IMPROVED ENTERREE BARRIER LAYER |
JP6812333B2 (en) * | 2017-12-08 | 2021-01-13 | エア・ウォーター株式会社 | Compound semiconductor substrate |
TWI749369B (en) * | 2019-09-12 | 2021-12-11 | 黃知澍 | N-face III/nitride epitaxial structure and its active device and its gate protection device |
CN112820773A (en) * | 2019-11-18 | 2021-05-18 | 联华电子股份有限公司 | High electron mobility transistor |
US20210384342A1 (en) * | 2020-06-04 | 2021-12-09 | Innoscience (Zhuhai) Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2022036462A (en) * | 2020-08-24 | 2022-03-08 | エア・ウォーター株式会社 | Compound semiconductor substrate and compound semiconductor device |
US20220328678A1 (en) * | 2021-04-12 | 2022-10-13 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device and method for manufacturing the same |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009084431A1 (en) * | 2007-12-27 | 2009-07-09 | Dowa Electronics Materials Co., Ltd. | Semiconductor material, method for manufacturing semiconductor material, and semiconductor element |
JP2009188252A (en) * | 2008-02-07 | 2009-08-20 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2010232293A (en) * | 2009-03-26 | 2010-10-14 | Sanken Electric Co Ltd | Semiconductor device |
JP2011023642A (en) * | 2009-07-17 | 2011-02-03 | Sharp Corp | Epitaxial wafer |
JP2011100772A (en) * | 2009-11-04 | 2011-05-19 | Dowa Electronics Materials Co Ltd | Group iii nitride laminated substrate |
JP2011119715A (en) * | 2009-11-04 | 2011-06-16 | Dowa Electronics Materials Co Ltd | Epitaxially laminated iii-nitride substrate |
WO2011102044A1 (en) * | 2010-02-16 | 2011-08-25 | 日本碍子株式会社 | Epitaxial substrate and method for producing same |
JP2011238685A (en) * | 2010-05-07 | 2011-11-24 | Rohm Co Ltd | Nitride semiconductor element |
JP2012243870A (en) * | 2011-05-17 | 2012-12-10 | Advanced Power Device Research Association | Semiconductor device and method of manufacturing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4303768C2 (en) * | 1992-02-14 | 1995-03-09 | Mitsubishi Electric Corp | Semiconductor device with a bipolar transistor and a field effect transistor and method for their production |
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JP2011187654A (en) * | 2010-03-08 | 2011-09-22 | Toyoda Gosei Co Ltd | Hemt composed of group-iii nitride semiconductor, and method of manufacturing the same |
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009084431A1 (en) * | 2007-12-27 | 2009-07-09 | Dowa Electronics Materials Co., Ltd. | Semiconductor material, method for manufacturing semiconductor material, and semiconductor element |
JP2009188252A (en) * | 2008-02-07 | 2009-08-20 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2010232293A (en) * | 2009-03-26 | 2010-10-14 | Sanken Electric Co Ltd | Semiconductor device |
JP2011023642A (en) * | 2009-07-17 | 2011-02-03 | Sharp Corp | Epitaxial wafer |
JP2011100772A (en) * | 2009-11-04 | 2011-05-19 | Dowa Electronics Materials Co Ltd | Group iii nitride laminated substrate |
JP2011119715A (en) * | 2009-11-04 | 2011-06-16 | Dowa Electronics Materials Co Ltd | Epitaxially laminated iii-nitride substrate |
WO2011102044A1 (en) * | 2010-02-16 | 2011-08-25 | 日本碍子株式会社 | Epitaxial substrate and method for producing same |
JP2011238685A (en) * | 2010-05-07 | 2011-11-24 | Rohm Co Ltd | Nitride semiconductor element |
JP2012243870A (en) * | 2011-05-17 | 2012-12-10 | Advanced Power Device Research Association | Semiconductor device and method of manufacturing the same |
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