JPWO2013105433A1 - 情報処理システム - Google Patents

Abstract

ＣＰＵ、メインメモリ、ＨＤＤなどから構成されるモジュール単位の情報処理装置が相互にＳＭＰ結合されたシステムにおいて、システム内に分散しているＨＤＤを単一のＤｉｓｋとして使用することができる手段を提供する。１つ以上のＣＰＵと、メインメモリと、１つ以上の記憶装置と、前記記憶装置の制御を行う記憶装置コントローラとを備えた情報処理装置をＳＭＰ結合により相互に接続した情報処理システムにおいて、ある１つの情報処理装置内の記憶装置コントローラが自情報処理装置内の記憶装置及び他情報処理装置内の記憶装置を制御する。各情報処理装置は自情報処理装置内の記憶装置を自情報処理装置内の記憶装置コントローラ又は他情報処理装置内の記憶装置コントローラのいずれに接続するかを排他的に切り替える記憶装置切り替えスイッチを備える。

Description

２つ以上の情報処理装置が相互にＳＭＰ接続されたマルチプロセッサコンピュータシステムにおいて、複数の情報処理装置内に分散している記憶装置（ＨＤＤやＳＳＤなど）を単一の記憶装置コントローラ（ＲＡＩＤコントローラ）に接続することを可能とすることで、複数の情報処理装置に分散した複数の記憶装置を単一の記憶装置として利用可能とする制御方式に関する。

近年、企業の成長に伴い、ビジネスを拡張するたびにサーバ装置の処理能力の拡張を迫られる場面が多く見られる。従来のサーバ装置における演算処理能力の拡張手段として、「スケールアウト」、「スケールアップ」と呼ばれる大きく２つの方式に分類できる。

スケールアウト方式とは、ブレードサーバに代表されるように、ＣＰＵ、メインメモリ、ＨＤＤ、Ｉ／Ｏの組を一組のサーバモジュールとし、サーバモジュールを増設することでサーバ演算処理能力の拡張を行う拡張手段で、相互に関連の薄い処理が大量にある場合に有効であり、サーバモジュールを追加することで簡単に拡張が可能というメリットがある一方、ある大規模バッチ処理など、特に高い処理能力を要求される場合には適用出来ないといった問題がある。

スケールアップ方式とは、大規模ＳＭＰ（Ｓｙｍｍｅｔｒｉｃ Ｍｕｌｔｉ Ｐｒｏｓｅｃｃｉｎｇ：対称型マルチプロセッシング）構成に代表されるようにプロセッサの高速化と増設、メモリの大容量化などによってサーバ処理単体の処理能力を向上させる拡張手段であり、大規模バッチ処理など特に高い処理能力を要求される場合に有効である一方、大規模ＳＭＰは一般的に高価であり、導入時のコストや、導入後のさらなるシステム拡張時のコストが膨大になるといった問題がある。

これらの問題に対し、特許文献１では、複数のブレードサーバモジュール間をＳＭＰ結合するための技術について述べており、従来のブレードサーバシステムのスケールアウト型の拡張性に加え、スケールアップ型の拡張性を併せ持つサーバ装置を提供している。この技術を用いることでＣＰＵ、メインメモリ、ＨＤＤ、Ｉ／Ｏなどのサーバモジュール単位で必要な能力のみスケールアウト型／スケールアップ型のどちらか一方の方式を用いてシステムの増設が可能となる。

また、特許文献２では、バックプレーンを介するＳＭＰ結合の配線に換えて、ブレードサーバモジュールに装着する着脱可能なＳＭＰ結合装置（フロントプレーン）を提供し、サーバモジュール間ＳＭＰを実現している。

しかし、特許文献１及び、特許文献２の両方とも、異なるサーバモジュール間のＣＰＵ同士を接続するＳＭＰ結合の技術についてのみ言及している。そのため、特許文献１及び特許文献２の技術を用いてスケールアップ型のシステム増設が実施された場合、サーバモジュール単位でＨＤＤが増設される結果、Ｏｐｅｒａｔｉｏｎ Ｓｙｓｔｅｍ（ＯＳ）からは単一のＤｉｓｋとして認識できない。そのため、サーバモジュール間を跨るＨＤＤを組み合わせてＲＡＩＤを構成することが出来ず、システム内の複数のＨＤＤを有効に活用するこが出来ないといった問題がある。

図６に従来技術を用いて構成されたシステム装置の例を示す。

情報処理装置６００ａは、ＣＰＵ６０１ａ、メインメモリ６０２ａ、ＰＣＩ Ｅｘｐｒｅｓｓルートポート ６０３ａ、記憶装置コントローラ６０４ａ、ＢＭＣ（Ｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）６０５ａ、ＦＰＧＡ６０６ａ、ＨＤＤ６０７ａと、前記ＨＤＤのＳｔａｔｕｓを示すＨＤＤ Ｓｔａｔｕｓ ＬＥＤ ６０８ａから構成される。

前記情報処理装置内の前記ＢＭＣは、伝送路６１７ａより、バックプレーン６２０を経由してシステム装置制御モジュール６１８内のシステム制御コントローラ６１９と接続される。

前記情報処理装置内のＨＤＤ６０７ａは伝送路６０９ａを介して記憶装置コントローラ６０４ａのＨＤＤ接続用のポート６１０ａと接続される。

また、前記記憶装置コントローラは設定次第で様々な用途に利用可能な汎用入出力ピン（ＧＰＩＯ）などに代表される入出力端子を複数有している。例として、図６における記憶装置コントローラは、ＧＰＩＯ６１１ａをＬＥＤ制御用途に設定しており、サイドバンド信号６１２ａを介して前記情報処理装置内のＳｔａｔｕｓ ＬＥＤ ６０８ａに接続することで、ＨＤＤの状態（Ｓｔａｔｕｓ）を示すＬＥＤを制御している。

同様に、前記記憶装置コントローラは、ＧＰＩＯ６１３ａをＨＤＤ Ｐｒｅｓｅｎｃｅ認識用途に設定しており、サイドバンド信号６１４ａを介して前記ＨＤＤ６０７ａと接続することで、前記記憶装置コントローラはＨＤＤの搭載／非搭載を認識している。

同様な情報処理装置がさらに１つ存在し（情報処理装置６００ｂ）、前記ＢＭＣ６０５ａと同様に、情報処理装置６００ｂ内のＢＭＣ６０５ｂも伝送路６１７ｂにより前記バックプレーンを経由して前記システム制御コントローラ ６１９と接続される。

前記２つの情報処理装置（６００ａ，６００ｂ）内の各々のＣＰＵ（６０１ａ，６０１ｂ）はフロントプレーン６１５を接続することで伝送路６１６により相互に接続され、ＣＰＵ間でＳＭＰ結合が可能となり、複数の情報処理装置を単一のシステム装置として動作することが可能となる。

一方、情報処理装置６００ａ内のＨＤＤ６０７ａは、記憶装置コントローラ６０４ａと接続される。同様に、情報処理装置６００ｂ内のＨＤＤ６０７ｂは、記憶装置コントローラ６０４ｂと接続されるため、ＯＳはこれら複数のＨＤＤを、単一のＤｉｓｋとして認識できない。

図６の例では情報処理装置１台につき１つのＨＤＤしか搭載されていない例を示しているが、仮に、情報処理装置１台につき、２つのＨＤＤが搭載されている情報処理装置を２つ組み合わせてＳＭＰが構成されているシステムにおいて、現状では情報処理装置単位でしかＲＡＩＤを構成できないため、システム内にＨＤＤが計４つあるにも関わらず、情報処理装置単位でＲＡＩＤ０またはＲＡＩＤ１しか設定できないといった問題がある。

特開２０１０−９６２８ 特開２０１０−７９４６７

本発明の目的は、ＣＰＵ、メインメモリ、ＨＤＤ、Ｉ／Ｏなどから構成されるモジュール単位の情報処理装置が相互にＳＭＰ結合されたシステムにおいて、従来技術ではモジュール単位で制御されていた複数のＨＤＤを、特定のモジュール内のＨＤＤコントローラ（ＲＡＩＤコントローラ）から制御する手段を提供することで、システム内に分散していたＨＤＤを単一のＤｉｓｋとして使用し、システム内のリソースを有効に活用することが出来る手段を提供する。

１つ以上のＣＰＵと、メインメモリと、１つ以上の記憶装置と前記記憶装置の制御を行う記憶装置コントローラを備える情報処理装置をＳＭＰ結合により相互に接続した情報処理システムにおいて、ある１つの情報処理装置内の記憶装置コントローラが当該情報処理装置内の記憶装置及び他情報処理装置内の記憶装置を制御する。

従来では、仮に２つのＨＤＤが搭載されている情報処理装置を２つ組み合わせてＳＭＰが構成されているシステムにおいて、情報処理装置単位でしかＲＡＩＤを構成できないため、システム内にＨＤＤが計４つあるにも関わらず、情報処理装置単位でＲＡＩＤ０またはＲＡＩＤ１しか設定できない。そのため、ＲＡＩＤ０では信頼性が確保できず、ＲＡＩＤ１の場合は使用できる領域が１／２となり、装置の資源を有効に活用できなかった。

しかし、本発明によれば、複数の情報処理装置間をＳＭＰ結合することにより、スケールアップ型の拡張性を有するサーバシステムにおいて、情報システム装置単位で制御されるＨＤＤが、ＯＳから単一のＤｉｓｋとして認識されることが可能となる。

その結果、２つのＨＤＤが搭載されている情報処理装置を２つ組み合わせてＳＭＰが構成されているシステムにおいて、合計４つのＨＤＤ全てを単一のＲＡＩＤコントローラに接続することでＲＡＩＤ５やＲＡＩＤ６を構成することが可能となり、信頼性を確保し、なおかつ装置内の資源を有効に活用することが可能となる。

本発明における記憶装置共有機構を備えた情報処理システムの全体ハードウェア構成の一例を示す図である。 本発明における実施例１のＢＭＣの役割（Ｐｒｉｍａｒｙ ｏｒ Ｎｏｎ−Ｐｒｉｍａｒｙ）別におけるＨＤＤ接続先を定義する設定テーブルの一例を示す図である。 本発明における実施例１のＦＰＧＡの実装の一例を示す図である。 本発明におけるシステム制御コントローラがＢＭＣに対してＰｒｉｍａｒｙ／Ｎｏｎ−Ｐｒｉｍａｒｙの設定を行うフローを示す図である。 図１におけるシステム構成において、記憶装置切り替えスイッチを含まないドータカードを用いた場合における情報処理システムの全体ハードウェア構成の一例を示す図である。 従来技術を用いたスケールアップ型のＳＭＰ結合された情報処理システムの全体ハードウェア構成の一般例を示す図である。

図１に、本発明における記憶装置制御機構を用いたコンピュータシステム(ブレードサーバシステム)全体の構成の一例を示す。

情報処理装置(ブレードサーバモジュール)１００ａは、ＣＰＵ１０１ａ、メインメモリ１０２ａ、ＰＣＩ Ｅｘｐｒｅｓｓルートポート １０３ａ、記憶装置コントローラ１０４ａ、ＢＭＣ１０５ａ、ＦＰＧＡ１０６ａ、ＨＤＤ１０７ａ及び、記憶装置切り替えスイッチ１０８ａを備えたドータカード１２５ａから構成される。

前記情報処理装置内の前記ＢＭＣは、伝送路１１８ａにより、バックプレーン１１５を経由してシステム装置制御モジュール１１６内のシステム制御コントローラ１１７と接続される。

同様な情報処理装置がさらに１つ存在し（情報処理装置１００ｂ）、前記ＢＭＣ１０５ａと同様に、情報処理装置１００ｂ内のＢＭＣ１０５ｂも伝送路１１８ｂによりバックプレーンを経由して前記システム制御コントローラ１１７と接続される。

前記２つの情報処理装置（１００ａ，１００ｂ）内の各々のＣＰＵ（１０１ａ，１０１ｂ）はフロントプレーン１０９を接続することで伝送路 １１０により相互に接続される。

伝送路１１３ａは、前記フロントプレーンを接続することで、情報処理装置１００ａ内前記ドータカード１２５ａ上の記憶装置切り替えスイッチ１０８ａと、前記情報処理装置（１００ａ）とは異なる情報処理装置１００ｂ内の記憶装置コントローラ１０４ｂ内のＨＤＤ接続用ポート（ポート１ １２６ｂ）と相互に接続される。

同様に、前記情報処理装置１００ｂは、記憶装置切り替えスイッチ１０８ｂを備えたドータカード１２５ｂを有し、伝送路１１３ｂは、前記フロントプレーンを接続することで、情報処理装置１００ｂ内前記ドータカード１２５ｂ上の記憶装置切り替えスイッチ１０８ｂと、前記情報処理装置（１００ｂ）とは異なる情報処理装置１００ａ内の記憶装置コントローラ１０４ａ内のＨＤＤ接続用ポート（ポート１ １２６ａ）と相互に接続される。

システム制御コントローラ１１７は、ＢＭＣをＰｒｉｍａｒｙ及びＮｏｎ−Ｐｒｉｍａｒｙと定義する２つの状態の内、いずれか一方の状態に伝送路１１８ａ，１１８ｂを介して設定することが出来る。

通常は 情報処理装置１００ａ，１００ｂ内の各々のＢＭＣ１０５ａ，１０５ｂは各々Ｐｒｉｍａｒｙに設定されており、各々独立した情報処理装置として稼動しているが、フロントプレーンにより相互接続された情報処理装置１００ａ，１００ｂ内のＢＭＣ１０５ａ，１０５ｂのいずれか一方をＰｒｉｍａｒｙに設定し、もう一方をＮｏｎ−Ｐｒｉｍａｒｙに設定することで、２つの情報処理装置１００ａ，１００ｂをＳＭＰ接続し、
前記２つの情報処理装置１００ａ，１００ｂを単一のシステムとして使用することが可能となる。

図４にシステム制御コントローラ４０４がＢＭＣに対してＰｒｉｍａｒｙ／Ｎｏｎ−Ｐｒｉｍａｒｙの設定を行う例を示す。

情報処理装置４０１は、システム装置全体の制御を行うシステム装置制御モジュール４０２とバックプレーン４００を介して相互に接続される。

前記システム制御コントローラ４０４は、前記情報処理装置内のＢＭＣ４０５と、伝送路４０３により相互に接続される。

前記システム制御コントローラ４０４は前記伝送路４０３を経由し、前記ＢＭＣ４０５にアクセスすることで、前記情報処理装置４０１のハードウェア制御を行う。

前記ＢＭＣはＢＭＣのＰｒｉｍａｒｙ／Ｎｏｎ−Ｐｒｉｍａｒｙの役割を保持するためのレジスタ（ＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４０６）を有し、前記レジスタ４０６の値は、前記システム制御コントローラ４０４により設定される。

例として、複数の情報処理装置がＳＭＰ結合されたシステム装置において、前記ＢＭＣが属する情報処理装置がシステム装置の電源制御などの処理を行う主系情報処理装置（Ｐｒｉｍａｒｙ）として動作する場合、前記システム制御コントローラは伝送路４０３を介して前記ＢＭＣ内のＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒに値０をセットする。

同様に、複数の情報処理装置がＳＭＰ結合されたシステム装置において、前記ＢＭＣ４０５が属する情報処理装置がシステム装置の中で、自身では電源制御等は行わず、Ｐｒｉｍａｒｙからの指示により動作を行う従属系情報処理装置（Ｎｏｎ−Ｐｒｉｍａｒｙ）として動作する場合、前記システム制御コントローラ４０４は伝送路４０３を介して前記ＢＭＣ４０５内のＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒに値１をセットする。

ＢＭＣはこのＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒを参照することで自身が属する情報処理装置の、システム装置内での役割を認識する。

また、図１における前期記憶装置切り替えスイッチ１０８ａは、２：１マルチプレクサの機能を有し、ＨＤＤ１０７ａに接続される信号１１１ａの接続先を、
同一情報処理装置１００ａ内の記憶装置コントローラ１０４ａ内のＨＤＤ接続用ポート（ポート０ １２５ａ）からの信号１１２ａと、前記情報処理装置１００ａとは異なる情報処理装置１００ｂ内の規則装置コントローラ１０４ｂ内のＨＤＤ接続用ポート（ポート１ １２６ｂ）からの信号１１３ａのいずれか一方の信号に、
情報処理装置１００ａ内のＦＰＧＡ１０６ａからの制御信号１１４ａを用いて切り替える機能を有する。

前記情報処理装置１００ａ内のＦＰＧＡ１０６ａは、前記情報処理装置１００ａ内のＢＭＣ１０５ａと伝送路１１９ａを介して接続されており、ＢＭＣの設定（Ｐｒｉｍａｒｙ／Ｎｏｎ−Ｐｒｉｍａｒｙ）により前記ＦＰＧＡ１０６ａからの制御信号 １１４ａを用いて前記記憶装置切り替えスイッチを設定し、前記情報処理装置内のＨＤＤの接続先を切り替える機能を有する。

図４にＢＭＣの役割を示すＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒの値による、記憶装置切り替えスイッチの振る舞いの例を示す。

情報処理装置４０１内のＢＭＣ４０５は、伝送路４０７により、前記情報処理装置４０１内のＦＰＧＡ４０８と相互に接続される。

前記ＦＰＧＡは、自身が属する前記情報処理装置４０１内のＨＤＤ４０９の制御モードを保持するためのレジスタ（ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４１０）有し、前記ＢＭＣ４０５が、ＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４０６の値を伝送路４０７を経由し、前記ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒの値を設定する。

例として、ＢＭＣの役割がＰｒｉｍａｒｙ、すなわち、ＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４０６の値が０に設定されている場合、ＢＭＣが伝送路４０７を経由し、ＦＰＧＡ内のＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４１０の値を０にセットする。

また、ＢＭＣの役割がＮｏｎ−Ｐｒｉｍａｒｙ、すなわち、ＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４０６の値が１に設定されている場合、ＢＭＣが伝送路４０７を経由し、ＦＰＧＡ４０８内のＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４１０の値を１にセットする。

前記ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ４１０は制御信号 ４１１を介して、記憶装置切り替えスイッチ４１２と接続される。

記憶装置切り替えスイッチ４１２は、制御信号４１１の値が０である場合、ＨＤＤ ４０９と記憶装置コントローラ４１３が接続される図４に示す構成に設定する。

一方、記憶装置切り替えスイッチ４１２は、制御信号４１１の値が１である場合、スイッチの接続先を切り替える。

この結果、システム制御コントローラ４０４が情報処理装置の役割（Ｐｒｉｍａｒｙ／Ｎｏｎ−Ｐｒｉｍａｒｙ）の設定を行うことで、記憶装置切り替えスイッチの接続先を変更することが可能となる。

図２にＢＭＣの役割（Ｐｒｉｍａｒｙ ｏｒ Ｎｏｎ−Ｐｒｉｍａｒｙ）別におけるＨＤＤ接続先の例を示す。

この例では図１における情報処理装置１００ａ内のＢＭＣ１０５ａの役割がＰｒｉｍａｒｙに設定されている場合、前記情報処理装置（１００ａ）内のＨＤＤ１０７ａの接続先を、前記情報処理装置内の記憶装置切り替えスイッチ１０８ａに示される接続の通り、伝送路１１２ａを介して、前記情報処理装置内の記憶装置コントローラ １０４ａに接続される。よって、前記記憶装置切り替えスイッチ（１０８ａ）における接続では、同一情報処理装置（１００ａ）内のＨＤＤ（１０７ａ）と記憶装置コントローラ（１０４ａ）が接続される。

一方、情報処理装置１００ｂ内のＢＭＣ１０５ｂの役割がＮｏｎ−Ｐｒｉｍａｒｙに設定されている場合、前記情報処理装置（１００ｂ）内のＨＤＤ１０７ｂの接続先を、前記情報処理装置内の記憶装置切り替えスイッチ１０８ｂに示される接続の通り、フロントプレーン１０９を経由して接続される伝送路１１３ｂを介して、前記情報処理装置（１００ｂ）とは異なる情報処理装置１００ａ内の記憶装置コントローラ１０４ａ内のＨＤＤ接続用ポート（ポート１ １２６ａ）に接続される。よって、前記記憶装置切り替えスイッチ（１０８ｂ）における接続では、ＨＤＤ１０７ｂを備える情報処理装置（１００ｂ）とは異なる情報処理装置（１００ａ）内の記憶装置コントローラ（１０４ａ）が接続される。

前記情報処理装置（１００ａ，１００ｂ）内のＦＰＧＡ（１０６ａ，１０６ｂ）には、ＨＤＤのプレゼンスを示すプレゼンスサイドバンド信号１２０ａ，１２０ｂが、前記ドータカード１２５ａ，１２５ｂを介して接続される。同様に、前記ＦＰＧＡ（１０６ａ，１０６ｂ）には、ＨＤＤのＳｔａｔｕｓを示すＬＥＤ１２２ａ，１２２ｂを制御するＬＥＤ制御用サイドバンド信号１２１ａ，１２１ｂも前記ドータカード１２５ａ，１２５ｂを介して接続される。

前記ＦＰＧＡ（１０６ａ，１０６ｂ）は記憶装置コントローラ（１０４ａ，１０４ｂ）とＳＩＯインタフェース１２３ａ，１２３ｂを介して相互に接続される。

また、情報処理装置１００ａ内のＦＰＧＡ１０６ａは、フロントプレーン１０９を介して接続される情報処理装置１００ｂ内のＦＰＧＡ１０６ｂと伝送路１２４を介して相互に接続される。

図３に本発明におけるＦＰＧＡの実装例を示す。

図３におけるＦＰＧＡ３０１は情報処理装置３００内に位置する。前記ＦＰＧＡは、ＢＭＣ３０２と伝送路３１０により相互に接続され、記憶装置コントローラ３０３と伝送路３１１により相互に接続される。前記ＦＰＧＡはＨＤＤのＰｒｅｓｅｎｃｅを示すサイドバンド信号３１４がＨＤＤ３０５から接続される。前記ＨＤＤのＳｔａｔｕｓを示すＳｔａｔｕｓ ＬＥＤ ３０４とサイドバンド信号３１３により接続される。

前記ＦＰＧＡ３０１は前記情報処理装置内の記憶装置切り替えスイッチ３０６と、制御信号３１５により接続される。さらに、前記ＦＰＧＡ３０１は、図１の例のように、図１中のフロントプレーン１０９により複数の情報処理装置が接続されている場合において、異なる情報処理装置（以後、リモートと呼ぶ）内のＦＰＧＡと、前記情報処理装置（以後、ローカルと呼ぶ）内の前記ＦＰＧＡ間で、通信する際に用いるＦＰＧＡ間通信用伝送路３１２が接続されており、前記フロントプレーン１０９を介してリモートのＦＰＧＡに接続される。

前記ＦＰＧＡ３０１はＨＤＤ制御モードを管理するためのレジスタ（ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ ３２４）を有し、前記ＢＭＣ３０２と接続される前記伝送路３１０を介して前記ＢＭＣから制御される。

前記ＢＭＣ３０２が属する情報処理装置（ローカル）がＰｒｉｍａｒｙとして動作し、ローカル内のＨＤＤがローカル内の記憶装置コントローラにより制御される場合、前記ＢＭＣ３０２は、前記ＨＤＤ制御モードレジスタ３２４に値０をセットする。

一方、前記ＢＭＣが属する情報処理装置（ローカル）がＮｏｎ−Ｐｒｉｍａｒｙとして動作し、ローカル内のＨＤＤが異なる情報処理装置（リモート）内の記憶装置コントローラにより制御される場合、前記ＢＭＣは、前記ＨＤＤ制御モードレジスタ３２４に値１をセットする。

前記ＦＰＧＡ３０１と前記記憶装置コントローラ３０３を接続する伝送路３１１はＳＩＯ（Ｓｅｒｉａｌ Ｉ／Ｏ）により接続されており、前記ＦＰＧＡ３０１内のＳＩＯ Ｉ／Ｆ ＣＴＬ（パラレル＜−＞シリアル変換ブロック） ３２０と接続される。前記ＳＩＯ Ｉ／Ｆ ＣＴＬは前記記憶装置コントローラ３０３からのシリアル制御信号をパラレル信号に変換し、ＦＰＧＡ内部のレジスタに接続される。

前記ＦＰＧＡ３０１は、ローカルのＨＤＤのＳｔａｔｕｓを示すＬＥＤを制御するためのＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ（ローカル用） ３２１ａを有し、本レジスタはＳＩＯ Ｉ／Ｆ ＣＴＬ ３２０を介して信号３２５により前記記憶装置コントローラ３０３に接続される。また、本レジスタはセレクタ３２３を介して前記Ｓｔａｔｕｓ ＬＥＤ ３０４と接続される。前記セレクタ３２３は前記記憶装置切り替えスイッチ制御用の信号３１５により制御され、記憶装置切り替えスイッチ制御用の信号３１５の値が０の場合、前記ＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ（ローカル用） ３２１ａと、前記Ｓｔａｔｕｓ ＬＥＤ ３０４が接続され、前記記憶装置コントローラ３０３により、ローカルの前記Ｓｔａｔｕｓ ＬＥＤ ３０４を制御可能となる。

前記ＦＰＧＡ３０１は、ローカルのＨＤＤのプレゼンスを示すサイドバンド信号３１４と接続されるＨＤＤ Ｐｒｅｓｅｎｃｅ Ｍｏｎｉｔｏｒ Ｒｅｇｉｓｔｅｒ（ローカル用） ３２２ａを有する。本レジスタは、信号３２６により前記ＳＩＯ Ｉ／Ｆ ＣＴＬ ３２０と接続され、前記記憶装置コントローラ３０３が、ローカルの前記ＨＤＤ３０５のプレゼンスを認識することが可能となる。

また、前記ＦＰＧＡは、ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８を有する。前記ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８は、前記記憶装置コントローラ３０３から出力されるリモートのＬＥＤを制御するための信号を、前記ＳＩＯ Ｉ／Ｆ
ＣＴＬ ３２０を経由して、入力として受け取る。

前記ローカルのＨＤＤのプレゼンスを示すサイドバンド信号３１４は、前記ＨＤＤ Ｐｒｅｓｅｎｃｅ Ｍｏｎｉｔｏｒ Ｒｅｇｉｓｔｅｒ ３２２ａに加え、前記ＦＰＧＡ３０１内の、ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部 ３２９に接続される。

本同期制御部は、ローカルのＨＤＤからのＰｒｅｓｅｎｃｅ信号３１４をラッチし値を保持する。

例として、Ｐｒｅｓｅｎｃｅ信号３１４が、ＨＤＤ搭載の場合は０（Ｌｏｗ）、ＨＤＤ未搭載の場合は１（Ｈｉｇｈ）となる場合、ＨＤＤ搭載時、前記ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部は値０をラッチし、ＨＤＤ未搭載時、前記ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部は値１をラッチする。

前記ＦＰＧＡ３０１は、Ａｒｂｉｔｅｒ ３３０を備えており、前記ＢＭＣ３０２が、ローカルとリモートのＦＰＧＡの状態を管理するために用いる、ＦＰＧＡ間通信を制御するためのＦＰＧＡ間通信制御部３２７からの信号と、前記ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２９からの信号と、前記ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部からの信号の調停を行う。

前記Ａｒｂｉｔｅｒ３３０からの出力信号は、ＳｅｒＤｅｓなどのＩ／Ｆ ３３１、ローカルとリモートのＦＰＧＡ間を接続する伝送路３１２を経由してリモートのＦＰＧＡに伝送される。

また、前記Ａｒｂｉｔｅｒ３３０は、前記ＦＰＧＡ間通信制御部３２７からの信号と、ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８からの信号と、ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部 ３２９からの信号間の帯域制御を行う帯域制御部３３５を有す。

前記帯域制御部３３５は、常に一定の間隔で前記ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８からの信号を、前記ＳｅｒＤｅｓなどのＩ／Ｆ３３１に出力する機能を有し、前記ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８からの出力信号が、リモートの情報処理装置内のＦＰＧＡに向けて、一定時間以内で転送されることを保証する。

同様に、前記帯域制御部３３５は、常に一定の間隔で前記ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部 ３２９からの信号を、前記ＳｅｒＤｅｓなどのＩ／Ｆ３３１に出力する機能を有し、前記ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部 ３２９からの出力信号が、リモートの情報処理装置内のＦＰＧＡに対して、一定時間以内で転送されることを保証する。

前記ＦＰＧＡ３０１は、リモートのＦＰＧＡから伝送される信号をデコードする機能を有するＤｅｃｏｄｅｒ３３６も有する。

前記Ｄｅｃｏｄｅｒ３３６は、リモートのＦＰＧＡから伝送される信号を、リモートＦＰＧＡ内部のＦＰＧＡ間通信制御部からの信号と、ＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部 ３２８からの信号と、前記ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部 ３２９からの信号にデコードする機能を有する。

前記デコーダ３３６により得られたリモートのＦＰＧＡからのＦＰＧＡ間ＬＥＤ Ｓｔａｔｕｓ同期制御部からの信号は、前記ＦＰＧＡ３０１内部のＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ（リモート用） ３２１ｂに信号３３２を経由して接続され、値が記録される。

本レジスタ３２１ｂはセレクタ３２３を介して前記Ｓｔａｔｕｓ ＬＥＤ ３０４と接続される。記憶装置切り替えスイッチ制御用の信号３１５の値が１の場合、前記ＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ（リモート用） ３２１ｂと、前記Ｓｔａｔｕｓ ＬＥＤ ３０４が接続され、リモートの記憶装置コントローラにより、ローカルの前記Ｓｔａｔｕｓ ＬＥＤ ３０４が制御可能となる。

同様に、前記デコーダにより得られたリモートのＦＰＧＡからのＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部からの信号は、前記ＦＰＧＡ３０１内部のＨＤＤ Ｐｒｅｓｅｎｃｅ Ｍｏｎｉｔｏｒ Ｒｅｇｉｓｔｅｒ（リモート用） ３２２ｂに信号３３３を経由して接続され、値が記録される。

本レジスタは、前記ＳＩＯ Ｉ／Ｆ ＣＴＬ ３２０と接続されており、ローカルの記憶装置コントローラが、リモートの前記ＨＤＤ３０５のプレゼンスを認識することが可能となる。

結果として、本技術を用いることにより、複数の情報処理装置が相互に接続されたＳＭＰシステムにおいて、異なる情報処理装置内の各々のＨＤＤを、特定の情報処理装置内の記憶装置コントローラに接続することが可能となり、リモートのＨＤＤの搭載／非搭載情報を、ローカルの記憶装置コントローラが認識でき、ローカルの記憶装置コントローラがリモートのＨＤＤの状態を示すＬＥＤを制御することが可能となる。

よって、異なる情報処理装置内の各々のＨＤＤを、オペレーティングシステムから単一の記憶装置（Ｄｉｓｋ）として使用することが可能となる。

また、図５は、記憶装置切り替えスイッチ有さないドータカード５２７ａ、５２７ｂの例を示している。前期ドータカードは伝送路５１２ａ，５１２ｂを介してＨＤＤ５０７ａ，５０７ｂと、記憶装置コントローラ５０４ａ，５０４ｂのＨＤＤ接続用ポート５２５ａ，５２５ｂを接続している。本発明における記憶装置共有機構を必要としないユーザに対しては、図５に示すドータカードを用いることで、ＨＤＤを直接記憶装置コントローラに接続することができ、同じ情報処理装置を用いながら、ドータカードを入れ替えることにより、ユーザの使用用途に応じ、システムの導入コストを抑えることが可能となる。

１００ａ〜１００ｂ 情報処理装置
１０１ａ〜１０１ｂ ＣＰＵ
１０２ａ〜１０２ｂ メインメモリ
１０４ａ〜１０４ｂ 記憶装置コントローラ
１０５ａ〜１０５ｂ ＢＭＣ
１０６ａ〜１０６ｂ ＦＰＧＡ
１０７ａ〜１０７ｂ ＨＤＤ
１０８ａ〜１０８ｂ 記憶装置切り替えスイッチ
１０９ フロントプレーン
１１５ バックプレーン
１１６ システム装置制御モジュール
１１７ システム制御コントローラ
１２７ａ〜１２７ｂ 記憶装置切り替えスイッチを擁するドータカード
３００ 情報処理装置
３０１ ＦＰＧＡ
３０２ ＢＭＣ（Ｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）
３０３ 記憶装置コントローラ
３０４ ＨＤＤ Ｓｔａｔｕｓ ＬＥＤ
３０５ ＨＤＤ
３０６ 記憶装置切り替えスイッチ
３２０ ＳＩＯ Ｉ／Ｆ Ｃｏｎｔｒｏｌｌｅｒ （ＣＴＬ）
３２１ａ ローカル情報処理装置用ＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ
３２１ｂ リモート情報処理装置用ＬＥＤ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ
３２２ａ ローカル情報処理装置用ＨＤＤ Ｐｒｅｓｅｎｃｅ Ｍｏｎｉｔｏｒ Ｒｅｇｉｓｔｅｒ
３２２ｂ リモート情報処理装置用ＨＤＤ Ｐｒｅｓｅｎｃｅ Ｍｏｎｉｔｏｒ Ｒｅｇｉｓｔｅｒ
３２３ セレクタ
３２４ ＨＤＤ制御モードを管理するためのレジスタ（ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ）
３２７ ＦＰＧＡ間通信制御部
３２８ ＦＰＧＡ間ＨＤＤ ＬＥＤ Ｓｔａｔｕｓ同期制御部
３２９ ＦＰＧＡ間ＨＤＤ Ｐｒｅｓｅｎｃｅ同期制御部
３３０ Ａｒｂｉｔｏｒ
３３１ Ｉ／Ｆ （ＳｅｒＤｅｓ）
３３６ Ｄｅｃｏｄｅｒ
４００ バックプレーン
４０１ 情報処理装置
４０２ システム装置制御モジュール
４０４ システム制御コントローラ
４０５ ＢＭＣ
４０６ ＢＭＣの役割を管理するためのレジスタ（ＢＭＣ Ｒｏｌｅ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ）
４０８ ＦＰＧＡ
４０９ ＨＤＤ
４１０ ＨＤＤ制御モードを管理するためのレジスタ（ＨＤＤ Ｃｏｎｔｒｏｌ Ｒｅｇｉｓｔｅｒ）
４１２ 記憶装置切り替えスイッチ
４１３ 記憶装置コントローラ
５０４ａ〜５０４ｂ 記憶装置コントローラ
５０７ａ〜５０７ｂ ＨＤＤ
５２７ａ〜５２７ｂ ドータカード
６００ａ〜６００ｂ 情報処理装置
６０１ａ〜６０１ｂ ＣＰＵ
６０２ａ〜６０２ｂ メインメモリ
６０４ａ〜６０４ｂ 記憶装置コントローラ
６０５ａ〜６０５ｂ ＢＭＣ
６０６ａ〜６０６ｂ ＦＰＧＡ
６０７ａ〜６０７ｂ ＨＤＤ
６０８ａ〜６０８ｂ 記憶装置切り替えスイッチ
６１５ フロントプレーン
６１８ システム装置制御モジュール
６１９ システム制御コントローラ
６２０ バックプレーン

Claims (12)

1. １つ以上のＣＰＵと、メインメモリと、１つ以上の記憶装置と、前記記憶装置の制御を行う記憶装置コントローラとを備えた情報処理装置をＳＭＰ結合により相互に接続した情報処理システムにおいて、
   ある１つの情報処理装置内の記憶装置コントローラが自情報処理装置内の記憶装置及び他情報処理装置内の記憶装置を制御することを特徴とする情報処理システム。
2. 各情報処理装置は自情報処理装置内の記憶装置を自情報処理装置内の記憶装置コントローラ又は他情報処理装置内の記憶装置コントローラのいずれに接続するかを排他的に切り替える記憶装置切り替えスイッチを備えることを特徴とする請求項１記載の情報処理システム。
3. 前記記憶装置切り替えスイッチはドータカード上に実装されることを特徴とする請求項２記載の情報処理システム。
4. 各情報処理装置は自情報処理装置が主系情報処理装置として動作するか従属系情報処理装置として動作するかを設定するレジスタを備え、前記レジスタに設定された情報に応じて前記記憶装置切り替えスイッチを制御することを特徴とする請求項２又は３のいずれかに記載の情報処理システム。
5. 前記レジスタに従属系情報処理装置として動作する情報が設定された第１の情報処理装置は、自情報処理装置の記憶装置が、前記レジスタに主系情報処理装置として動作する情報が設定された第２の情報処理装置の記憶装置コントローラに接続されるように自情報処理装置の記憶装置切り替えスイッチを制御し、前記第２の情報処理装置は、自情報処理装置の記憶装置コントローラが前記第１の情報処理装置の記憶装置に接続されるように自情報処理装置の記憶装置切り替えスイッチを制御することを特徴とする請求項４記載の情報処理システム。
6. 前記情報処理装置はブレードサーバモジュールであることを特徴とする請求項１乃至５のいずれかに記載の情報処理システム。
7. １つ以上のＣＰＵと、メインメモリと、１つ以上の記憶装置と、前記記憶装置の制御を行う記憶装置コントローラから成る情報処理装置が複数用意され、前記複数の情報処理装置を制御するシステム制御装置を備えた情報処理システムにおいて、
   前記システム制御装置は、各情報処理装置が各々独立した情報処理装置として動作するか、又は前記複数の情報処理装置がＳＭＰ結合により相互に接続された単一システムとして動作するか、を設定し、
   各情報処理装置が各々独立した情報処理装置として動作する際に、各情報処理装置内の記憶装置コントローラが各情報処理装置内の記憶装置を制御し、
   前記複数の情報処理装置が単一システムとして動作する際に、ある１つの情報処理装置内の記憶装置コントローラが自情報処理装置内の記憶装置及び他情報処理装置内の記憶装置を制御することを特徴とする情報処理システム。
8. 各情報処理装置は自情報処理装置内の記憶装置を自情報処理装置内の記憶装置コントローラ又は他情報処理装置内の記憶装置コントローラのいずれに接続するかを排他的に切り替える記憶装置切り替えスイッチを備えることを特徴とする請求項７記載の情報処理システム。
9. 前記記憶装置切り替えスイッチはドータカード上に実装されることを特徴とする請求項８記載の情報処理システム。
10. 各情報処理装置は自情報処理装置が主系情報処理装置として動作するか従属系情報処理装置として動作するかを設定するレジスタを備え、前記レジスタに設定された情報に応じて前記記憶装置切り替えスイッチを制御することを特徴とする請求項８又は９のいずれかに記載の情報処理システム。
11. 前記レジスタに従属系情報処理装置として動作する情報が設定された第１の情報処理装置は、自情報処理装置の記憶装置が、前記レジスタに主系情報処理装置として動作する情報が設定された第２の情報処理装置の記憶装置コントローラに接続されるように自情報処理装置の記憶装置切り替えスイッチを制御し、前記第２の情報処理装置は、自情報処理装置の記憶装置コントローラが前記第１の情報処理装置の記憶装置に接続されるように自情報処理装置の記憶装置切り替えスイッチを制御することを特徴とする請求項１０記載の情報処理システム。
12. 前記情報処理装置はブレードサーバモジュールであることを特徴とする請求項７乃至１１のいずれかに記載の情報処理システム。

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