JPWO2012042856A1 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JPWO2012042856A1
JPWO2012042856A1 JP2012536204A JP2012536204A JPWO2012042856A1 JP WO2012042856 A1 JPWO2012042856 A1 JP WO2012042856A1 JP 2012536204 A JP2012536204 A JP 2012536204A JP 2012536204 A JP2012536204 A JP 2012536204A JP WO2012042856 A1 JPWO2012042856 A1 JP WO2012042856A1
Authority
JP
Japan
Prior art keywords
silicon wafer
silica source
voltage
nitrogen
platinum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012536204A
Other languages
Japanese (ja)
Other versions
JP5716750B2 (en
Inventor
秀直 栗林
秀直 栗林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012536204A priority Critical patent/JP5716750B2/en
Publication of JPWO2012042856A1 publication Critical patent/JPWO2012042856A1/en
Application granted granted Critical
Publication of JP5716750B2 publication Critical patent/JP5716750B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Abstract

シリコンウェハ(10)にシリカ源(18)を塗布する前に、30リットル/分以上の窒素(17)を流している保管箱(デシケータ)(16)でシリコンウェハ(10)を保管することによって、シリカ源18塗布前にシリコンウェハ(10)が大気に触れる時間を短くする。シリコンウェハ(10)が大気に晒される時間が短いため、自然酸化膜の形成が抑えられ、オン電圧などの素子特性のばらつきを小さくすることができる。Before applying the silica source (18) to the silicon wafer (10), the silicon wafer (10) is stored in a storage box (desiccator) (16) in which nitrogen (17) of 30 liters / minute or more is flowing. The time during which the silicon wafer (10) is exposed to the atmosphere before applying the silica source 18 is shortened. Since the time during which the silicon wafer (10) is exposed to the atmosphere is short, formation of a natural oxide film can be suppressed, and variations in device characteristics such as on-voltage can be reduced.

Description

この発明は、半導体装置の製造方法に係わり、特に、ダイオードのライフタイムを制御するための白金の拡散方法に関する。   The present invention relates to a semiconductor device manufacturing method, and more particularly to a platinum diffusion method for controlling the lifetime of a diode.

pinダイオード500は、インバータ回路のフリーホイーリングダイオードなどに多用され、高周波動作ができるようにライフタイムが制御されている。   The pin diode 500 is frequently used as a freewheeling diode of an inverter circuit, and the lifetime is controlled so that high frequency operation can be performed.

このライフタイムの制御は、金や白金などの重金属の拡散、電子線照射およびプロトン照射などによって行なわれる。このライフタイムが、シリコンウェハ60内やシリコンウェハ60間でばらつくと、pinダイオード500のオン電圧や漏れ電流および逆回復特性などの素子特性にバラツキが生じて、良品率を低下させる。   The lifetime is controlled by diffusion of heavy metals such as gold and platinum, electron beam irradiation and proton irradiation. If the lifetime varies within the silicon wafer 60 or between the silicon wafers 60, device characteristics such as the on-voltage, leakage current, and reverse recovery characteristics of the pin diode 500 vary, and the yield rate is reduced.

図10は、pinダイオード500の断面構造である。pinダイオード500は、n層51と、n層51上に配置されるn層52と、n層52上に配置されるp層53と、周囲に配置されるガードリングなどの耐圧構造54と、アノード電極55およびカソード電極56からなる。また、表面には耐圧構造54上とp層53の外周端上を被覆する絶縁膜57(酸化膜)が形成されている。また、ライフタイムを制御するために、白金67が拡散されている。FIG. 10 shows a cross-sectional structure of the pin diode 500. The pin diode 500 includes an n + layer 51, an n layer 52 disposed on the n + layer 51, a p layer 53 disposed on the n layer 52, and a breakdown voltage structure 54 such as a guard ring disposed around the pin diode 500. And an anode electrode 55 and a cathode electrode 56. In addition, an insulating film 57 (oxide film) is formed on the surface to cover the breakdown voltage structure 54 and the outer peripheral end of the p layer 53. Further, platinum 67 is diffused to control the lifetime.

図11は、シリコンウェハ60に白金を拡散するときの工程フロー図である。   FIG. 11 is a process flow diagram when platinum is diffused into the silicon wafer 60.

まず、図12A及び図12Bに示すように、pinダイオード500を構成するアノード層となるp層53、ドリフト層となるn層52、カソード層となるn層51およびガードリングなどの耐圧構造54および絶縁膜57が形成されたシリコンウェハ60の表面にレジスト膜61を塗布・硬化させた後、裏面をフッ化水素酸(HF)溶液ですでに形成されている自然酸化膜62を除去する(工程1)。First, as shown in FIGS. 12A and 12B, a p-layer 53 serving as an anode layer constituting the pin diode 500, an n-layer 52 serving as a drift layer, an n + layer 51 serving as a cathode layer, and a breakdown voltage structure 54 such as a guard ring. After the resist film 61 is applied and cured on the surface of the silicon wafer 60 on which the insulating film 57 has been formed, the natural oxide film 62 already formed on the back surface with a hydrofluoric acid (HF) solution is removed ( Step 1).

つぎに、図13に示すように、複数のシリコンウェハ60をカセット63に収納し、そのカセット63を水65の入った水槽64に浸漬し攪拌してシリコンウェハ60を洗浄する(工程2)。   Next, as shown in FIG. 13, a plurality of silicon wafers 60 are accommodated in a cassette 63, and the cassette 63 is immersed in a water tank 64 containing water 65 and stirred to clean the silicon wafer 60 (step 2).

つぎに、シリコンウェハ60が収納されたカセット63をスピン乾燥機にセットして、シリコンウェハ60をスピン乾燥する(工程3)。このスピン乾燥はバッチ式である。   Next, the cassette 63 containing the silicon wafer 60 is set in a spin dryer, and the silicon wafer 60 is spin-dried (step 3). This spin drying is a batch type.

つぎに、乾燥したシリコンウェハ60はカセット63に収納されたまま大気中で保管され次工程に入るまで待機する(工程4)。保管されたカセット63は複数あり、次工程へ順次送られる。   Next, the dried silicon wafer 60 is stored in the atmosphere while being stored in the cassette 63 and waits until the next process is started (process 4). There are a plurality of stored cassettes 63, which are sequentially sent to the next process.

つぎに、カセット63はシリカ源塗布装置へ1個ずつ搬送され(工程5)、図14A及び図14Bに示すように、白金を含有したシリカ源66をシリコンウェハ60の裏面に1枚ずつ塗布する(工程6)。このシリカ源塗布は枚葉式である。1個のカセット63が終了した後、つぎのカセット63がシリカ源塗布装置に搬送される。そのため、最後のカセット63に収納されたシリコンウェハ60は長時間(1時間程度)大気に晒されることになる。そのため、保管時間(待機時間)が長くなるほど、自然酸化膜は成長して厚くなる。尚、シリカ源66は白金を0.1重量%〜10重量%含有したペーストである。   Next, the cassettes 63 are conveyed one by one to the silica source coating device (step 5), and the silica source 66 containing platinum is applied to the back surface of the silicon wafer 60 one by one as shown in FIGS. 14A and 14B. (Step 6). This silica source coating is a single wafer type. After one cassette 63 is completed, the next cassette 63 is conveyed to the silica source coating device. Therefore, the silicon wafer 60 stored in the last cassette 63 is exposed to the atmosphere for a long time (about 1 hour). Therefore, as the storage time (standby time) becomes longer, the natural oxide film grows and becomes thicker. The silica source 66 is a paste containing 0.1 wt% to 10 wt% of platinum.

つぎに、シリカ源66を塗布した後、シリコンウェハ60を恒温槽に搬送し、シリカ源を硬化させる(工程6)。   Next, after the silica source 66 is applied, the silicon wafer 60 is conveyed to a thermostatic chamber, and the silica source is cured (step 6).

つぎに、図15A及び図15Bに示すように、シリコンウェハ60の表面のレジスト膜61を除去した後、裏面がシリカ源66で被覆がされたシリコンウェハ60を拡散炉にセットし、800℃以上(例えば、950℃程度)の温度でシリカ源66の白金67をシリコンウェハ60内に拡散する(工程7)。この拡散により、白金67はn層51およびn層52の全体に分布する。Next, as shown in FIGS. 15A and 15B, after removing the resist film 61 on the surface of the silicon wafer 60, the silicon wafer 60 whose back surface is coated with the silica source 66 is set in a diffusion furnace, and is 800 ° C. or higher. The platinum 67 of the silica source 66 is diffused into the silicon wafer 60 at a temperature (for example, about 950 ° C.) (step 7). Due to this diffusion, the platinum 67 is distributed throughout the n + layer 51 and the n layer 52.

つぎに、シリコンウェハ60を拡散炉から取り出し、シリカ源66を除去し、シリコンウェハ60内に形成されたダイオードの電極(アノード電極55、カソード電極56)付けをする(工程8)。   Next, the silicon wafer 60 is taken out from the diffusion furnace, the silica source 66 is removed, and diode electrodes (anode electrode 55 and cathode electrode 56) formed in the silicon wafer 60 are attached (step 8).

つぎに、ウェハ状態でダイオードのオン電圧、漏れ電流、耐圧などの素子特性を測定する(工程9)。   Next, device characteristics such as the on-voltage, leakage current, and breakdown voltage of the diode are measured in the wafer state (step 9).

つぎに、規定値から外れたチップには印を付け、チップ化した時に不良として選別し、良品のpinダイオード500が完成する(工程10)。   Next, a chip that deviates from the specified value is marked and selected as defective when it is formed into a chip, and a non-defective pin diode 500 is completed (step 10).

また、特許文献1には、pinダイオードの製法で、シリコン露出地に白金を含む材料を塗布し、高温で熱処理することで白金を拡散させて、ライフタイムを制御する方法が記載されている。また、N型の半導体基板上に不純物濃度が低いN型の半導体層をエピタキシャル成長させ、その表面に所望のパターンの酸化膜を形成し、それをマスクとしてイオン注入により活性領域エッジ部およびガードリング領域を形成する。そして、活性領域を形成する部分を露出させ、その状態で半導体基板の裏面に白金を含有したペーストを塗布して白金を熱拡散させる。それによって、半導体層の活性領域の表面近傍がP型に反転し、反転領域が浅く形成される。最後に、表面電極および裏面電極を形成することで、高速でかつ十分なソフトリカバリー特性を具えたダイオードを構成する半導体装置が製造できることが記載されている。   Further, Patent Document 1 describes a method of controlling the lifetime by applying a material containing platinum to silicon exposed ground and diffusing platinum by applying a heat treatment at a high temperature by a pin diode manufacturing method. Further, an N type semiconductor layer having a low impurity concentration is epitaxially grown on an N type semiconductor substrate, an oxide film having a desired pattern is formed on the surface, and the active region edge and guard ring region are formed by ion implantation using the oxide film as a mask. Form. And the part which forms an active region is exposed, the paste containing platinum is apply | coated to the back surface of a semiconductor substrate in that state, and platinum is thermally diffused. Thereby, the vicinity of the surface of the active region of the semiconductor layer is inverted to P-type, and the inverted region is formed shallow. Finally, it is described that a semiconductor device constituting a diode having high speed and sufficient soft recovery characteristics can be manufactured by forming a front electrode and a back electrode.

また、特許文献2には、ダイオードのライフタイム制御として金を導入するときに、弗酸にて酸化膜を除去し水洗・乾燥すると、極めて薄い酸化膜(自然酸化膜)が形成され金が拡散されず、ライフタイム分布が不均一となり特性にバラツキが生じることが記載されている。この自然酸化膜を除去することでバラツキが軽減される。   Further, in Patent Document 2, when gold is introduced as a lifetime control of a diode, if an oxide film is removed with hydrofluoric acid, washed with water and dried, an extremely thin oxide film (natural oxide film) is formed and gold diffuses. However, it is described that the lifetime distribution is non-uniform and the characteristics vary. The variation is reduced by removing the natural oxide film.

また、特許文献3には、半導体基板の洗浄において、窒素雰囲気にすることで自然酸化膜の形成が抑制されることが記載されている。   Patent Document 3 describes that the formation of a natural oxide film is suppressed by using a nitrogen atmosphere in cleaning a semiconductor substrate.

前記の図11の製造方法において、シリコンウェハ60を乾燥した後、シリカ源66を塗布するまでの間、シリコンウェハ60は大気に晒される。その晒される時間は後で処理されるカセット63ほど長くなる。   In the manufacturing method of FIG. 11 described above, the silicon wafer 60 is exposed to the atmosphere until the silica source 66 is applied after the silicon wafer 60 is dried. The exposure time becomes longer as the cassette 63 processed later.

これは、シリコンウェハ60の乾燥がバッチ式でありカセット63で一括処理されるのに対して、シリカ源66の塗布はウェハを1枚ずつ処理する枚葉式であるため、シリカ源66が塗布されるまでに待機時間が生ずる。   This is because the drying of the silicon wafer 60 is a batch type and is batch processed by the cassette 63, whereas the silica source 66 is a single wafer type in which the wafers are processed one by one. There is a waiting time until it is done.

そのため、シリカ源塗布が早く行なわれたカセット63ではシリコンウェハ60に形成される自然酸化膜は薄く、シリカ源塗布が遅く行なわれたカセット63ではシリコンウェハ60に形成される自然酸化膜は厚くなる。   Therefore, the natural oxide film formed on the silicon wafer 60 is thin in the cassette 63 where the silica source application is performed early, and the natural oxide film formed on the silicon wafer 60 is thick in the cassette 63 where the silica source application is performed late. .

図16は、シリコンウェハが大気に晒された時間とオン電圧の関係を示す図である。図16からオン電圧は大気に晒された時間に対して直線的に低下する。これは、大気に晒された時間が長くなると、自然酸化膜の厚みが厚くなり、シリコンウェハ60内に拡散される白金67の量が小さくなるためである。最初のカセット63のシリコンウェハ60のオン電圧は高く、最後のカセット63のシリコンウェハ60のオン電圧は低くなる。つまり、オン電圧にバラツキが生じることになる。ここでオン電圧とは、ダイオードに一定の純方向電流(例えば定格電流)を流したときの、アノード電極およびカソード電極間の電圧降下の値である。   FIG. 16 is a diagram illustrating the relationship between the time during which the silicon wafer is exposed to the atmosphere and the on-voltage. From FIG. 16, the on-state voltage decreases linearly with respect to the time of exposure to the atmosphere. This is because as the time of exposure to the atmosphere increases, the thickness of the natural oxide film increases and the amount of platinum 67 diffused into the silicon wafer 60 decreases. The on-voltage of the silicon wafer 60 in the first cassette 63 is high, and the on-voltage of the silicon wafer 60 in the last cassette 63 is low. That is, the ON voltage varies. Here, the on-voltage is a value of a voltage drop between the anode electrode and the cathode electrode when a constant pure direction current (for example, rated current) is passed through the diode.

図17は、オン電圧のバラツキを示す図である。縦軸は頻度であり横軸はオン電圧である。図17から、オン電圧は2.57V〜2.69Vの範囲にばらつく。   FIG. 17 is a diagram illustrating variation in on-voltage. The vertical axis is frequency and the horizontal axis is on-voltage. From FIG. 17, the on-state voltage varies in the range of 2.57V to 2.69V.

オン電圧のバラツキが大きいので、規格値から外れるダイオードが発生し、良品率を低下させる。   Since the on-voltage variation is large, a diode that deviates from the standard value is generated, and the yield rate is reduced.

また、下記各特許文献において、シリコンウェハに形成された自然酸化膜を除去した後、自然酸化膜が再度成長するのを抑制するために、大量の窒素雰囲気にある保管箱でシリコンウェハを一旦保管した後、ライフタイムキラーとなる重金属を熱拡散する製造方法については記載されていない。   In each of the following patent documents, after removing the natural oxide film formed on the silicon wafer, the silicon wafer is temporarily stored in a storage box in a large amount of nitrogen atmosphere in order to prevent the natural oxide film from growing again. After that, a manufacturing method for thermally diffusing heavy metals that become lifetime killer is not described.

特開2002−231968号公報JP 2002-231968 A 特開昭55−44772号公報JP 55-44772 A 特開2007−88398号公報JP 2007-88398 A

この発明の目的は、前記の課題を解決して、オン電圧などの素子特性のバラツキを小さくできる半導体装置の製造方法を提供することにある。   An object of the present invention is to provide a method for manufacturing a semiconductor device that solves the above-described problems and can reduce variations in element characteristics such as on-voltage.

前記の目的を達成するために案出された本発明は、半導体ウェハに形成された自然酸化膜を除去した後に前記半導体ウェハを窒素雰囲気で保管し、続いて重金属を含むシリカ源を前記半導体ウェハの上面もしくは下面に塗布してから前記シリカ源を硬化し、続いて前記半導体ウェハを熱処理することを特徴とする半導体装置の製造方法を提供する。   The present invention devised to achieve the above object is to store a semiconductor wafer in a nitrogen atmosphere after removing a natural oxide film formed on the semiconductor wafer, and subsequently to add a silica source containing heavy metal to the semiconductor wafer. A method of manufacturing a semiconductor device is provided, wherein the silica source is cured after being applied to an upper surface or a lower surface of the semiconductor wafer, and then the semiconductor wafer is heat-treated.

ここで、前記窒素雰囲気では窒素が30リットル/分以上で流れていることが好ましく、また、前記半導体ウェハを前記窒素雰囲気にて保管する時間が10分以上であることが好ましい。   Here, it is preferable that nitrogen flow at 30 liters / minute or more in the nitrogen atmosphere, and it is preferable that the time for storing the semiconductor wafer in the nitrogen atmosphere is 10 minutes or more.

この発明によれば、シリカ源塗布前にシリコンウェハを30リットル以上の窒素を流して保管箱(デシケータ)でシリコンウェハを保管することによって、シリカ源塗布前にシリコンウェハが大気に触れる時間を短くすることができ、シリコンウェハが大気に晒される時間が短くなるため、自然酸化膜の形成が抑えられ、オン電圧などの素子特性のバラツキを小さくすることができる。さらに、保管箱における保管時間を10分以上とすることで、オン電圧などの素子特性のバラツキをさらに小さくすることができる。   According to the present invention, the silicon wafer is stored in a storage box (desiccator) with 30 liters or more of nitrogen flowing through the silicon wafer before applying the silica source, thereby shortening the time during which the silicon wafer is exposed to the atmosphere before applying the silica source. Since the time during which the silicon wafer is exposed to the atmosphere is shortened, the formation of a natural oxide film can be suppressed, and variations in device characteristics such as on-voltage can be reduced. Furthermore, by setting the storage time in the storage box to 10 minutes or more, variations in device characteristics such as on-voltage can be further reduced.

また、前記窒素雰囲気では窒素が100リットル/分以上で流れており且つ前記導体ウェハを前記窒素雰囲気にて保管する時間が20分以上であることがより好ましい。   More preferably, nitrogen flows at 100 liters / minute or more in the nitrogen atmosphere, and the time for storing the conductive wafer in the nitrogen atmosphere is 20 minutes or more.

また、前記シリカ源に含まれる重金属が白金もしくは金であることが好ましく、ここで、前記シリカ源に含有される白金もしくは金の含有濃度が0.1重量%〜10重量%であることが好ましい。   Further, the heavy metal contained in the silica source is preferably platinum or gold, and here, the content concentration of platinum or gold contained in the silica source is preferably 0.1 wt% to 10 wt%. .

図1は、この発明の一実施例の半導体装置100の製造方法を示す工程フロー図である。FIG. 1 is a process flow diagram showing a method for manufacturing a semiconductor device 100 according to an embodiment of the present invention. 図2Aは、シリコンウェハの断面図である。FIG. 2A is a cross-sectional view of a silicon wafer. 図2Bは、図2Aの要部を拡大して詳細に表わす断面図である。FIG. 2B is an enlarged cross-sectional view illustrating a main part of FIG. 2A in detail. 図3は、水洗している様子を示す図である。FIG. 3 is a diagram showing a state of washing with water. 図4は、カセットを保管した保管箱の図である。FIG. 4 is a diagram of a storage box storing cassettes. 図5Aは、シリコンウェハにシリカ源を塗布した断面図である。FIG. 5A is a cross-sectional view in which a silica source is applied to a silicon wafer. 図5Bは、図5Aの要部を拡大して詳細に表わす断面図である。FIG. 5B is a cross-sectional view illustrating an enlarged main part of FIG. 5A in detail. 図6Aは、シリコンウェハに白金を拡散した断面図である。FIG. 6A is a cross-sectional view in which platinum is diffused into a silicon wafer. 図6Bは、図6Aの要部を拡大して詳細に表わす断面図である。FIG. 6B is an enlarged cross-sectional view showing the main part of FIG. 6A in detail. 図7は、図1の製造方法で製造した半導体装置100(pinダイオード)の断面構造である。FIG. 7 shows a cross-sectional structure of the semiconductor device 100 (pin diode) manufactured by the manufacturing method of FIG. 図8は、オン電圧のバラツキを示す図である。FIG. 8 is a diagram illustrating variation in on-voltage. 図9は、窒素雰囲気での保管時間とオン電圧の関係を示す図である。FIG. 9 is a diagram showing the relationship between the storage time in a nitrogen atmosphere and the on-voltage. 図10は、pinダイオード500の断面構造である。FIG. 10 shows a cross-sectional structure of the pin diode 500. 図11は、pinダイオード500の従来の製造方法を示す工程フロー図である。FIG. 11 is a process flow diagram showing a conventional method for manufacturing the pin diode 500. 図12Aは、シリコンウェハの断面図である。FIG. 12A is a cross-sectional view of a silicon wafer. 図12Bは、図12Aの要部を拡大して詳細に表わす断面図である。FIG. 12B is a cross-sectional view illustrating an enlarged main part of FIG. 12A in detail. 図13は、水洗している様子を示す図である。FIG. 13 is a diagram showing a state of washing with water. 図14Aは、シリコンウェハにシリカ源を塗布した断面図である。FIG. 14A is a cross-sectional view in which a silica source is applied to a silicon wafer. 図14Bは、図14Aの要部を拡大して詳細に表わす断面図である。FIG. 14B is an enlarged cross-sectional view showing a main part of FIG. 14A in detail. 図15Aは、シリコンウェハに白金を拡散した断面図である。FIG. 15A is a cross-sectional view in which platinum is diffused into a silicon wafer. 図15Bは、図15Aの要部を拡大して詳細に表わす断面図である。FIG. 15B is a cross-sectional view illustrating an enlarged main part of FIG. 15A in detail. 図16は、大気中での保管時間とオン電圧の関係を示す図である。FIG. 16 is a diagram showing the relationship between the storage time in the atmosphere and the on-voltage. 図17は、従来のpinダイオードのオン電圧のバラツキを示す図である。FIG. 17 is a diagram showing variation in on-voltage of a conventional pin diode.

実施の形態を以下の実施例で説明する。以下では、半導体ウェハをシリコンウェハとするが、シリコンでなくても構わず、例えばシリコンカーバイド(SiC)、あるいは窒化ガリウム(GaN)などの半導体がある。   Embodiments will be described in the following examples. In the following, the semiconductor wafer is a silicon wafer, but it may not be silicon. For example, there is a semiconductor such as silicon carbide (SiC) or gallium nitride (GaN).

図1は、この発明の一実施例の半導体装置の製造方法を示す工程フロー図である。この半導体装置は、例えば、白金拡散したpinダイオード100である。また、従来の工程と異なるのは工程4であり、シリコンウェハを乾燥させた後のシリコンウェハの保管を大気中で行なうのではなく大量の窒素を流した(30リットル/分以上)窒素雰囲気の保管箱16で行なう点である。その他の工程は従来の工程と同じである。   FIG. 1 is a process flow diagram showing a method of manufacturing a semiconductor device according to one embodiment of the present invention. This semiconductor device is, for example, a platinum-diffused pin diode 100. Also, the difference from the conventional process is the process 4, in which the silicon wafer after the silicon wafer is dried is not stored in the air, but a large amount of nitrogen is flowed (over 30 liters / minute) in a nitrogen atmosphere. This is a point that is performed in the storage box 16. The other processes are the same as the conventional processes.

まず、図2A及び図2Bに示すように、pinダイオード100を構成するアノード層となるp層3、ドリフト層(i層)となるn層2、カソード層となるn層1およびガードリングなどの耐圧構造4が形成され、絶縁膜7(酸化膜)が耐圧構造4上とp層3の外周端上を被覆するように形成されたシリコンウェハ10の表面にレジスト膜11を塗布・硬化させた後、すでにシリコンウェハ10の裏面に形成されている自然酸化膜12をフッ化水素酸(HF)溶液にて除去する(工程1)。First, as shown in FIGS. 2A and 2B, a p layer 3 serving as an anode layer constituting the pin diode 100, an n layer 2 serving as a drift layer (i layer), an n + layer 1 serving as a cathode layer, a guard ring, and the like The resist film 11 is applied and cured on the surface of the silicon wafer 10 formed so that the insulating film 7 (oxide film) covers the withstand voltage structure 4 and the outer peripheral edge of the p layer 3. After that, the natural oxide film 12 already formed on the back surface of the silicon wafer 10 is removed with a hydrofluoric acid (HF) solution (step 1).

つぎに、図3に示すように、複数のシリコンウェハ10をカセット13に収納し、そのカセット13を水15の入った水槽14に浸漬し攪拌してシリコンウェハ10を洗浄する(工程2)。   Next, as shown in FIG. 3, a plurality of silicon wafers 10 are accommodated in a cassette 13, and the cassette 13 is immersed in a water tank 14 containing water 15 and stirred to wash the silicon wafer 10 (step 2).

つぎに、シリコンウェハ10が収納されたカセット13をスピン乾燥機にセットして、シリコンウェハ10をスピン乾燥する(工程3)。このスピン乾燥はバッチ式である。   Next, the cassette 13 containing the silicon wafer 10 is set in a spin dryer, and the silicon wafer 10 is spin-dried (step 3). This spin drying is a batch type.

つぎに、スピン乾燥機から図4に示す保管箱(デシケータ)16にシリコンウェハ10が収納された複数のカセット13を移動し、保管箱16で一緒に保管され次工程に入るまで待機する。保管箱16の構成は、例えばアクリル樹脂製の蓋16aおよび本体16bを、その接合面にOリング(図示せず)を介して密閉する。保管箱16の一方の側面(図4の紙面の左側)にはバルブからなる流入口21と、同じく対面の側面にはバルブからなる吹出口22が備えられている。保管箱16には、流入口21から30リットル/分以上(好ましくは、100リットル/分以上)の窒素17が流れており、吹出口22から保管箱16の外部へ流れ出ている。保管箱16にてシリコンウェハ10を保管するときには、蓋16aと本体16bが密閉されているので、大量の窒素17を保管箱16の内部に十分多く流すことができる。このように窒素を流すことで、酸素濃度が十分小さい(例えば1%以下)窒素雰囲気にてシリコンウェハ10を保管することができる。またシリコンウェハ10の保管時間(待機時間)は10分未満でもよいが、好ましくは10分以上がよい(工程4)。保管されたカセット13は複数あり、順次工程5へ送られる。   Next, the plurality of cassettes 13 in which the silicon wafers 10 are stored are moved from the spin dryer to the storage box (desiccator) 16 shown in FIG. 4, and the cassette 13 is stored together in the storage box 16 and waits for the next process. The storage box 16 is configured such that, for example, an acrylic resin lid 16a and a main body 16b are hermetically sealed to each other through an O-ring (not shown). One side of the storage box 16 (on the left side of the sheet of FIG. 4) is provided with an inlet 21 made of a valve, and similarly, an air outlet 22 made of a valve is provided on the opposite side. Nitrogen 17 of 30 liters / minute or more (preferably 100 liters / minute or more) flows from the inlet 21 to the storage box 16, and flows out of the storage box 16 from the outlet 22. When the silicon wafer 10 is stored in the storage box 16, the lid 16 a and the main body 16 b are sealed, so that a large amount of nitrogen 17 can flow into the storage box 16. By flowing nitrogen in this manner, the silicon wafer 10 can be stored in a nitrogen atmosphere having a sufficiently low oxygen concentration (for example, 1% or less). The storage time (standby time) of the silicon wafer 10 may be less than 10 minutes, but preferably 10 minutes or more (step 4). There are a plurality of stored cassettes 13, which are sequentially sent to step 5.

つぎに、カセット13はシリカ源塗布装置へ1個ずつ搬送され(工程5)、図5A及び図5Bに示すように、白金を含有したシリカ源18をシリコンウェハ10の裏面に1枚づつ塗布する(工程6)。このとき裏面は上側にする。このシリカ源塗布は枚葉式である。1個のカセット13分のシリコンウェハ10への塗布が終了した後、つぎのカセット13がシリカ源塗布装置に搬送される。そのため、最後のカセット13に収納されたシリコンウェハ10は長時間(例えば、1時間程度)待機状態にあるが、窒素17が大量に流れている保管箱16にシリコンウェハ10は入っているので、大気に晒される時間は保管箱16からカセット13を取り出す短い時間である。そのため、自然酸化膜の成長は抑制される。尚、シリカ源18は白金を0.1重量%〜10重量%含有したペーストである。この白金の含有量が0.1重量%未満になると導入量が少な過ぎて良好なダイオード特性が得られなくなる。また、10重量%を超えると、結晶欠陥が多発して、やはり良好なダイオード特性が得られなくなる。また、この白金の含有量は略1重量%が好ましい。   Next, the cassettes 13 are conveyed one by one to the silica source coating device (step 5), and the silica source 18 containing platinum is applied to the back surface of the silicon wafer 10 one by one as shown in FIGS. 5A and 5B. (Step 6). At this time, the back surface is on the upper side. This silica source coating is a single wafer type. After the application of one cassette 13 to the silicon wafer 10 is completed, the next cassette 13 is conveyed to the silica source coating apparatus. Therefore, the silicon wafer 10 stored in the last cassette 13 is in a standby state for a long time (for example, about 1 hour), but the silicon wafer 10 is contained in the storage box 16 in which a large amount of nitrogen 17 flows. The time for exposure to the atmosphere is a short time for taking out the cassette 13 from the storage box 16. Therefore, the growth of the natural oxide film is suppressed. The silica source 18 is a paste containing 0.1 wt% to 10 wt% of platinum. If the platinum content is less than 0.1% by weight, the amount introduced is too small to obtain good diode characteristics. On the other hand, if it exceeds 10% by weight, crystal defects frequently occur, and good diode characteristics cannot be obtained. The platinum content is preferably about 1% by weight.

つぎに、シリカ源18を塗布した後、シリコンウェハ10を恒温槽に搬送し、シリカ源18を硬化させる(工程6)。   Next, after the silica source 18 is applied, the silicon wafer 10 is transported to a thermostat and the silica source 18 is cured (step 6).

つぎに、図6A及び図6Bに示すように、シリコンウェハ10の表面のレジスト膜11を除去した後、裏面がシリカ源18で被覆がされたシリコンウェハ10を拡散炉にセットし、800℃以上(例えば、950℃程度)の高温でシリカ源18の白金19をシリコンウェハ10内に拡散する(工程7)。   Next, as shown in FIGS. 6A and 6B, after removing the resist film 11 on the surface of the silicon wafer 10, the silicon wafer 10 whose back surface is coated with the silica source 18 is set in a diffusion furnace, and 800 ° C. or higher. The platinum 19 of the silica source 18 is diffused into the silicon wafer 10 at a high temperature (for example, about 950 ° C.) (step 7).

つぎに、シリコンウェハ10を拡散炉から取り出し、シリカ源18を除去し、シリコンウェハ10内に形成されたダイオードに電極(アノード電極5、カソード電極6)付けをする(工程8)。   Next, the silicon wafer 10 is taken out from the diffusion furnace, the silica source 18 is removed, and electrodes (anode electrode 5 and cathode electrode 6) are attached to the diode formed in the silicon wafer 10 (step 8).

つぎに、ウェハ状態でダイオードのオン電圧、漏れ電流、耐圧などの素子特性を測定する(工程9)。   Next, device characteristics such as the on-voltage, leakage current, and breakdown voltage of the diode are measured in the wafer state (step 9).

つぎに、規定値から外れたチップには印を付け、チップ化した時に選別して、本発明の半導体装置100である、図7に示すような良品のダイオードが完成する(工程10)。   Next, a chip out of the specified value is marked and selected when the chip is formed to complete a non-defective diode as shown in FIG. 7, which is the semiconductor device 100 of the present invention (step 10).

工程4において、保管箱16に流す窒素17の流量を30リットル/分以上(好ましくは、100リットル/分以上)と大量にすることで、保管箱16の蓋16aを開けてカセット13の出し入れをした場合でも、常に窒素17の雰囲気でシリコンウェハ10を待機させることができる。その結果、待機時間(保管時間)に関係なくシリコンウェハ10に形成される自然酸化膜は薄い厚さに保持される。また、保管時間を10分以上(好ましくは20分以上)とすると、自然酸化膜の厚さは薄く一定に保持されるので、オン電圧などの素子特性のバラツキはさらに小さくなる。   In step 4, by increasing the flow rate of nitrogen 17 flowing to the storage box 16 to 30 liters / minute or more (preferably 100 liters / minute or more), the lid 16a of the storage box 16 is opened and the cassette 13 is taken in and out. Even in this case, the silicon wafer 10 can always be kept in a nitrogen 17 atmosphere. As a result, the natural oxide film formed on the silicon wafer 10 is kept thin regardless of the standby time (storage time). Further, if the storage time is 10 minutes or longer (preferably 20 minutes or longer), the thickness of the natural oxide film is kept thin and constant, so that variations in device characteristics such as on-voltage are further reduced.

図8は、オン電圧のバラツキを示す図である。この図はオン電圧のヒストグラムであり、横軸はオン電圧であり、縦軸は頻度(個数)である。保管条件は、窒素の流量を100リットル/分、保管時間を20分以上とした。オン電圧のバラツキは2.60V〜2.63Vの範囲であり、従来のバラツキ幅の25%となるので、オン電圧のバラツキ幅を大幅に小さくできる。これは、窒素の流量を30リットル/分、保管時間10分以上とした場合もほぼ同じバラツキである。また、窒素の流量を30リットル/分、保管時間なしの場合も従来の図17のオン電圧のバラツキと比べると小さくなる。その結果、良品率は向上する。尚、保管時間は待機時間に相当する。   FIG. 8 is a diagram illustrating variation in on-voltage. This figure is a histogram of on-voltage, the horizontal axis is on-voltage, and the vertical axis is frequency (number). The storage conditions were a nitrogen flow rate of 100 liters / minute and a storage time of 20 minutes or more. The on-voltage variation is in the range of 2.60 V to 2.63 V, which is 25% of the conventional variation width, so that the on-voltage variation width can be greatly reduced. This is the same variation when the flow rate of nitrogen is 30 liters / minute and the storage time is 10 minutes or more. Further, even when the flow rate of nitrogen is 30 liters / minute and there is no storage time, it is smaller than the conventional variation in on-voltage in FIG. As a result, the yield rate is improved. The storage time corresponds to the standby time.

図9は、窒素雰囲気での保管時間とオン電圧の関係を示す図である。図1の工程で保管条件を変えて実験したデータである。縦軸はオン電圧、横軸は保管時間である。また、保管箱16に流す窒素17の流量は、10リットル/分、30リットル/分、100リットル/分の3種類とした。30リットル/分および100リットル/分の場合、保管時間が10分を超えるとオン電圧の低下は急速に抑えられる。このことは、自然酸化膜の成長が10分を超えると飽和傾向となるためである。流量が少ない10リットル/分の場合は、前記の流量の場合と比べてオン電圧の低下の割合が大きく、そのためオン電圧のバラツキは大きくなる。また、オン電圧の低下が抑えられる保管時間の条件は20分以上となり、30リットル/分の場合よりも遅くなる。   FIG. 9 is a diagram showing the relationship between the storage time in a nitrogen atmosphere and the on-voltage. It is the data which experimented by changing the storage conditions in the process of FIG. The vertical axis is on-voltage, and the horizontal axis is storage time. The flow rate of nitrogen 17 flowing through the storage box 16 was three types of 10 liters / minute, 30 liters / minute, and 100 liters / minute. In the case of 30 liters / minute and 100 liters / minute, when the storage time exceeds 10 minutes, the decrease in the on-voltage is rapidly suppressed. This is because when the growth of the natural oxide film exceeds 10 minutes, it tends to be saturated. When the flow rate is 10 liters / minute, the rate of decrease in the on-voltage is larger than that in the case of the above-described flow rate, and thus the variation in the on-voltage is increased. Moreover, the condition of the storage time that suppresses the decrease in the ON voltage is 20 minutes or more, which is slower than the case of 30 liters / minute.

前記したように、窒素17の流量が大きくなると、オン電圧の低下が小さくなる。これは保管箱16からシリコンウェハ10を取り出す際に窒素17と置換される大気(酸素)の量が、窒素17の流量を増やすにつれて減少するためである。このオン電圧の低下が小さいということは、シリコンウェハ10間でのダイオードのオン電圧のバラツキが小さくなるということである。   As described above, when the flow rate of the nitrogen 17 is increased, the decrease in the on-voltage is reduced. This is because the amount of air (oxygen) substituted for nitrogen 17 when the silicon wafer 10 is taken out from the storage box 16 decreases as the flow rate of nitrogen 17 increases. The small decrease in the ON voltage means that the variation in the ON voltage of the diodes between the silicon wafers 10 is small.

前記のことから、シリカ源塗布前にシリコンウェハ10を窒素17の流量が30リットル/分以上流入する保管箱16で保管することで、自然酸化膜の成長が抑制されて、オン電圧のバラツキを小さくすることができる。   From the above, by storing the silicon wafer 10 in the storage box 16 in which the flow rate of nitrogen 17 flows in at least 30 liters / minute before applying the silica source, the growth of the natural oxide film is suppressed, and the on-voltage variation is reduced. Can be small.

また、保管時間を10分以上とすることで、自然酸化膜の成長が飽和し(停止され)、オン電圧の保管時間による依存性が極めて小さくなる。その結果、素子特性のバラツキを一層小さくすることができる。   Further, by setting the storage time to 10 minutes or longer, the growth of the natural oxide film is saturated (stopped), and the dependence of the on-voltage on the storage time becomes extremely small. As a result, variation in element characteristics can be further reduced.

しかし、量産においては、前記の実験を踏まえ、保管条件のバラツキなどを考慮して、保管条件は窒素17の流量が100リットル/分以上、保管時間が20分以上となるようにするとよい。その結果が、前記の図8に示すように、オン電圧のバラツキを極めて小さくすることができる。また、窒素17の流量の上限の目安は、例えば1000リットル/分ではあるが、これより高い流量でも構わない。保管時間の上限については、前述の図9のように保管時間が20分以上であればオン電圧のバラツキは抑えられるので、特に無いものの、保管時間が120分より短ければ、全ての工程のリードタイムの増加の影響は少なくて済む。   However, in mass production, based on the above experiment, taking into account variations in storage conditions, the storage conditions may be such that the flow rate of nitrogen 17 is 100 liters / minute or more and the storage time is 20 minutes or more. As a result, as shown in FIG. 8, the variation in the ON voltage can be extremely reduced. The upper limit of the flow rate of nitrogen 17 is, for example, 1000 liters / minute, but a higher flow rate may be used. As for the upper limit of the storage time, as shown in FIG. 9 above, if the storage time is 20 minutes or more, the ON voltage variation can be suppressed. Therefore, if the storage time is shorter than 120 minutes, all process leads The effect of increasing time is small.

保管箱16の形状等は、図4に示したものには限らない。要は、蓋16aと本体16bが、外気が保管箱16の内部に入らないように密閉されていて、窒素17などの置換ガスの流入口21と吹出口22が備えられていればよい。この流入口21または吹出口22については、バルブの開閉にて置換ガスの流れの方向を制御できることが好ましい。保管箱16の材質についても、例えば蓋16aおよび本体16bが、アクリル等の樹脂の他に、ステンレスを主として構成されていてもよいし、ガラスを主として構成されていてもよい。また、シリコンウェハ10の入ったカセット13の出し入れをする部分が、蓋16aではなく、保管箱16の側面に形成された扉であっても勿論構わない。また、蓋もしくは扉の密閉性を高めるために、パチン錠(Draw Latch)などを用いて本体に締め付けても良い。   The shape or the like of the storage box 16 is not limited to that shown in FIG. In short, the lid 16a and the main body 16b may be sealed so that the outside air does not enter the storage box 16, and the inflow port 21 and the blowout port 22 for the replacement gas such as nitrogen 17 may be provided. About this inflow port 21 or the blower outlet 22, it is preferable that the direction of the flow of substitution gas can be controlled by opening and closing of a valve. Regarding the material of the storage box 16, for example, the lid 16a and the main body 16b may be mainly composed of stainless steel or glass, in addition to resin such as acrylic. Of course, the part where the cassette 13 containing the silicon wafer 10 is taken in and out may be a door formed on the side surface of the storage box 16 instead of the lid 16a. Moreover, in order to improve the sealing property of a lid | cover or a door, you may fasten to a main body using a snap lock (Draw Latch) etc.

さらに置換ガスについては、酸素の含有量が十分小さく、且つ湿度も低いことが重要で、例えば本発明の実施例の窒素17の他に、ヘリウム、アルゴンといった不活性ガス、あるいはこれらの組み合わせであっても構わない。   Further, regarding the replacement gas, it is important that the oxygen content is sufficiently small and the humidity is low. For example, in addition to the nitrogen 17 in the embodiment of the present invention, an inert gas such as helium and argon, or a combination thereof. It doesn't matter.

また、保管箱16の内部の気圧を大気圧よりも減圧しても良い。ただし、ウェハの出し入れの際は、保管箱16の内部の気圧を大気圧に戻して、埃やパーティクルなどが保管箱16に流入しないようにする。   Further, the atmospheric pressure inside the storage box 16 may be reduced below the atmospheric pressure. However, when the wafer is taken in and out, the atmospheric pressure inside the storage box 16 is returned to the atmospheric pressure so that dust, particles, etc. do not flow into the storage box 16.

一方、本発明の実施例では、シリコンウェハ10を窒素雰囲気の保管箱16にて保管するとしたが、保管箱16は必ずしも必要ではなく、保管雰囲気が窒素雰囲気であればよい。例えば、シリコンウェハ10の自然酸化膜12をフッ化水素酸(HF)溶液にて除去し、水15でシリコンウェハ10を洗浄してからスピン乾燥機にて乾燥後、スピン乾燥機からシリカ源18を塗布する塗布装置までシリコンウェハ10を搬送する。このとき、シリコンウェハ10を載せたカセット13をベルトコンベアによる搬送装置にて搬送するようにし、この搬送装置の内部に30リットル/分以上の流量で窒素を流して窒素雰囲気とする。そしてスピン乾燥機と搬送装置の間および搬送装置とシリカ源塗布装置の間の空間も窒素雰囲気とする。そして搬送装置でのシリコンウェハ10の搬送時間を、10分以上とする。こうすることで、保管箱16を用いることなく、シリコンウェハ10を全て窒素雰囲気にて10分以上保管することと同様の効果を奏することができる。   On the other hand, in the embodiment of the present invention, the silicon wafer 10 is stored in the storage box 16 in the nitrogen atmosphere. However, the storage box 16 is not necessarily required, and the storage atmosphere may be a nitrogen atmosphere. For example, the natural oxide film 12 of the silicon wafer 10 is removed with a hydrofluoric acid (HF) solution, the silicon wafer 10 is washed with water 15, dried with a spin dryer, and then the silica source 18 from the spin dryer. The silicon wafer 10 is transported to a coating apparatus that coats. At this time, the cassette 13 on which the silicon wafer 10 is placed is transported by a transport device using a belt conveyor, and nitrogen is flowed into the transport device at a flow rate of 30 liters / minute or more to form a nitrogen atmosphere. A space between the spin dryer and the transport device and between the transport device and the silica source coating device is also a nitrogen atmosphere. And the conveyance time of the silicon wafer 10 in a conveyance apparatus shall be 10 minutes or more. By doing so, it is possible to obtain the same effect as storing all the silicon wafers 10 in a nitrogen atmosphere for 10 minutes or more without using the storage box 16.

上で説明した実施例はダイオードのライフタイム制御に本発明を適用したものであるが、本発明はさらに、ダイオードではなく多数キャリアデバイスである絶縁ゲート型トランジスタ(MOSFET)、あるいは少数キャリアデバイスである絶縁ゲート型バイポーラトランジスタ(IGBT)、あるいはサイリスタやゲートターンオフサイリスタのライフタイム制御でも同様に適用できる。例えばMOSFETは良く知られているように、寄生ダイオードを内蔵しており、この寄生ダイオードが逆回復動作することがある。この逆回復動作を高速化するために白金や金などの重金属を導入してライフタイム制御をすることがある。この重金属(例えば白金)をMOSFETの裏面(ドレイン側)から導入する工程において、本発明の方法を用いれば、ライフタイムのバラつきが小さく、内蔵ダイオードの順電圧降下や逆回復時間などの電気的特性のバラつきが小さいMOSFETを製造することができる。   The embodiment described above is an application of the present invention to lifetime control of a diode. However, the present invention is not an diode but an insulated gate transistor (MOSFET) that is a majority carrier device, or a minority carrier device. The same applies to lifetime control of an insulated gate bipolar transistor (IGBT), or a thyristor or gate turn-off thyristor. For example, as is well known, a MOSFET incorporates a parasitic diode, and this parasitic diode may perform a reverse recovery operation. In order to increase the speed of the reverse recovery operation, lifetime control may be performed by introducing a heavy metal such as platinum or gold. In the process of introducing the heavy metal (for example, platinum) from the back surface (drain side) of the MOSFET, if the method of the present invention is used, the variation in the lifetime is small, and the electrical characteristics such as the forward voltage drop and the reverse recovery time of the built-in diode. MOSFETs with small variations can be manufactured.

また、上で説明した実施例は、ライフタイムキラーとして白金を使用した例であるが、金の場合にも本発明を適用することで、同様の効果を得ることができる。   Moreover, although the Example demonstrated above is an example which uses platinum as a lifetime killer, the same effect can be acquired by applying this invention also in the case of gold | metal | money.

1,51 n
2,52 n層
3,53 p層
4,54 耐圧構造
5,55 アノード電極
6,56 カソード電極
7,57 絶縁膜
10,60 シリコンウェハ
11,61 レジスト膜
12,62 自然酸化膜
13,63 カセット
14,64 水槽
15,65 水
16 保管箱
16a 蓋
16b 本体
17 窒素
18,66 シリカ源
19,67 白金
21 流入口
22 吹出口
1,51 n + layer 2,52 n layer 3,53 p layer 4,54 breakdown voltage structure 5,55 anode electrode 6,56 cathode electrode 7,57 insulating film 10,60 silicon wafer 11,61 resist film 12,62 natural Oxide film 13,63 Cassette 14,64 Water tank 15,65 Water 16 Storage box 16a Lid 16b Body 17 Nitrogen 18,66 Silica source 19,67 Platinum 21 Inlet 22 Outlet

Claims (6)

半導体ウェハに形成された自然酸化膜を除去した後に前記半導体ウェハを窒素雰囲気で保管し、
続いて重金属を含むシリカ源を前記半導体ウェハの上面もしくは下面に塗布してから前記シリカ源を硬化し、
続いて前記半導体ウェハを熱処理することを特徴とする半導体装置の製造方法。
After removing the natural oxide film formed on the semiconductor wafer, store the semiconductor wafer in a nitrogen atmosphere,
Subsequently, the silica source containing a heavy metal is applied to the upper or lower surface of the semiconductor wafer, and then the silica source is cured,
Subsequently, the semiconductor wafer is subjected to a heat treatment.
前記窒素雰囲気では、窒素が30リットル/分以上で流れていることを特徴とする請求項1に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein nitrogen flows at a rate of 30 liters / minute or more in the nitrogen atmosphere. 前記半導体ウェハを前記窒素雰囲気にて保管する時間が10分以上であることを特徴とする請求項1に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein a time for storing the semiconductor wafer in the nitrogen atmosphere is 10 minutes or more. 前記窒素雰囲気では窒素が100リットル/分以上で流れており且つ前記半導体ウェハを前記窒素雰囲気にて保管する時間が20分以上であることを特徴とする請求項1に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein nitrogen flows at 100 liters / minute or more in the nitrogen atmosphere, and a time for storing the semiconductor wafer in the nitrogen atmosphere is 20 minutes or more. . 前記シリカ源に含まれる重金属が、白金もしくは金であることを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the heavy metal contained in the silica source is platinum or gold. 前記シリカ源に含有される白金もしくは金の含有濃度が0.1重量%〜10重量%であることを特徴とする請求項5に記載の半導体装置の製造方法。   6. The method for manufacturing a semiconductor device according to claim 5, wherein the content concentration of platinum or gold contained in the silica source is 0.1 wt% to 10 wt%.
JP2012536204A 2010-09-28 2011-09-27 Manufacturing method of semiconductor device Active JP5716750B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012536204A JP5716750B2 (en) 2010-09-28 2011-09-27 Manufacturing method of semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010216969 2010-09-28
JP2010216969 2010-09-28
PCT/JP2011/005436 WO2012042856A1 (en) 2010-09-28 2011-09-27 Method for producing semiconductor device
JP2012536204A JP5716750B2 (en) 2010-09-28 2011-09-27 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JPWO2012042856A1 true JPWO2012042856A1 (en) 2014-02-06
JP5716750B2 JP5716750B2 (en) 2015-05-13

Family

ID=45892345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012536204A Active JP5716750B2 (en) 2010-09-28 2011-09-27 Manufacturing method of semiconductor device

Country Status (3)

Country Link
JP (1) JP5716750B2 (en)
CN (1) CN103155105B (en)
WO (1) WO2012042856A1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6215099B2 (en) * 2014-03-19 2017-10-18 新電元工業株式会社 Method for manufacturing mesa semiconductor device and mesa semiconductor device
WO2016010097A1 (en) * 2014-07-17 2016-01-21 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
CN105895707B (en) * 2015-01-26 2020-02-07 三垦电气株式会社 Semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54106168A (en) * 1978-02-09 1979-08-20 Toshiba Corp Manufacture of semiconductor device
JPS5544772A (en) * 1978-09-26 1980-03-29 Mitsubishi Electric Corp Manufacture of semiconductor
JPH08186082A (en) * 1994-12-28 1996-07-16 Nec Corp Manufacture of semiconductor device
JP2002231968A (en) * 2001-01-31 2002-08-16 Fuji Electric Co Ltd Semiconductor device and method of manufacturing the same
JP2007088398A (en) * 2004-12-14 2007-04-05 Realize Advanced Technology Ltd Cleaning device, cleaning system using the cleaning device, and method of cleaning substrate to be cleaned
JP2009141015A (en) * 2007-12-04 2009-06-25 Ulvac Japan Ltd Substrate housing container and substrate processing method

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167035A (en) * 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The Silicon carbide semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54106168A (en) * 1978-02-09 1979-08-20 Toshiba Corp Manufacture of semiconductor device
JPS5544772A (en) * 1978-09-26 1980-03-29 Mitsubishi Electric Corp Manufacture of semiconductor
JPH08186082A (en) * 1994-12-28 1996-07-16 Nec Corp Manufacture of semiconductor device
JP2002231968A (en) * 2001-01-31 2002-08-16 Fuji Electric Co Ltd Semiconductor device and method of manufacturing the same
JP2007088398A (en) * 2004-12-14 2007-04-05 Realize Advanced Technology Ltd Cleaning device, cleaning system using the cleaning device, and method of cleaning substrate to be cleaned
JP2009141015A (en) * 2007-12-04 2009-06-25 Ulvac Japan Ltd Substrate housing container and substrate processing method

Also Published As

Publication number Publication date
CN103155105A (en) 2013-06-12
CN103155105B (en) 2016-06-22
WO2012042856A1 (en) 2012-04-05
JP5716750B2 (en) 2015-05-13

Similar Documents

Publication Publication Date Title
JPH11186256A (en) Method of forming thermal oxide film of silicon carbide semiconductor device
JPWO2007105281A1 (en) Method for manufacturing compound semiconductor device and etching solution
JP2008034652A (en) Semiconductor device and manufacturing method therefor
JP2016207789A (en) Passivation processing method, semiconductor structure forming method, and semiconductor structure
JP5716750B2 (en) Manufacturing method of semiconductor device
CN111009464B (en) Manufacturing method of SiC power device chip gate oxide layer and power device
CN114093765A (en) Method for prolonging minority carrier lifetime of silicon carbide film
US20020142500A1 (en) Ultra-thin interface oxidation by ozonated water rinsing for emitter poly structure
JP7024761B2 (en) Nitride semiconductor device and manufacturing method of nitride semiconductor device
US11201049B2 (en) Thiourea organic compound for gallium arsenide based optoelectronics surface passivation
JP2014136658A (en) Group iii nitride semiconductor epitaxial wafer and production method thereof
JP2000101081A (en) Manufacture of device provided with oxide layer on gaas semiconductor
US10541131B2 (en) Indium gallium arsenide surface passivation by sulfur vapor treatment
CN112951911A (en) Enhanced GaN-based high electron mobility transistor and preparation method thereof
JP2013058626A (en) Manufacturing method of semiconductor substrate and semiconductor device
JP5172426B2 (en) Method for crystal growth of III-V compound semiconductor
US20020094699A1 (en) Method for producing a metal oxide semiconductor field effect transistor
US5214003A (en) Process for producing a uniform oxide layer on a compound semiconductor substrate
JP7396922B2 (en) Method for manufacturing nitride semiconductor device
JPH06151304A (en) Compound semiconductor wafer
KR102642227B1 (en) METHOD FOR ENHANCING RELIABILITY OF BETA-Ga2O3 TRANSISTOR
KR101846443B1 (en) Methods for making a oxidation layer for solar cell
US20240079478A1 (en) Preparation method of gallium oxide device based on high-temperature annealing technology and gallium oxide device
JP2010034463A (en) Laser annealing device
JP2001358146A (en) Semiconductor device and its processing method

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150302

R150 Certificate of patent or registration of utility model

Ref document number: 5716750

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250