JPWO2011161858A1 - Power detection circuit - Google Patents
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Abstract
本発明に係る電力検出回路は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする。これにより、RSSIの後段に接続されるAD変換器が高分解能となることによる回路規模、消費電力が増大する問題を解決することができる。The power detection circuit according to the present invention detects the signal power level of the input signal input from the amplifying unit for amplifying the received signal, the mixer unit for converting the signal amplified by the amplifying unit into an intermediate signal, and the mixer unit. A reception intensity detection unit that outputs an analog voltage signal; and an AD converter that converts the analog voltage signal of the reception intensity detection unit into a digital signal, and the reception intensity detection unit includes signal power of the input signal The output characteristics of the analog voltage signal to be output can be switched according to the detection resolution. As a result, it is possible to solve the problem that the circuit scale and the power consumption increase due to the high resolution of the AD converter connected to the subsequent stage of RSSI.
Description
本発明は、入出力特性を可変するRSSIを用いた電力検出回路に関する。 The present invention relates to a power detection circuit using RSSI that varies input / output characteristics.
一般にRSSI(受信信号強度表示)は無線受信信号の電力検出回路に用いられる。例えば、関連する技術として非特許文献1や特許文献1に示されるものがある。
Generally, RSSI (reception signal strength display) is used for a power detection circuit of a radio reception signal. For example, there are those shown in
図24に、非特許文献1に示される電力検出回路1のブロック構成を示す。電力検出回路1は、アンテナ部11と、アンプ部12と、ミキサ部13と、RSSI部14と、AD変換器15とを有する。
FIG. 24 shows a block configuration of the
アンテナ部11は、無線信号を受信する。アンプ部12は、アンテナ部11からのアンテナ受信信号を増幅する。ミキサ部13は、アンプ部12からの出力信号を発振回路16が生成する発振器周波数分低い周波数信号へ変換する。
The
RSSI部14は、ミキサ部13が周波数変換した信号電力のアナログ値を出力する。AD変換器15は、RSSI部14が出力したアナログ値をデジタル値へ変換する。なお、RSSIの前段に帯域制限フィルタが設置される場合もある。
The
図25に、電力検出回路1のRSSI部14の入出力特性を示す。図25のようにRSSI部14は、入力電力に対して出力電圧が対数の関係で変化するため、広いダイナミックレンジでの電力検出が可能である。
FIG. 25 shows input / output characteristics of the
図26に、特許文献1に示される電力検出回路2のブロック構成を示す。電力検出回路2は、電力検出回路1と異なり、アンプ部12が制御信号によりゲインが切替えられる機構を有する。これにより、電力検出回路2は、感度とダイナミックレンジのトレードオフを解決する。具体的には、受信電力が小さいときにはゲインを高く設定することで、雑音の影響を抑制できるため、電力検出回路2は、高感度に電力検出できる(つまり、最低受信電力が小さい)。しかし、この設定において、RSSI部14の最大入力範囲を超えるような大きな電力は検出できない。この場合、アンプ部12のゲインを低く設定する。このことで、電力検出回路2は、大きな電力も検出でき、ダイナミックレンジを拡大できる。
FIG. 26 shows a block configuration of the
しかしながら、非特許文献1や特許文献1に開示されたRSSIを用いた電力検出回路1、2には以下のような問題がある。
However, the
問題点は、異なる電力範囲において検出の分解能が異なる場合(つまり分解能が低い範囲と高い範囲が混在する場合)、高分解能(高ビット)のAD変換器が必要となることである。 The problem is that a high resolution (high bit) AD converter is required when the resolution of detection is different in different power ranges (that is, when a low resolution range and a high resolution range coexist).
例えば、電力検出回路1において、図25に示すように、微小電力範囲−80dBm〜−60dBmにおいて2dB刻みで電力検出したい場合、電力範囲−60dBm〜0dBmでも2dB刻みで電力検出を行う必要がある。このため、微小電力範囲での高い分解能検出により、AD変換器15の所要分解能(ビット数)が決定される。これは、異なる電力範囲であってもRSSI部14の入出力特性が一直線上にあることに起因する。但し、RSSI部14の後段に接続されるAD変換器15の入力電圧範囲内の分解能は一定であるとする。
For example, in the
一般的にAD変換器は、分解能が高くなるほど、回路面積が増大し消費電力も大きくなる。また、線形性が悪化しやすく、雑音耐性も低下するデメリットがある。よって、AD変換器の分解能の低減化が求められる。 In general, in an AD converter, as the resolution increases, the circuit area increases and the power consumption increases. In addition, there is a demerit that linearity is likely to deteriorate and noise resistance is also reduced. Therefore, it is required to reduce the resolution of the AD converter.
本発明の目的は、異なる電力範囲において検出の分解能が異なる場合に、必要なAD変換器の分解能を低減できるRSSIを用いた電力検出回路を提供することである。 An object of the present invention is to provide a power detection circuit using RSSI that can reduce the resolution of a necessary AD converter when the detection resolution is different in different power ranges.
本発明は、受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路である。 The present invention detects the signal power level of the input signal input from the amplifying unit that amplifies the received signal, the mixer unit that converts the signal amplified by the amplifying unit into an intermediate signal, and outputs it as an analog voltage signal A reception intensity detector for outputting, and an AD converter for converting an analog voltage signal of the reception intensity detector into a digital signal, the reception intensity detector according to a detection resolution of the signal power of the input signal Thus, the output characteristic of the output analog voltage signal can be switched.
本発明にかかる電力検出回路は、RSSIの後段に接続されるAD変換器に必要な分解能を低減できる。 The power detection circuit according to the present invention can reduce the resolution required for the AD converter connected to the subsequent stage of RSSI.
発明の実施の形態1
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態1による電力検出回路100を示すブロック図である。電力検出回路100は、アンテナ部111と、アンプ部112と、ミキサ部113と、可変RSSI部114と、AD変換器115とを有する。
Hereinafter, a specific first embodiment to which the present invention is applied will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a
アンテナ部111は、無線信号を受信する。アンプ部112は、アンテナ部111からのアンテナ受信信号を増幅する。ミキサ部113は、アンプ部112からの出力信号を発振回路116が生成する発振器周波数分低い周波数信号へ変換する。
The
可変RSSI部114は、ミキサ部113が周波数変換した信号電力のアナログ値(電圧)を出力する。AD変換器115は、可変RSSI部114が出力したアナログ値をデジタル値へ変換する。なお、可変RSSI部114の前段に帯域制限フィルタを設置してもよい。
The
図2に、可変RSSI部114の具体的な第1の回路例を示す。図2に示すように、可変RSSI部114は、リミッティングアンプLAMP121〜LAMP124と、全波整流器COM121〜COM125と、抵抗R121とを有する。
FIG. 2 shows a specific first circuit example of the
リミッティングアンプLAMP121〜LAMP124は、可変RSSI部114の入力端子INと、ノードN125との間に直列接続されている。リミッティングアンプLAMP121〜LAMP124の出力信号は、それぞれノードN122〜N125に出力される。
The limiting amplifiers LAMP121 to LAMP124 are connected in series between the input terminal IN of the
なお、各リミッティングアンプ間は差動接続(0°と180°信号を用いる)とすることが好ましい。但し、図2では、図面の簡略化のため当該差動接続の構成は省略している。このため、各リミッティングアンプ間が差動接続されている場合は、例えば、ノードN121では差動接続それぞれに対してノードN121A、N121Bが存在することに注意する。各リミッティングアンプ間を差動接続とすることで、雑音等の外乱への耐性を強くすることができる。また、非差動接続の場合(単相信号を用いる場合)に比べて信号振幅を2倍にできるメリットがある。 In addition, it is preferable to make a differential connection (using 0 ° and 180 ° signals) between the limiting amplifiers. However, in FIG. 2, the configuration of the differential connection is omitted for simplification of the drawing. For this reason, when each limiting amplifier is differentially connected, it should be noted that, for example, the node N121 includes nodes N121A and N121B for each differential connection. By making differential connections between the limiting amplifiers, resistance to disturbances such as noise can be increased. Further, there is an advantage that the signal amplitude can be doubled compared to the case of non-differential connection (when a single-phase signal is used).
特に、最近の微細なデジタルCMOSプロセスを用いてRSSIを設計する場合、混載するデジタル回路のスイッチング雑音の問題や、電源電圧の低下による信号振幅低減の問題が顕著となるため、差動接続を用いることがより好ましい。一方で、差動回路内のトランジスタ対のしきい値ずれによるDCオフセットは微細化とともに増加する傾向にある。このため、DCオフセットキャンセル回路を設けたほうが良い。DCオフセットキャンセルの方法には、リミッティングアンプ段間でAC結合する方法や、DCオフセット成分をトランジスタ対へフィードバックして除去する方法などがある。 In particular, when RSSI is designed using a recent fine digital CMOS process, the problem of switching noise in a digital circuit to be embedded and the problem of signal amplitude reduction due to a decrease in power supply voltage become prominent. It is more preferable. On the other hand, the DC offset due to the threshold shift of the transistor pair in the differential circuit tends to increase with miniaturization. For this reason, it is better to provide a DC offset cancel circuit. DC offset canceling methods include a method of AC coupling between limiting amplifier stages, a method of removing a DC offset component by feedback to a transistor pair, and the like.
リミッティングアンプLAMP121〜LAMP124は、それぞれ入力信号をゲインG倍に増幅して出力する。一般に、全リミッティングアンプのゲインGは同一にする。但し、入力信号が大きくなっていくと、(電源電圧により制限される)ある一定振幅で飽和する。リミッティングアンプLAMP121〜LAMP124は、このゲインGを制御信号CNTL1により可変する。このことにより、可変RSSI部114の入出力特性、具体的には入力電圧に対する出力電圧の傾きを変えることができる。
Each of the limiting amplifiers LAMP121 to LAMP124 amplifies the input signal by a gain G and outputs the amplified signal. In general, the gain G of all limiting amplifiers is the same. However, as the input signal increases, it saturates at a certain amplitude (limited by the power supply voltage). The limiting amplifiers LAMP121 to LAMP124 vary this gain G by the control signal CNTL1. Thus, the input / output characteristics of the
全波整流器COM121〜COM125は、それぞれ入力信号であるノードN121〜N125に印加される信号の信号振幅に応じて電流をノードN126へ出力する。ここで、差動信号が入力される場合、整流器は信号差の絶対値に応じて電流を出力する。例えば、信号差の絶対値が小さいときには電流を多く、逆に信号差の絶対値が大きいときには電流を少なく出力する。なお、これとは逆の特性になるよう設計しても良い。このとき、可変RSSI部114の入力電力に対して出力電圧が線形の関係になるようにするには、整流器を入力電圧の二乗に対して出力電流が比例するように設計することが望ましい。
Full-wave rectifiers COM121 to COM125 output currents to node N126 in accordance with the signal amplitudes of signals applied to nodes N121 to N125, which are input signals, respectively. Here, when a differential signal is input, the rectifier outputs a current according to the absolute value of the signal difference. For example, when the absolute value of the signal difference is small, the current is increased. Conversely, when the absolute value of the signal difference is large, the current is decreased. In addition, you may design so that it may become a characteristic contrary to this. At this time, in order for the output voltage to have a linear relationship with the input power of the
また、可変RSSI部114には、抵抗R121へ流れ込む電流のAC成分を除去するローパスフィルタを設けるほうがより好ましい。例えば、この抵抗R121と並列に容量素子を付加する等が考えられる。これにより、可変RSSI部114の出力Vout(RSSI)を平滑化できる。このため、後段のAD変換器115のデジタル出力コードの時間変動を小さくできる。
Moreover, it is more preferable to provide the
図3に、ゲインが可変であるリミッティングアンプLAMP121〜LAMP124の具体的な回路例を示す。なお、リミッティングアンプLAMP121〜LAMP124は同様の構成であるため、リミッティングアンプLAMP121を代表例として、図3に示す。図3に示すように、リミッティングアンプLAMP121は、NMOSトランジスタMN131A、MN131Bと、抵抗R131A、R131Bと、定電流源CC131A、CC131Bと、抵抗R132とを有する。 FIG. 3 shows a specific circuit example of the limiting amplifiers LAMP121 to LAMP124 having variable gains. Since the limiting amplifiers LAMP121 to LAMP124 have the same configuration, the limiting amplifier LAMP121 is shown as a representative example in FIG. As illustrated in FIG. 3, the limiting amplifier LAMP121 includes NMOS transistors MN131A and MN131B, resistors R131A and R131B, constant current sources CC131A and CC131B, and a resistor R132.
抵抗R131Aは、電源端子VDDと出力端子OUT_Nとの間に接続される。NMOSトランジスタMN131Aは、ドレインが出力端子OUT_N、ソースがノードN131Aに接続される。また、ゲートに差動入力信号IN_Pが入力される。定電流源CC131Aは、ノードN131Aと接地端子GNDとの間に接続される。 The resistor R131A is connected between the power supply terminal VDD and the output terminal OUT_N. The NMOS transistor MN131A has a drain connected to the output terminal OUT_N and a source connected to the node N131A. Further, the differential input signal IN_P is input to the gate. Constant current source CC131A is connected between node N131A and ground terminal GND.
抵抗R131Bは、電源端子VDDと出力端子OUT_Pとの間に接続される。NMOSトランジスタMN131Bは、ドレインが出力端子OUT_P、ソースがノードN131Bに接続される。また、ゲートに差動入力信号IN_Nが入力される。定電流源CC131Bは、ノードN131Bと接地端子GNDとの間に接続される。 The resistor R131B is connected between the power supply terminal VDD and the output terminal OUT_P. The NMOS transistor MN131B has a drain connected to the output terminal OUT_P and a source connected to the node N131B. Further, the differential input signal IN_N is input to the gate. Constant current source CC131B is connected between node N131B and ground terminal GND.
抵抗R132は、ノードN131AとN131Bとの間に接続される。また、抵抗R131A、R131Bの抵抗値をR131とし、抵抗R132の抵抗値をR132とすると、リミッティングアンプLAMP121のゲインGは、簡単にはR131/R132としてあらわせる。よって、抵抗R131A、R131BもしくはR132の抵抗値を可変することで、リミッティングアンプのゲインGを変えられる。但し、高周波電流が流れるR131A、R131Bを可変とするのではなく、低周波電流が流れるR132を可変したほうが、設計が容易となる利点がある。なお、図3は、抵抗R132を制御信号CNTL1で可変とする構成の例である。 Resistor R132 is connected between nodes N131A and N131B. If the resistance values of the resistors R131A and R131B are R131 and the resistance value of the resistor R132 is R132, the gain G of the limiting amplifier LAMP121 is simply expressed as R131 / R132. Therefore, the gain G of the limiting amplifier can be changed by changing the resistance value of the resistor R131A, R131B or R132. However, the R131A and R131B through which the high-frequency current flows are not variable, but the R132 through which the low-frequency current flows is advantageous in that the design is facilitated. FIG. 3 shows an example of a configuration in which the resistor R132 is variable by the control signal CNTL1.
また、抵抗R131A、R131BもしくはR132の可変抵抗は、トランジスタ等のスイッチにより複数の抵抗素子を制御信号CNTL1(デジタル信号)に応じてオン・オフ制御することで構成できる。ただし、スイッチのサイズは、寄生抵抗を考慮して十分に大きく設計する方が望ましい。また、この回路のゲインはR131/R132の抵抗比だけで決定されるため、PVT(Process、Voltage、Temperature)ばらつき耐性が高い。 The variable resistance of the resistors R131A, R131B, or R132 can be configured by controlling on / off of a plurality of resistance elements according to a control signal CNTL1 (digital signal) by a switch such as a transistor. However, it is desirable that the size of the switch is designed to be sufficiently large in consideration of the parasitic resistance. Further, since the gain of this circuit is determined only by the resistance ratio of R131 / R132, it has a high resistance to PVT (Process, Voltage, Temperature) variation.
図4に、可変RSSI部114の具体的な第2の回路例を示す。図4の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、電流電圧変換用の抵抗R121を可変抵抗RV121に変更している。この可変抵抗RV121の抵抗値を変えることで、可変RSSI部114の入出力特性を変えられる。例えば、抵抗値を大きくすると、傾き(入力電力に対する出力電圧)は大きくなる。可変抵抗は、先述したように、スイッチにより複数の抵抗素子を制御信号CNTL1(デジタル信号)に応じてオン・オフ制御することで構成できる。
FIG. 4 shows a specific second circuit example of the
図5に、可変RSSI部114の具体的な第3の回路例を示す。図5の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、全波整流器の電流を可変とする。この電流可変型の全波整流器をCOMV121〜COMV125とする。電流可変型の全波整流器COMV121〜COMV125により、電流I1〜I5の電流値を変えることで、可変RSSI部114の入出力特性を変えられる。例えば、電流量を増やすと、傾きは大きくなる。また、全波整流器の電流を遮断することで、入出力特性は平行移動する。さらに、その電流を遮断する全波整流器の段数を増やすことで、平行移動量は大きくなる。
FIG. 5 shows a specific third circuit example of the
図6に、電流可変型の全波整流器COMV121〜COMV125の具体的な回路例を示す。なお、電流可変型の全波整流器COMV121〜COMV125は同様の構成であるため、全波整流器COMV121を代表例として、図6に示す。図6に示すように、全波整流器COMV121は、PMOSトランジスタMP141〜MP145と、NMOSトランジスタMN141〜MN146と、スイッチSW141、SW142とを有する。 FIG. 6 shows a specific circuit example of the current variable type full-wave rectifiers COMV121 to COMV125. Since the current variable type full-wave rectifiers COMV121 to COMV125 have the same configuration, FIG. 6 shows the full-wave rectifier COMV121 as a representative example. As illustrated in FIG. 6, the full-wave rectifier COMV121 includes PMOS transistors MP141 to MP145, NMOS transistors MN141 to MN146, and switches SW141 and SW142.
PMOSトランジスタMP141は、ソースが電源端子VDD、ドレインとゲートがノードN141に接続される。PMOSトランジスタMP142は、ソースが電源端子VDD、ドレインがノードN142、ゲートがノードN141に接続される。PMOSトランジスタMP143は、ソースが電源端子VDD、ドレインとゲートがノードN142に接続される。 The PMOS transistor MP141 has a source connected to the power supply terminal VDD and a drain and gate connected to the node N141. The PMOS transistor MP142 has a source connected to the power supply terminal VDD, a drain connected to the node N142, and a gate connected to the node N141. The PMOS transistor MP143 has a source connected to the power supply terminal VDD and a drain and gate connected to the node N142.
PMOSトランジスタMP144は、ソースが電源端子VDD、ドレインが出力端子OUTに接続される。PMOSトランジスタMP145は、ソースが電源端子VDD、ドレインが出力端子OUTに接続される。 The PMOS transistor MP144 has a source connected to the power supply terminal VDD and a drain connected to the output terminal OUT. The PMOS transistor MP145 has a source connected to the power supply terminal VDD and a drain connected to the output terminal OUT.
スイッチSW141は、デジタル制御信号CNTL1に応じて、PMOSトランジスタMP144のゲートを電源端子VDDもしくはノードN142に接続する。スイッチSW142は、デジタル制御信号CNTL1に応じて、PMOSトランジスタMP145のゲートを電源端子VDDもしくはノードN142に接続する。 The switch SW141 connects the gate of the PMOS transistor MP144 to the power supply terminal VDD or the node N142 according to the digital control signal CNTL1. The switch SW142 connects the gate of the PMOS transistor MP145 to the power supply terminal VDD or the node N142 according to the digital control signal CNTL1.
NMOSトランジスタMN141は、ドレインがノードN141、ソースがノードN143に接続される。NMOSトランジスタMN142は、ドレインがノードN142、ソースがノードN144に接続される。NMOSトランジスタMN141、MN142のゲートには、差動入力信号IN_Pが入力される。 The NMOS transistor MN141 has a drain connected to the node N141 and a source connected to the node N143. The NMOS transistor MN142 has a drain connected to the node N142 and a source connected to the node N144. The differential input signal IN_P is input to the gates of the NMOS transistors MN141 and MN142.
NMOSトランジスタMN143は、ドレインがノードN142、ソースがノードN143に接続される。NMOSトランジスタMN144は、ドレインがノードN141、ソースがノードN144に接続される。NMOSトランジスタMN143、MN144のゲートには、差動入力信号IN_Nが入力される。 The NMOS transistor MN143 has a drain connected to the node N142 and a source connected to the node N143. The NMOS transistor MN144 has a drain connected to the node N141 and a source connected to the node N144. The differential input signal IN_N is input to the gates of the NMOS transistors MN143 and MN144.
NMOSトランジスタMN145は、ドレインがノードN143、ソースが接地端子GNDに接続される。NMOSトランジスタMN146は、ドレインがノードN144、ソースが接地端子GNDに接続される。NMOSトランジスタMN145、MN146のゲートには、バイアス電圧BIASが印加される。 The NMOS transistor MN145 has a drain connected to the node N143, and a source connected to the ground terminal GND. The NMOS transistor MN146 has a drain connected to the node N144 and a source connected to the ground terminal GND. A bias voltage BIAS is applied to the gates of the NMOS transistors MN145 and MN146.
なお、PMOSトランジスタMP141〜MP143と、NMOSトランジスタMN141〜MN146とで、整流部を構成するものとする。また、PMOSトランジスタMP143のドレイン電流を整流電流と称す。 The PMOS transistors MP141 to MP143 and the NMOS transistors MN141 to MN146 constitute a rectifying unit. The drain current of the PMOS transistor MP143 is referred to as a rectified current.
上記回路構成からもわかるように、PMOSトランジスタMP143と、MP144、MP145は、それぞれスイッチSW141、SW142を経由してカレントミラー接続されている。よって、スイッチSW141、SW142により、PMOSトランジスタMP144、MP145のゲートがノードN142に接続される場合、PMOSトランジスタMP144、MP145は、それぞれオン状態となり、PMOSトランジスタMP143のドレイン電流に応じたミラー電流を流す。なお、この状態では、PMOSトランジスタMP144、MP145が電流源とみなすことができる。一方、スイッチSW141、SW142により、PMOSトランジスタMP144、MP145のゲートが電源端子VDDに接続される場合、PMOSトランジスタMP144、MP145がオフ状態となり、電流を流さない。 As can be seen from the above circuit configuration, the PMOS transistors MP143, MP144, and MP145 are current mirror connected via the switches SW141 and SW142, respectively. Therefore, when the gates of the PMOS transistors MP144 and MP145 are connected to the node N142 by the switches SW141 and SW142, the PMOS transistors MP144 and MP145 are turned on, and a mirror current corresponding to the drain current of the PMOS transistor MP143 flows. In this state, the PMOS transistors MP144 and MP145 can be regarded as current sources. On the other hand, when the gates of the PMOS transistors MP144 and MP145 are connected to the power supply terminal VDD by the switches SW141 and SW142, the PMOS transistors MP144 and MP145 are turned off and no current flows.
また、カレントミラー回路の出力側を構成するPMOSトランジスタMP144、MP145は、それぞれゲートサイズが異なるように設計されている。例えば、PMOSトランジスタMP145のオン電流が、PMOSトランジスタMP144のオン電流の2倍となるようにゲートサイズが設計される。 The PMOS transistors MP144 and MP145 constituting the output side of the current mirror circuit are designed to have different gate sizes. For example, the gate size is designed so that the on-current of the PMOS transistor MP145 is twice the on-current of the PMOS transistor MP144.
PMOSトランジスタMP144、MP145は、デジタル制御信号CNTL1により出力電流をデジタル制御可能である。このことにより、0倍、1倍、2倍、3倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号CNTL1によりPMOSトランジスタMP144だけオンとなる場合、全波整流器COMV121の出力電流は1倍となる。PMOSトランジスタMP145だけオンとなる場合、全波整流器COMV121の出力電流は2倍となる。PMOSトランジスタMP144、MP145がオンとなる場合、全波整流器COMV121の出力電流は3倍となる。そして、PMOSトランジスタMP144、MP145がオフとなる場合、全波整流器COMV121の出力電流は0となる。 The PMOS transistors MP144 and MP145 can digitally control the output current by a digital control signal CNTL1. As a result, it is possible to output a current weighted to a size of 0 times, 1 time, 2 times, and 3 times. For example, when only the PMOS transistor MP144 is turned on by the digital control signal CNTL1, the output current of the full-wave rectifier COMV121 becomes 1 time. When only the PMOS transistor MP145 is turned on, the output current of the full-wave rectifier COMV121 is doubled. When the PMOS transistors MP144 and MP145 are turned on, the output current of the full-wave rectifier COMV121 is tripled. When the PMOS transistors MP144 and MP145 are turned off, the output current of the full-wave rectifier COMV121 is zero.
図7に、可変RSSI部114の具体的な第4の回路例を示す。図7の可変RSSI部114は、図2の回路構成と異なり、リミッティングアンプのゲインは固定したまま、抵抗端電圧を変換して出力するオフセット−ゲイン可変回路150により、可変RSSI部114の入出力特性を変えられる。
FIG. 7 shows a specific fourth circuit example of the
図8に、オフセット―ゲイン可変回路150の具体的な回路例を示す。オフセット―ゲイン可変回路150は、ソースフォロワ回路151と、増幅回路152とを有する。ソースフォロワ回路151は、NMOSトランジスタMN151と、定電流源CC151とを有する。増幅回路152は、オペアンプOPA152と、抵抗R152と、可変抵抗RV152とを有する。
FIG. 8 shows a specific circuit example of the offset-
NMOSトランジスタMN151は、ドレインが電源端子VDD、ソースがノードN151、ゲートがオフセット―ゲイン可変回路150の入力端子INに接続される。定電流源CC151は、ノードN151と接地端子GNDとの間に接続される。
The NMOS transistor MN151 has a drain connected to the power supply terminal VDD, a source connected to the node N151, and a gate connected to the input terminal IN of the offset-
オペアンプOPA152は、非反転入力端子がノードN151、反転入力端子がノードN152、出力端子がオフセット―ゲイン可変回路150の出力端子OUTに接続される。抵抗R152は、オフセット―ゲイン可変回路150の出力端子OUTとノードN152との間に接続される。可変抵抗RV152は、ノードN152と接地端子GNDとの間に接続される。
The operational amplifier OPA152 has a non-inverting input terminal connected to the node N151, an inverting input terminal connected to the node N152, and an output terminal connected to the output terminal OUT of the offset-
可変抵抗RV152は、先述したように、スイッチにより複数の抵抗素子を制御信号CNTL1(デジタル信号)に応じてオン・オフ制御することにより構成できる。そして、この可変抵抗RV152の抵抗値に応じて、増幅回路152のゲインを可変できる。なお、図8の例では、ソースフォロワ回路151を前段、増幅回路152を後段としてオフセット―ゲイン可変回路150を構成しているが、逆に増幅回路152を前段、ソースフォロワ回路151を後段としてもよい。
As described above, the variable resistor RV152 can be configured by performing on / off control of a plurality of resistance elements according to a control signal CNTL1 (digital signal) by a switch. The gain of the
また、図8の例では、ソースフォロワ回路1つの構成であるが、オフセット―ゲイン可変回路150において複数のソースフォロワ回路を接続してもよい。複数のソースフォロワ回路を経由させるか、させないかでオフセット値を可変させることができる。
Further, in the example of FIG. 8, the configuration is one source follower circuit, but a plurality of source follower circuits may be connected in the offset-
なお、オフセット―ゲイン可変回路150の入出力信号はDC信号であるため、オフセット―ゲイン可変回路150の設計は比較的容易である。
Since the input / output signal of the offset-
以上、第1〜第4の回路構成の可変RSSI部114を示したが、それぞれの特徴を組み合わせた構成を採用してもよい。このことにより、可変RSSI部114の入出力特性を切替えられることは明らかである。
The
図9に、電力強度範囲によって電力検出回路の所要分解能が異なる場合の具体例を示した模擬図を示す。具体的には、電力検出回路は、微小電力範囲−80dBm〜−60dBm(1mWが0dBmに相当)の範囲では2dB刻みと高分解能で、電力範囲−60dBm〜0dBmの範囲では10dB刻みと低分解能で電力検出する。このような高分解能な微小電力検出回路は、テレビの空き周波数を利用するIEEE802.22やIEEESCC41等に代表される、コグニティブ無線のスペクトラムセンシングとして用いることができる。例えば、北米においてはおよそ50MHz〜700MHzにわたるデジタルTVのバンドの使用が認可されている。このコグニティブ無線では、その周波数が使用されているか否かを判断するために、高精度な電力検出が要求される。したがって、微小電力検出は高分解能である必要がある。逆に言えば、非微小電力検出は高分解能である必要がない。なお、ここでは異なる2つの電力範囲で異なる分解能を有する場合について述べたものの、2以上の複数の分解能を有する場合に同様に拡張することは容易である。 FIG. 9 is a simulation diagram showing a specific example when the required resolution of the power detection circuit differs depending on the power intensity range. Specifically, the power detection circuit has a high resolution of 2 dB in a minute power range of −80 dBm to −60 dBm (1 mW corresponds to 0 dBm), and a low resolution of 10 dB in a power range of −60 dBm to 0 dBm. Detect power. Such a high-resolution minute power detection circuit can be used as a spectrum sensing of cognitive radio represented by IEEE 802.22 or IEEE ESCC 41 that uses an idle frequency of a television. For example, in North America, the use of digital TV bands ranging from approximately 50 MHz to 700 MHz is authorized. In this cognitive radio, high-precision power detection is required to determine whether or not the frequency is used. Therefore, the minute power detection needs to have high resolution. Conversely, non-micro power detection need not have high resolution. Although the case where the two different power ranges have different resolutions has been described here, it is easy to similarly extend to the case of having two or more resolutions.
ここで、図25に示したように、関連技術にかかる電力検出回路1は、RSSI部14の入力電力に対して出力電圧が一直線上にしかないとき、狭い微小電力範囲での高い分解能検出により、AD変換器15の所要分解能(ビット数)が決定される。つまり、1dBあたりのRSSI部14の出力電圧Vout(RSSI)が小さいため、AD変換器15の1LSBステップ電圧を小さく設計せざるを得ない。
Here, as shown in FIG. 25, the
ここで、図10に、本実施の形態1にかかる電力検出回路100の可変RSSI部114の入出力特性およびその後段のAD変換器115の所要分解能を示す。本実施の形態1の電力検出回路100では、図10に示すように、異なる分解能で入出力特性を示す直線を分割して切替えることが可能である。例えば、図10に示すように、−80dBm〜−60dBmの範囲の直線特性(図中Aの直線)と、−60dBm〜0dBmの範囲の直線特性(図中Bの直線)に分割して切り替えることが可能である。これにより、直線の傾き(=1dBあたりの可変RSSI部114の出力電圧)を大きくできるため、図25に特性を示した関連技術にかかる電力検出回路1と比べて、AD変換器の所要分解能を低減することができる。このことにより、AD変換器115の面積や消費電力を関連技術よりも削減することが可能であり、また、線形性や雑音耐性を改善することもできる。
Here, FIG. 10 shows the input / output characteristics of the
図11に、本実施の形態1の具体的なシミュレーション実行結果例を示す。この実行結果で用いられた可変RSSI部114は、1段あたり10dBのゲインを持つ6段のリミッティングアンプから構成されているとともに、入出力特性は電流可変型の全波整流器により切替えられる。この図11は、可変RSSI部114への入力電力をスイープしたときの、出力電圧Vout(RSSI)、および線形理想値からの誤差をプロットしたものである。大電力検出時には、全ての全波整流器を1倍の出力電流で動作させるのに対して、微小電力検出時には後段3段の全波整流器を3倍の出力電流で動作させる。これにより、大電力検出時の傾きに対して、微小電力検出時の傾きを2.4倍に大きくすることができる。このため、関連技術に比べて、AD変換器のビット数はおよそ1.2ビット削減できる。なお、削減ビット数は、Log2(微小電力検出時の傾き/大電力検出時の傾き)から算出した。
FIG. 11 shows a specific simulation execution result example of the first embodiment. The
発明の実施の形態2
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2は、実施の形態1と同様、本発明を電力検出回路に適用したものである。図12に本実施の形態2にかかる電力検出回路200の構成の一例を示す。
Hereinafter, a specific second embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the second embodiment, as in the first embodiment, the present invention is applied to a power detection circuit. FIG. 12 shows an example of the configuration of the
図12に示すように、電力検出回路200は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、AD変換器115とを有する。なお、図12に示された符号のうち、図1と同じ符号を付した構成は、図1と同様の構成を示している。本実施の形態2にかかる電力検出回路200が実施の形態1にかかる電力検出回路100と異なる点は可変アンプ部212である。よって、本実施の形態2では、その実施の形態1との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
As illustrated in FIG. 12, the
可変アンプ部212は、ゲインを可変とすることができる。図13に可変アンプ部212のブロック構成の一例を示す。図13に示すように、可変アンプ部212は、サブ増幅器AMP221、AMP222と、スイッチ回路SW221、SW222とを有する。
The
サブ増幅器AMP221とスイッチ回路SW221とは、可変アンプ部212の入力端子INと出力端子OUTとの間に直列接続されている。サブ増幅器AMP222とスイッチ回路SW222とは、可変アンプ部212の入力端子INと出力端子OUTとの間に直列接続されている。また、サブ増幅器AMP221、スイッチ回路SW221と、サブ増幅器AMP222、スイッチ回路SW222とが並列接続されている。
The sub amplifier AMP 221 and the switch circuit SW 221 are connected in series between the input terminal IN and the output terminal OUT of the
サブ増幅器AMP221とAMP222とは異なるゲインを有している。例えば、サブ増幅器AMP221のゲインを0dB、サブ増幅器AMP222のゲインを20dBとする。スイッチ回路SW221、SW222は、制御信号CNTL2に応じてどちらか一方がオン状態となるよう動作する。このことにより、可変アンプ部212は、0dB、20dBのゲインを切り替えることができる。
The sub-amplifiers AMP221 and AMP222 have different gains. For example, the gain of the sub amplifier AMP 221 is 0 dB, and the gain of the sub amplifier AMP 222 is 20 dB. The switch circuits SW221 and SW222 operate so that one of them is turned on in response to the control signal CNTL2. Thus, the
更に、各サブ増幅器が可変抵抗素子、可変トランスコンダクタンス回路等の調整機構によって、ゲインを切替えられるようにしてもよい。例えば、各サブ増幅器が図8の増幅器152のように、可変抵抗によりゲインを可変とするような例が想定される。
Furthermore, the gain of each sub-amplifier may be switched by an adjusting mechanism such as a variable resistance element or a variable transconductance circuit. For example, an example is assumed in which the gain of each sub-amplifier is variable by a variable resistor as in the
次に、本実施の形態2にかかる電力検出回路200の動作と効果について、図面を参照して詳細に説明する。
Next, the operation and effect of the
まず、関連技術にかかる電力検出回路2(図26参照)におけるRSSI部14の入出力特性および後段のAD変換器15の所要分解能を示したグラフを、図14に示す。このAD変換器15の想定する所要分解能は、図25で先述したものと同じである。電力検出回路2のアンプ部12は、制御信号によりゲインが切替えられる機構を有する。このゲインが、例えば0dBと20dBで切替えられる場合を考える。
First, FIG. 14 is a graph showing the input / output characteristics of the
この場合、アンプ部12が20dBのゲインを有することから、図25と同じアンテナ入力電力範囲(−80dBm〜0dBm)を得るためには、RSSI部14の入力電力範囲を−60dBm〜0dBmにすればよい。つまり、例えばアンテナ入力電力が最低の−80dBmの場合、アンプのゲインを20dBに設定することで、RSSI部14の入力電力は−60dBmとなる。よって、RSSI部14のダイナミックレンジが同じ条件下では、図25に示した場合と比べ、このような構成はより微小な電力検出ができる。
In this case, since the
逆に、アンテナ入力電力が最高の0dBmの場合、アンプ部12のゲインを0dBmに設定することで、RSSI部14の入力電力は0dBmとなる。よって、制御信号によりゲインが切替えられることにより、図25と同様のダイナミックレンジを得ることができる。
Conversely, when the antenna input power is 0 dBm, which is the highest, the input power of the
以上から、関連技術にかかる電力検出回路2は、アンテナ入力電力範囲に応じてアンプ部12のゲインを切替えることで、高感度かつ広ダイナミックレンジで電力検出できる。しかし、RSSI部13の入出力特性は−60dBm〜0dBmで同一である。つまり、電力検出回路2は、−60dBのダイナミックレンジと微小電力検出時の高い分解能(例えば、−60dBm〜−40dBmの電力範囲に要求される分解能)を有する。ここから、電力検出回路2は、電力検出回路1と同様、AD変換器15の所要分解能(ビット数)が高くなる問題を有している。
As described above, the
ここで、本実施の形態2の電力検出回路200における可変RSSI部114の入出力特性および後段のAD変換器115の所要分解能を示したグラフを図15に示す。図15に示すように、本実施の形態2にかかる電力検出回路200では、図14に特性を示した電力検出回路2と異なり、検出電力範囲に応じて、異なる分解能で直線を分割して切替えることができる。電力検出回路200は、大信号入力時には、可変アンプ部112のゲインを0dBに設定するとともに、可変RSSI部114の入出力特性が−60〜0dBmで変化するように設定する。これは、アンテナ入力電力範囲では、−60〜0dBmでの変化に相当する。
Here, FIG. 15 is a graph showing the input / output characteristics of the
一方、電力検出回路200は、微小信号電力入力時には、可変アンプ部112のゲインを20dBに設定するとともに、可変RSSI部114の入出力特性が−60〜−40dBmで変化するように切替える。これは、アンテナ入力電力範囲では、−80〜−60dBmでの変化に相当する。これにより、直線の傾き(1dBあたりのRSSI出力電圧)を大きくできる。このため、図14に特性を示した電力検出回路2と比べて、AD変換器115の所要分解能を低減できる。このことにより、AD変換器115の面積や消費電力を削減することが可能となる。また、AD変換器115の線形性や雑音耐性を改善することもできる。
On the other hand, when a minute signal power is input, the
発明の実施の形態3
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3は、実施の形態1、2と同様、本発明を電力検出回路に適用したものである。図16に本実施の形態3にかかる電力検出回路300の構成の一例を示す。
Hereinafter, a specific third embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the third embodiment, as in the first and second embodiments, the present invention is applied to a power detection circuit. FIG. 16 shows an example of the configuration of the
図16に示すように、電力検出回路300は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、AD変換器115と、DSP(デジタル信号プロセッサ)部316とを有する。なお、図16に示された符号のうち、図12と同じ符号を付した構成は、図12と同様の構成を示している。本実施の形態3にかかる電力検出回路300が実施の形態2にかかる電力検出回路200と異なるのは、電力検出回路300が更にDSP部316を備える点である。よって、本実施の形態3では、その実施の形態2との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
As shown in FIG. 16, the
DSP部316は、AD変換器115を経由して可変RSSI部114の出力するアナログ信号(電圧)により、可変RSSI部114が入力する入力信号の電力が検出範囲外(オーバーレンジ)となっているかを判定する。そして、DSP部316は、その判定結果に応じて、制御信号CNTL1を生成する。なお、DSP部316を判定部と称する。
Whether the power of the input signal input to the
次に、本実施の形態3にかかる電力検出回路300の動作と効果について図面を参照して詳細に説明する。
Next, operations and effects of the
図17に、本実施の形態3にかかる電力検出回路300の動作を示す第1のフローチャートを示す。図17に示すように、まず、電力検出回路300を実施の形態2で先述した高分解能、かつ微弱電力検出用の設定に初期化する(S301)。そして、電力検出回路300が電力検出を実行(S302)した際に、DSP部316はオーバーレンジであるかどうかを判断することにより、電力検出回路300の次の動作を決定する(S303)。
FIG. 17 shows a first flowchart showing the operation of the
オーバーレンジでない場合(S303NO)は、電力検出回路300の動作はそのまま終了する。逆にオーバーレンジである場合(S303YES)は、DSP部316は、制御信号CNTL1により、電力検出回路300の設定を先述した低分解能、大電力検出用の設定へ変更する(S304)。その後、電力検出回路300は電力検出を実行(S305)して終了する。このようなフローを用いることで、入力電力に自動的に追従して電力検出回路300の設定を切替えて電力検出できる。
When it is not the overrange (NO in S303), the operation of the
図18は、本実施の形態3にかかる電力検出回路300の動作を示す第2のフローチャートである。本フローチャートは、図17の例とちょうど逆の動作を示す。
FIG. 18 is a second flowchart showing the operation of the
図18に示すように、まず、電力検出回路300を低分解能、大電力検出用の設定に初期化する(S311)。そして、電力検出回路300が電力検出を実行(S312)した際に、DSP部316はアンダーレンジであるかどうかの判断をすることにより、電力検出回路300の次の動作を決定する(S313)。
As shown in FIG. 18, first, the
アンダーレンジでない場合(S313NO)は、電力検出回路300の動作はそのまま終了する。逆にアンダーレンジである場合(S313YES)は、DSP部316は、制御信号CNTL1により、電力検出回路300の設定を実施の形態2で先述した高分解能、微小電力検出用の設定へ変更する(S314)。その後、電力検出回路300は電力検出を実行(S315)して終了する。このようなフローを用いることで、図17と同じく入力電力に自動的に追従して電力検出回路の設定を切替えて電力検出できる。
If it is not the underrange (S313 NO), the operation of the
発明の実施の形態4
以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。この実施の形態4は、実施の形態1〜3と同様、本発明を電力検出回路に適用したものである。図19に本実施の形態4にかかる電力検出回路400の構成の一例を示す。
Hereinafter, a specific fourth embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the fourth embodiment, as in the first to third embodiments, the present invention is applied to a power detection circuit. FIG. 19 shows an example of the configuration of the
図19に示すように、電力検出回路400は、アンテナ部111と、可変アンプ部212と、ミキサ部113と、可変RSSI部114と、分解能可変型AD変換器415と、DSP(デジタル信号プロセッサ)部316とを有する。なお、図19に示された符号のうち、図16と同じ符号を付した構成は、図16と同様の構成を示している。本実施の形態4にかかる電力検出回路400が実施の形態3にかかる電力検出回路300と異なるのは、電力検出回路400が分解能可変型AD変換器415を備える点である。よって、本実施の形態4では、その実施の形態3との相違箇所を重点的に説明し、その他の同様の箇所の説明は省略する。
As shown in FIG. 19, the
図20に分解能可変型AD変換器415の第1の具体的な構成例を示す。図20に示すように、分解能可変型AD変換器415は、サブAD変換器421〜423と、スイッチ回路SW421〜SW423とを有する。サブAD変換器421とスイッチ回路SW421とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第1の直列回路を構成している。サブAD変換器422とスイッチ回路SW422とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第2の直列回路を構成している。サブAD変換器423とスイッチ回路SW423とは分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続され、第3の直列回路を構成している。また、第1〜第3の直列回路は、分解能可変型AD変換器415の入力端子INと出力端子OUTとの間で並列接続されている。
FIG. 20 shows a first specific configuration example of the variable
このとき、各サブAD変換器421〜423の変換ビット数がそれぞれ異なるものとする。そして、スイッチ回路SW421〜SW423は、制御信号CNTL1に応じて、いずれか1つがオンとなり、他はオフとなる。このスイッチ回路の切り替えにより、分解能可変型AD変換器415の変換ビット数を切替えることができる。
At this time, the number of conversion bits of each of the sub A /
図21に分解能可変型AD変換器415の第2の具体的な構成例を示す。図21に示すように、分解能可変型AD変換器415は、サブAD変換器421〜423と、スイッチ回路SW421、SW422とを有する。
FIG. 21 shows a second specific configuration example of the variable
サブAD変換器421〜423は、分解能可変型AD変換器415の入力端子INと出力端子OUTとの間に直列接続される。このとき、例えば、各サブAD変換器の変換ビット数が4ビットだとすると、スイッチ回路SW421、SW422をオンとすれば、AD変換器の変換ビット数は12ビットとなる。一方、スイッチ回路SW421、SW422を全てオフすれば、変換ビット数は4ビットとなる。このような構成は、パイプライン方式のAD変換器に適している。
The
本実施の形態4では、電力検出分解能に応じて、AD変換器のビット数も制御する。具体的には、図22、図23に示すように、高分解能検出時(図22)には、AD変換器のビット数を増やすのに対して、低分解能検出時(図23)にはAD変換器のビット数を減らす。このように、AD変換器の分解能も制御することで、本実施の形態4にかかる電力検出回路400は、実施の形態3にかかる電力検出回路300に比べて、より低電力動作が可能となる。
In the fourth embodiment, the number of bits of the AD converter is also controlled according to the power detection resolution. Specifically, as shown in FIGS. 22 and 23, the number of bits of the AD converter is increased at the time of high resolution detection (FIG. 22), whereas the AD converter is increased at the time of low resolution detection (FIG. 23). Reduce the number of bits in the converter. In this way, by controlling the resolution of the AD converter, the
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the exemplary embodiments, the present invention is not limited to the above. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the invention.
この出願は、2010年6月22日に出願された日本出願特願2010−141432を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2010-141432 for which it applied on June 22, 2010, and takes in those the indications of all here.
本発明は、入出力特性を可変するRSSIを用いた電力検出回路に適用される。 The present invention is applied to a power detection circuit using RSSI that varies input / output characteristics.
100 電力検出回路
111 アンテナ部
112 アンプ部
113 ミキサ部
114 可変RSSI部
115 AD変換器115
116 発振回路
LAMP121〜LAMP124 リミッティングアンプ
COM121〜COM125 全波整流器
R121 抵抗
RV121 可変抵抗
MN131A、MN131B NMOSトランジスタ
R131A、R131B 抵抗
CC131A、CC131B 定電流源
R132 抵抗
COMV121〜COMV125 電流可変型の全波整流器
MP141〜MP145 PMOSトランジスタ
MN141〜MN146 NMOSトランジスタ
SW141、SW142 スイッチ
150 オフセット―ゲイン可変回路
151 ソースフォロワ回路
152 増幅回路
MN151 NMOSトランジスタ
CC151 定電流源
OPA152 オペアンプ
R152 抵抗
RV152 可変抵抗
200 電力検出回路
212 可変アンプ部
AMP221、AMP222 サブ増幅器
SW221、SW222 スイッチ回路
300 電力検出回路
316 DSP(デジタル信号プロセッサ)部
400 電力検出回路
415 分解能可変型AD変換器
421〜423 サブAD変換器
SW421〜SW423 スイッチ回路DESCRIPTION OF
116 Oscillator circuits LAMP121 to LAMP124 Limiting amplifiers COM121 to COM125 Full wave rectifier R121 Resistor RV121 Variable resistor MN131A, MN131B NMOS transistor R131A, R131B Resistor CC131A, CC131B Constant current source R132 Resistor COMV121 to COMV125 Current variable type full wave rectifier MP141 to MP145 PMOS transistors MN141 to MN146 NMOS transistors SW141 and
(付記1)受信信号を増幅する増幅部と、前記増幅部で増幅した信号を中間信号に変換するミキサ部と、前記ミキサ部から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出部と、前記受信強度検出部のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、前記受信強度検出部は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする電力検出回路。 (Supplementary Note 1) An amplification unit that amplifies a received signal, a mixer unit that converts the signal amplified by the amplification unit into an intermediate signal, and a signal power level of an input signal that is input from the mixer unit are detected as an analog voltage signal A reception intensity detector for outputting, and an AD converter for converting an analog voltage signal of the reception intensity detector into a digital signal, the reception intensity detector according to a detection resolution of the signal power of the input signal A power detection circuit that can switch the output characteristics of the analog voltage signal to be output.
(付記2)前記受信強度検出部は、前記入力信号を入力する、直列接続される複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第1の抵抗と、を有する付記1に記載の電力検出回路。
(Additional remark 2) The said reception intensity | strength detection part inputs the said input signal, and each of the current according to the amplified signal of the said input signal or a plurality of limiting amplifiers is connected in series. The power detection circuit according to
(付記3)前記リミッティングアンプは、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、増幅率を可変とする付記2に記載の電力検出回路。
(Supplementary note 3) The power detection circuit according to
(付記4)前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記リミッティングアンプは、第1の電源端子と、当該リミッティングアンプの第1、第2の出力端子との間にそれぞれに接続される第1、第2の抵抗部と、当該リミッティングアンプの入力差動信号の一方をゲートに入力し、前記第1の出力端子と第1のノードとの間に接続される第1のトランジスタと、当該リミッティングアンプの入力差動信号の他方をゲートに入力し、前記第2の出力端子と第2のノードとの間に接続される第2のトランジスタと、前記第1、第2のノード間に接続される第3の抵抗部と、前記第1、第2のノードと、第2の電源端子との間にそれぞれ接続される出力定電流が実質的に等しい第1、第2の定電流源と、を有し、前記第1、第2の抵抗部の抵抗値、もしくは、前記第3の抵抗部の抵抗値が、前記制御信号に応じて可変である付記3に記載の電力検出回路。
(Supplementary Note 4) The plurality of limiting amplifiers are differentially connected to the front stage and the rear stage, respectively, and the limiting amplifier includes a first power supply terminal and first and second output terminals of the limiting amplifier. One of the first and second resistor sections connected to each other and one of the input differential signals of the limiting amplifier is input to the gate, and between the first output terminal and the first node. A first transistor to be connected; a second transistor that inputs the other of the input differential signals of the limiting amplifier to a gate; and is connected between the second output terminal and a second node; An output constant current connected between each of the third resistor connected between the first and second nodes, and between the first and second nodes and the second power supply terminal is substantially equal. Having first and second constant current sources equal to each other The first, the resistance value of the second resistor portion or the resistance value of the third resistance portion is, the power detecting circuit according to
(付記5)前記第1の抵抗は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、抵抗値を可変とする付記2に記載の電力検出回路。
(Additional remark 5) The said 1st resistance is a power detection circuit of
(付記6)前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号を基に生成する電流の電流値を、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、可変とする付記2に記載の電力検出回路。
(Additional remark 6) The said rectifier can change the electric current value produced | generated based on the signal amplified by the said input signal or limiting amplifier according to the control signal in the case of switching the detection resolution of the signal power of the said input signal The power detection circuit according to
(付記7)前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流部と、前記整流部の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする付記6に記載の電力検出回路。 (Supplementary note 7) The rectifier includes a rectifier that outputs a rectified current according to the input signal or a signal amplified by the limiting amplifier, and a plurality of currents that are adjusted according to the rectified current output from the rectifier. The power according to appendix 6, wherein the current value of the current generated by the rectifier is variable by controlling the number of the plurality of current sources that are turned on in accordance with the control signal. Detection circuit.
(付記8)前記複数のリミッティングアンプがそれぞれ前段、後段と差動接続されており、前記整流器は、第1の電源端子と第1のノードとの間に接続され、ゲートが前記第1のノードに接続される第1のトランジスタと、前記第1のノードと第2のノードとの間に接続され、ゲートが当該整流器の第1の入力端子に接続される第2のトランジスタと、前記第1の電源端子と第3のノードとの間に接続され、ゲートが第3のノードに接続される第3のトランジスタと、前記第3のノードと前記第2のノードとの間に接続され、ゲートが当該整流器の第2の入力端子に接続される第4のトランジスタと、前記第3のノードと第4のノードとの間に接続され、ゲートが前記第1の入力端子に接続される第5のトランジスタと、前記第1のノードと前記第4のノードとの間に接続され、ゲートが前記第2の入力端子に接続される第6のトランジスタと、前記第2のノードと第2の電源端子との間に接続される第1の定電流源と、前記第4のノードと前記第2の電源端子との間に接続される第2の定電流源と、前記第1の電源端子と前記第3のノードとの間に接続され、ゲートが前記第1のノードに接続される第7のトランジスタと、前記第1の電源端子と当該整流器の出力端子との間に並列接続される複数の第8のトランジスタと、前記複数の第8のトランジスタのゲートと、前記第3のノードとの間に接続されるスイッチ回路と、を有し、前記スイッチ回路は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて、前記第3のノードに接続される前記複数の第8のトランジスタのゲートの数を制御し、前記出力端子から出力される電流の電流値を可変とする付記6に記載の電力検出回路。 (Supplementary Note 8) The plurality of limiting amplifiers are differentially connected to the front and rear stages, respectively, the rectifier is connected between a first power supply terminal and a first node, and a gate is the first A first transistor connected to a node; a second transistor connected between the first node and the second node; and a gate connected to a first input terminal of the rectifier; A third transistor connected between the first power supply terminal and the third node and having a gate connected to the third node; connected between the third node and the second node; A fourth transistor having a gate connected to the second input terminal of the rectifier, connected between the third node and the fourth node, and a gate connected to the first input terminal; 5 transistors and the first node A first transistor connected between the second node and the second power supply terminal, and a sixth transistor connected between the fourth node and a gate connected to the second input terminal; A constant current source, a second constant current source connected between the fourth node and the second power supply terminal, and a connection between the first power supply terminal and the third node. A seventh transistor whose gate is connected to the first node; a plurality of eighth transistors connected in parallel between the first power supply terminal and the output terminal of the rectifier; A switch circuit connected between the gate of the eighth transistor and the third node, the switch circuit responding to a control signal when switching the detection resolution of the signal power of the input signal The plurality of eighth nodes connected to the third node Control the number of gates of the transistors, the power detection circuit according to the current value of the current output from the output terminal to Appendix 6, variable.
(付記9)前記受信強度検出部は、前記複数の整流器と前記第1の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出部の出力端子と、の間に接続される第1の可変増幅回路を有し、前記第1の可変増幅回路は、前記第1の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第1の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える付記2に記載の電力検出回路。
(Supplementary note 9) The reception intensity detection unit is connected between a connection node to which the plurality of rectifiers and the first resistor are connected, and an output terminal of the reception intensity detection unit to which the analog voltage signal is output. A first variable amplification circuit connected to the first variable amplification circuit, wherein the first variable amplification circuit generates a first voltage generated by the first resistor in accordance with a current amount generated by the plurality of rectifiers. According to the control signal when switching the detection resolution of the signal power of the input signal that is input to the input terminal, is output to the output terminal as the analog voltage signal, and is connected between the input terminal and the output terminal. The power detection circuit according to
(付記10)前記増幅部は、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御される付記1〜付記9のいずれか1項に記載の電力検出回路。
(Supplementary note 10) The power detection circuit according to any one of
(付記11)前記増幅部は、前記制御信号により、前記入力信号の信号電力が所定の値より小さい場合に、増幅率を増加させ、前記入力信号の信号電力が所定の値より大きい場合に、増幅率を減少させる付記10に記載の電力検出回路。 (Supplementary Note 11) The amplification unit increases the amplification factor when the signal power of the input signal is smaller than a predetermined value by the control signal, and when the signal power of the input signal is larger than a predetermined value, The power detection circuit according to appendix 10, wherein the amplification factor is decreased.
(付記12)前記増幅部は、前記入力信号を入力する第1、第2の増幅回路と、前記第1の増幅回路と直列接続される第1のスイッチと、前記第2の増幅回路と直列接続される第2のスイッチと、を有し、前記第1、第2のスイッチは、前記制御信号に応じて一方がオン状態のとき他方がオフ状態となる付記11に記載の電力検出回路。
(Supplementary Note 12) The amplification unit includes first and second amplification circuits that receive the input signal, a first switch connected in series with the first amplification circuit, and a series of the second amplification circuit. The power detection circuit according to
(付記13)前記受信強度検出部の出力アナログ電圧により、前記受信強度検出部の検出範囲外に前記入力信号電力が存在することを判定することで、前記制御信号を生成する判定部を有する付記10〜付記12のいずれか1項に記載の電力検出回路。 (Additional remark 13) Additional remark which has the determination part which produces | generates the said control signal by determining that the said input signal electric power exists out of the detection range of the said reception intensity detection part with the output analog voltage of the said reception intensity detection part. The power detection circuit according to any one of 10 to appendix 12.
(付記14)前記判定部は、前記AD変換器が出力するデジタル信号をデジタル処理することで、前記制御信号を生成するDSPである付記13に記載の電力検出回路。
(Additional remark 14) The said determination part is a power detection circuit of
(付記15)前記AD変換器は、前記受信強度検出部の前記入力信号の信号電力の検出分解能が所定の値より大きい場合に出力するデジタル信号のビット数を、前記受信強度検出部の前記入力信号の信号電力の検出分解能が前記所定の値より小さい場合に出力するデジタル信号のビット数よりも増加させる付記10〜付記14のいずれか1項に記載の電力検出回路。
(Supplementary Note 15) The AD converter may calculate the number of bits of a digital signal to be output when the detection resolution of the signal power of the input signal of the reception intensity detection unit is greater than a predetermined value. The power detection circuit according to any one of Supplementary Note 10 to
Claims (10)
前記増幅手段で増幅した信号を中間信号に変換するミキサ手段と、
前記ミキサ手段から入力した入力信号の信号電力レベルを検出し、アナログ電圧信号として出力する受信強度検出手段と、
前記受信強度検出手段のアナログ電圧信号をデジタル信号に変換するAD変換器と、を有し、
前記受信強度検出手段は、前記入力信号の信号電力の検出分解能に応じて、出力するアナログ電圧信号の出力特性を切り替え可能とする
電力検出回路。Amplifying means for amplifying the received signal;
Mixer means for converting the signal amplified by the amplification means into an intermediate signal;
A reception intensity detecting means for detecting the signal power level of the input signal inputted from the mixer means and outputting it as an analog voltage signal;
An AD converter that converts an analog voltage signal of the received intensity detection means into a digital signal,
The received intensity detecting means is a power detecting circuit that can switch an output characteristic of an analog voltage signal to be output in accordance with a detection resolution of signal power of the input signal.
前記入力信号を入力する、直列接続される複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じたそれぞれの電流を生成する複数の整流器と、
前記複数の整流器が生成した電流の電流量に応じて前記アナログ電圧信号を生成する第1の抵抗と、を有する
請求項1に記載の電力検出回路。The reception intensity detecting means includes
A plurality of limiting amplifiers connected in series for inputting the input signal;
A plurality of rectifiers for generating respective currents according to the input signals or signals amplified by the plurality of limiting amplifiers;
The power detection circuit according to claim 1, further comprising: a first resistor that generates the analog voltage signal according to a current amount of a current generated by the plurality of rectifiers.
請求項2に記載の電力検出回路。3. The power detection circuit according to claim 2, wherein the limiting amplifier makes the gain variable according to a control signal when switching the detection resolution of the signal power of the input signal.
請求項2に記載の電力検出回路。The power detection circuit according to claim 2, wherein the first resistor has a variable resistance value according to a control signal when switching a detection resolution of signal power of the input signal.
請求項2に記載の電力検出回路。The rectifier makes a current value of a current generated based on the input signal or a signal amplified by a limiting amplifier variable according to a control signal when switching detection power resolution of the input signal. 3. The power detection circuit according to 2.
前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流手段と、
前記整流手段の出力した整流電流に応じて、電流量が調整される複数の電流源と、を有し、
前記制御信号に応じて、オン状態となる前記複数の電流源の数を制御し、当該整流器が生成する電流の電流値を可変とする
請求項5に記載の電力検出回路。The rectifier is
Rectifying means for outputting a rectified current according to the input signal or the amplified signal of the limiting amplifier,
A plurality of current sources whose current amounts are adjusted according to the rectified current output from the rectifying means,
The power detection circuit according to claim 5, wherein the number of the plurality of current sources that are turned on is controlled according to the control signal, and the current value of the current generated by the rectifier is variable.
前記複数の整流器と前記第1の抵抗とが接続される接続ノードと、前記アナログ電圧信号が出力される当該受信強度検出手段の出力端子と、の間に接続される第1の可変増幅回路を有し、
前記第1の可変増幅回路は、
前記第1の抵抗が前記複数の整流器が生成した電流の電流量に応じて生成する第1の電圧を入力端子に入力し、前記アナログ電圧信号として前記出力端子に出力し、
前記入力端子と前記出力端子との間に接続される、前記入力信号の信号電力の検出分解能を切り替える場合の制御信号に応じて増幅率が制御されるオペアンプ、および、前記入力端子と前記出力端子との間に接続され、前記制御信号に応じて接続段数が制御されるソースフォロワ回路を備える
請求項2に記載の電力検出回路。The reception intensity detecting means includes
A first variable amplifier circuit connected between a connection node to which the plurality of rectifiers and the first resistor are connected, and an output terminal of the reception intensity detecting means for outputting the analog voltage signal; Have
The first variable amplifier circuit includes:
The first resistor inputs a first voltage generated according to the amount of current generated by the plurality of rectifiers to an input terminal, and outputs the analog voltage signal to the output terminal;
An operational amplifier connected between the input terminal and the output terminal, the gain of which is controlled according to a control signal when switching the detection resolution of the signal power of the input signal, and the input terminal and the output terminal The power detection circuit according to claim 2, further comprising: a source follower circuit that is connected between the control circuit and the number of connection stages in accordance with the control signal.
請求項1〜請求項7のいずれか1項に記載の電力検出回路。8. The power detection circuit according to claim 1, wherein an amplification factor of the amplification unit is controlled according to a control signal when switching a detection resolution of signal power of the input signal.
請求項8に記載の電力検出回路。9. The determination unit according to claim 8, further comprising: a determination unit configured to generate the control signal by determining that the input signal power exists outside a detection range of the reception intensity detection unit based on an output analog voltage of the reception intensity detection unit. Power detection circuit.
請求項8もしくは請求項9に記載の電力検出回路。The AD converter calculates the number of bits of the digital signal to be output when the detection resolution of the signal power of the input signal of the reception intensity detection means is greater than a predetermined value, and the signal power of the input signal of the reception intensity detection means 10. The power detection circuit according to claim 8, wherein the detection resolution is increased more than the number of bits of the digital signal to be output when the detection resolution is lower than the predetermined value.
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