JP3918532B2 - Signal strength detection circuit - Google Patents

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Description

【0001】
【産業上の利用分野】
本発明は、信号強度検出回路に関し、特にテレビ、ラジオ、CATV、無線等の通信機器における受信信号や送信信号などのキャリア信号の強度を検出する機能を備えた増幅器装置に関するものである。
【0002】
【従来の技術】
信号強度検出器(Received-Signal Strength Indicator)RSSIは受信信号の強度(電力)を測定し表示するものであるが、単に表示するだけでなく得られた信号強度をもとにして、受信機の増幅回路へフィードバックし自動利得制御に利用されたり、送信元へ強度に応じた出力を要求したりする場合に使われる。また送信機では自身の信号強度をRSSIで評価し所望の出力になるよう制御をかけるような場合にも使用される。このようにRSSIは無線システムの送受信機の内部でよく使われる重要な機能ブロックとなっている。
【0003】
近年の移動体通信技術の進歩により携帯無線が広く使用されるようになっているがこれらの機器においてもRSSIは使われている。携帯機器では乾電池動作による電源電圧の変動および気温(環境温度)の変動に対応しなければならない。また、携帯機器では消費電流の低減を目的として増幅器には高効率で線形動作が可能な飽和増幅器を用いることが一般化している。
従来のRSSIの算出回路の一例を図10に示す。この形態では、飽和増幅器1001〜1004をカスケード(縦続)接続し、入力端子より例えば中間周波信号等の入力信号INを入力し出力端子より出力信号OUTを得る。各段の飽和増幅器1001〜1004は温度によらず一定の増幅度で増幅するように、定gmバイアス生成部1051が生成したバイアスにより駆動される。そして、各段の飽和増幅器の出力を整流器1011〜1014で全波整流し、更にローパスフィルタ1021〜1024で平滑化した後、加算回路1041にて足し合わしてRSSI総合出力を得る。
ところで、飽和増幅器が飽和すると全波整流器のDC出力も飽和する。単純に飽和を検知するとRSSIの出力に1が出力されるものと考えると入力電力とRSSI出力の関係が次のようになることがわかる。図10の飽和増幅器の利得が全て同じであれば、2段目は一段の利得の2乗、 3段目は3乗、4段目は4乗と指数で出力が大きくなる。図10での最終段である4段目がやっと飽和する入力電力の場合には一段の利得の4乗の利得で増幅して初めてRSSI出力として1が出力される。最終段から2つ目が飽和する大きさの入力電力は 3段の増幅回路を通って飽和するので最終段のRSSI出力に加えさらにもう一つの3 段目からもRSSI出力の1が出力され、最終段のRSSI出力1と合わせてRSSI総合出力は2と出力される。同様に考え初段が飽和する大きな入力電力レベルでは1段目の利得で飽和アンプ全段が飽和するのでRSSIの合計出力は4になることがわかる。以上のように各段のRSSIの出力は利得のn乗の重みが加わっているので、その和であるRSSI総合出力は入力信号電力に対してリニアに変化する。段数を大きくして一段あたりの利得を小さくすれば、入力電力のdBm単位の増加に対して近似的に直線で増加することになる(図9の実線)。
【0004】
而して、図9にあるRSSIの総合出力と入力電力(dbm)の関係は飽和増幅器の利得や飽和電力より変化する。例えば、図9の実線の特性に対して飽和増幅器の利得が小さくなると点線で示したように右にシフトする。また、飽和増幅器の飽和電力が大きくなると破線で示したように傾きが急になる。先に述べたように携帯機器では電源電圧変動、環境温度変動に対してもRSSI出力が安定に同じ出力値を維持することが要求されているので、それらの変動要因に対して飽和増幅器の特性が変わらないようにする必要がある。
温度変動によって利得変動が引き起こされ、RSSI出力が図9に点線で示したようにシフトする動作は、飽和増幅器の利得の温度変化を補償するように利得制御を行うことで防ぐことができ、その実現は容易である。バイポーラトランジスタの差動回路を飽和増幅器とする場合にはテール電流を流すトランジスタを絶対温度に比例する定電流源でバイアスすればよい(例えば、特開2001-7654号公報)。具体的には例えば図11に1段分のみを示すように、対数増幅部1101と振幅検出部1102とを有する回路において、対数増幅部1101の差動増幅器を定利得動作させる場合には、そのテール電流を流すトランジスタQ1を絶対温度に比例する定電流源1103でバイアスすればよい。また、図4に示したMOSFETで構成される差動回路を飽和増幅器とする場合には、テール電流を供給するトランジスタをコンスタントgmバイアス法(例えば「Design of Analog CMOS Integrated Circuit」Behzad Razavi著、MacGraw-Hill、pp. 392−393)によりバイアスすればよい。図4を参照して簡単にその原理を説明する。定gmバイアス生成回路411において、 M30、M40はpMOSFETでカレントミラーを構成している。M10、M20はnMOSFETで、M20のゲート幅はM10のそれよりK倍大きい。飽和増幅器401において、これらのMOSFETは電流飽和領域で動作しており、それらはゲート電圧−ドレイン電流特性が2乗特性を有するものと仮定する。定gmバイアス生成回路411において、Coxを単位面積当たりのゲート酸化膜容量、μをキャリアの実効移動度としM10のゲート幅/ゲート比を (L/W)とすると、M30とM40の関係からIout=Irefが成り立ち、Iout、Irefは数1で与えられる。
【0005】
【数1】

Figure 0003918532
M50を流れる差動回路のテール電流が1対1でIrefからコピーされるとすると差動回路のgmは数2で与えられる。
【0006】
【数2】
Figure 0003918532
従ってgmはRSの温度依存性のみとなる。現実的にはRSの温度依存性が残るが、RSの温度係数が既知であれば、バンドギャップリファレンス回路などと組み合わせてその温度依存性をキャンセルすることも可能であるので、温度変化に伴うMOSFETのgmの変化を補い、差動回路のgmは一定に保つことが可能になる。
【0007】
【発明が解決しようとする課題】
しかし、差動増幅器の負荷抵抗が温度でほとんど変わらないとすれば負荷抵抗とテール電流の積が出力振幅電圧になるので高温程飽和時の出力振幅が大きくなってしまう。飽和出力が変わると全波整流出力も変わってしまうので温度変化によりRSSI出力も変動してしまう。その結果図9において低温時を実線とすると高温時には一点鎖線で示したような特性となってしまい、特に大信号入力時に低温時の特性とかけ離れてしまう問題がある。この解決手段として外部にサーミスタのような温度依存素子の特性を用いて演算器でRSSIの出力を補正する方法があるが、この方法では、外付け部品が必要となるため、装置の1チップ化が図れないことになり、コストおよび小型化の面で問題が起こる。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第1に、温度変化があっても忠実に入力信号強度を再現したRSSI出力が得られるようにすることであり、第2に、このことを外付け部品を用いることなく実現できるようにすることである。
【0008】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、縦続接続された複数の飽和増幅器と、各飽和増幅器の出力部に設けられた各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して信号強度検出信号を出力する加算回路と、を有する信号強度検出回路において、
各飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、当該飽和増幅器の出力部に付設された前記整流・平滑手段から出力される直流信号から生成される、前記飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路、が提供される。
【0009】
また、上記の目的を達成するため、本発明によれば、縦続接続された複数の飽和増幅器と、初段の飽和増幅器の入力部と各飽和増幅器の出力部にそれぞれ設けられた、初段の飽和増幅器の入力信号と各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して信号強度検出信号を出力する加算回路と、を有する信号強度検出回路において、
各飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、当該飽和増幅器の入力部に付設された前記整流・平滑手段から出力される直流信号から生成される、当該飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路、が提供される。
【0010】
また、上記の目的を達成するため、本発明によれば、温度によって利得が変化することないように制御された、縦続接続された複数の飽和増幅器と、各飽和増幅器の出力部に設けられた各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して強度和信号を出力する加算回路と、を有する信号強度検出回路において、前記飽和増幅器のある温度での最大出力振幅に比例した値と前記飽和増幅器の基準温度での最大出力振幅に比例した値との比を算出する除算回路と、前記強度和信号に前記除算回路が算出した前記比を乗じて信号強度検出信号を出力する乗算回路と、を更に有することを特徴とする信号強度検出回路、が提供される。
【0011】
【発明の実施の形態】
図1は、本発明の第1の実施の形態を示すブロック図であって、4段に飽和増幅器が接続された例が示されている。すなわち、4段の飽和増幅器101〜104が縦続接続され、入力端子より入力信号INが入力され出力端子より出力信号OUTが出力される。各段の飽和増幅器の出力は整流器111〜114にて全波整流され、更にローパスフィルタ121〜124で平滑化された後、RSSI総合出力を得るために加算回路141に入力される外、各段ごとに設けられた振幅制御用バイアス生成部131〜134に入力される。各飽和増幅器には2つの利得制御端子Vc1,Vc2が設けられている。利得制御端子Vc1には、各段の飽和増幅器101〜104が温度によらず一定の増幅度で増幅するように、定gmバイアス生成部151が生成したバイアス信号が入力される。飽和増幅器の直流の信号強度を示す整流器の出力は、振幅制御用バイアス生成部131〜134にてバイアス信号に変換された後、利得制御端子Vc2に入力される。この信号により各増幅器回路はその出力が一定の振幅値を越えることがないように駆動される。
【0012】
図2は、本発明の第1の実施の形態の具体的回路構成を示す回路図であり(但し、各段の回路構成は同一であるため、2段目と3段目の回路の図示は省略されている。図6についても同様)、図3は、図2に示す4段縦続接続回路の1段分の回路構成を示す回路図である。
図2に示されるように、飽和増幅器201〜204は縦続接続に接続されている。各飽和増幅器201〜204の出力信号は各段ごとに設けられた整流・平滑部211〜214に入力され、RSSI出力を算出するために用いられる。整流・平滑部211〜214のそれぞれのRSSI出力は、加算器OP5に入力されてRSSI総合出力を形成するために用いられる。また、整流・平滑部211〜214の算出したRSSI出力は比較器OP4を介して飽和増幅器201〜204に戻され飽和増幅器201〜204の振幅制御に用いられる。
図3に示されるように、各段は、差動対を構成するFET M1、M2を有する飽和増幅器301と各段のRSSI出力を算出する整流・平滑部311により構成される。FET M1、M2と負荷抵抗R1、R2の間にはこの差動対の電流を切替えるためのFET M3,M4の対と、FET M5,M6の対が設けられている。FET M1、M2の差動対にテール電流を供給するFETのゲートには定gmバイアスが与えられている。この定gmバイアスの生成回路は図4に示される回路が用いられている。入力信号Inが入力されるFET M1、M2のゲートには、入力バイアスが印加されるpMOSFETと抵抗とによって形成されるバイアス電圧が印加されている。FET M4,M5のゲートには抵抗の分圧比によって決まるバイアスが入力され、FET M3,M6のゲートには抵抗とFET M7の並列回路と抵抗の分圧比によって決まるバイアスが入力される。よって、FET M3,M5は、FET M1をテール電流供給トランジスタとする差動対を構成しており、FET M4,M6は、FET M2をテール電流供給トランジスタとする差動対を構成している。
この飽和増幅器の利得制御の原理を簡単に説明する。例えばM3(M6)側にM4(M5)側より十分に高いゲート電圧が与えられているとすると、M3がオン、M4がオフ (同時にM6がオン、M5がオフ)となり差動対を構成するFET M1、M2がダイレクトにそれぞれの負荷R1、R2に接続されるのと等価となるので、最大の利得の条件になる。M3(M6)のゲート電位が低下するとM4(M5)にも電流が流れ始め、M1を流れる電流は負荷R2側に分流され、またM2を流れる電流は負荷R1側に分流されることになり、利得は低下する。M3(M6)のゲート電位がさらに低下してM4(M5)のゲート電位に一致するようになると、差動対を構成するFET M1、M2のそれぞれの電流が半分ずつ負荷R1、R2に流れることになり、逆相同士打ち消しあい信号が出力されなくなる(増幅率0)。すなわち、M3(M6)と M4(M5)とのゲート電位を調整することによりこの飽和増幅器の利得制御を行うことが可能である。本実施の形態ではこの利得制御機能を用いて振幅の制限を行う。
【0013】
整流・平滑部311には、それぞれ差動対FETとその差動対FETにテール電流を供給するFETとを有する整流部F1と基準電位生成部D1とが備えられている。テール電流を供給するFETは、そのゲートに温度によらない定電流バイアスが与えられることにより定電流駆動されている。二つの差動対FETのゲートには、それぞれ入力バイアスがゲートに入力されたpMOSFETと抵抗との分圧比によって決まるバイアス電圧が印加されている。
飽和増幅器301の出力信号は整流部F1の差動対のソースカップルの電位で検出される。整流部F1と同一回路構成の基準電位生成部D1はDC定常動作されており、そのソースカップルのDC電位と整流部F1の出力との差分を検出することにより飽和増幅器の出力信号を得る(P. E. Allen, D. R. Holberg 著、「CMOS Analog Circuit Design」,pp. 616−619 )。本実施の形態の回路では、差分を検出し高周波成分を落とす働きをするアクティブフィルタOP1を用いて平滑化された整流出力信号を得ている。その平滑化された整流出力は反転増幅器OP2で反転され、RSSI出力として用いられる。反転増幅器OP2の出力信号はさらに減算回路OP3で整流部F1での出力のオフセット分が取り除かれ、比較器OP4にて参照基準電圧と比較される。
【0014】
飽和増幅器の最大出力振幅Voは、
Vo=I×R
(Iは差動回路のテール電流、Rは差動回路の負荷抵抗)で与えられる。一方、定gmバイアスによりテール電流が供給される差動増幅器では温度上昇に伴って劣化するMOSFETのgmを補償するためにテール電流を増加させる。従って、使用する最低温度で最小出力振幅となり、温度と共に最大出力振幅が増大する。そこで、振幅の温度依存性を小さくするために振幅制限を行う場合には、最低動作温度での最小振幅を基準とすることが望ましい。
整流・平滑部311において、参照基準電圧として最低動作温度での飽和増幅器が示す整流出力を比較器OP4に与え、減算回路OP3の出力が参照基準電圧になるようにOP4を用いて飽和増幅器を制御させると、最低動作温度以上の温度では最低動作温度の振幅値以上にならないよう制御される。すなわち、減算回路OP3の出力が参照基準電圧以下の場合には、比較器OP4から“1"が出力されることにより、FET M7がオンして、M3、M6がオン、 M4、M5がオフとなり飽和増幅器は最大利得で動作し、定gmバイアスで駆動される。OP3の出力が参照基準電圧以上になると比較器OP4の出力が “0"となり、FET M7がオフして、M3、M6がオンした状態でM4、M5もオンし飽和増幅器の利得が低下して振幅の増加が抑えられる。参照基準電圧はバンドギャップリファレンス回路を用いることにより、温度、電源電圧によらない基準電圧を生成することは容易である。
【0015】
図5(b)は従来回路による温度が25℃、100℃の時のRSSIのシミュレーション結果であり両者に大きな開きがある。一方、図5(a)は図3に示す回路を1段として5段縦続接続した回路のRSSIのシミュレーション結果を示している。温度が-20℃、80℃で電源電圧が3Vの時および-20℃で3.3Vの条件の結果をそれぞれ実線、点線、破線で示しているが、ほぼ3つのラインは重なっており温度および電源電圧の変動による影響が十分取り除かれていることがわかる。
【0016】
図6は、本発明の第2の実施の形態を示す回路図である。図6において、図2に示した第1の実施の形態の部分と同等の部分には下2桁が共通する参照番号が付せられているので、重複する説明は省略する。本実施の形態においては、飽和増幅器の差動回路を構成するFET M1、M2の共通ソースに、定gmバイアス駆動されるFETと定電流バイアス駆動されるFETとが並列に接続されている。そして、このテール電流を供給するFETのゲートは、比較器OP7の出力信号がゲートに入力されるFET M8、M9によってシャントされている。
【0017】
比較器OP7には、二つの出力端子が備えられており、減算回路(OP3)の出力が参照基準電圧以下の場合には、一方の出力端子(図の右側の端子)からは“1"が、他方の出力端子からは“0"が出力される。また、参照基準電圧を越えた場合には、一方の出力端子(図の右側の端子)からは“0"が、他方の出力端子からは“1"が出力される。いま、飽和増幅器の振幅が小さく減算回路(OP3)の出力が参照基準電圧以下であるとすると、FET M8がオン、FET M9がオフすることにより、飽和増幅器の差動回路を構成するFET M1、M2は、定gmバイアス駆動されるFETによってテール電流が供給され、コンスタントgm状態(最大利得状態)で駆動される。減算回路(OP3)の出力が参照基準電圧以上になると比較器OP7の出力が反転して、FET M8がオフ、FET M9がオンして、飽和増幅器の差動回路を構成するFET M1、M2は、定電流バイアス駆動されるFETによってテール電流が供給されることになり、飽和増幅器の利得が低下して振幅の増加が抑えられる。
【0018】
図7は、本発明の第3の実施の形態を示すブロック図である。図7において、図1に示した第1の実施の形態の部分と同等の部分には下2桁が共通する参照番号が付せられているので、重複する説明は省略する。本実施の形態の図1に示した第1の実施の形態と相違する点は、入力信号INと飽和増幅器の出力の整流・平滑部で検出された信号は次段の飽和増幅器の利得制御に用いられる。飽和増幅器や整流・平滑部などの具体的な回路構成は、図2、図3に示した第1の実施の形態と同様であって、振幅値が一定以下の場合には第1の実施の形態と同様に飽和増幅器は利得が温度によらないバイアス方法によりバイアスされ、振幅値が規定の値を越えるとリミッタがかかりRSSI出力は温度に影響しなくなる。本実施の形態においては、飽和増幅器や整流・平滑部の回路構成を第1の実施の形態と同様のものとしたが、これに代え第2ないし第3の実施の形態の回路構成を採用するようにしてもよい。
【0019】
図8は、本発明の第4の実施の形態を示すブロック図である。図8において、図1に示した第1の実施の形態の部分と同等の部分には下2桁が共通する参照番号が付せられているので、重複する説明は省略する。本実施の形態による方法では、各飽和増幅器は利得を温度によらず一定になるようにバイアスしておき、その温度によって変化するバイアス電流値からRSSIの総合出力に補正をかけるようにしている。ここで、飽和増幅器801〜804として図4に示した定gmバイアスされた飽和増幅器を想定する。使用する最低温度におけるテール電流バイアス電流をI0とする。それより高温時では差動型飽和増幅器の利得低下を補償するためにテールバイアス電流I1はI0 より大きくなる。飽和出力Voは飽和増幅器の負荷をR、テールバイアス電流をIとして、
Vo=RI
となるので飽和出力はテール電流に比例する。従ってテール電流がI1になる温度のときはテール電流I0の時と比べて、飽和電圧がI1/I0倍になっている。従って RSSIの出力値にI0/I1の係数を掛け合わせることによりRSSIの温度依存性が補償できる。具体的には図8の定gmバイアス生成部851では上記I1 を生成し、基準温度バイアス生成部861ではI0を生成し、除算演算回路部871でI0/I1を算出する。そして、乗算演算回路部881にて、加算器841から出力されるRSSI出力の和信号にI0/I1をかけることで補正されたRSSI総合出力を算出する。基準温度バイアスにおける電流I0はバンドギャップリファレンス回路のような電源電圧、温度に依存しないバイアス回路で容易に生成することができる。また演算回路部はアナログ回路で構成することもできるし、A/D変換してディジタル的に処理することも可能である。
【0020】
以上、好ましい実施の形態について説明したが、本発明はこれら実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、用いられているFETの導電型を全て反転しても良い。また、バイポーラトランジスタを用いた飽和増幅器についても本発明を適用することが出来る。さらに、縦続接続される飽和増幅器の段数は実施の形態のものには限定されず、より多くても少なくてもよく、1段だけであってもよい。
【0021】
【発明の効果】
以上説明したように、本発明は、飽和増幅器を定gmバイアスにて駆動するとともに、整流・平滑部によって検出される飽和増幅器の振幅に基づいて飽和増幅器の振幅制限を行うものであるので、本発明によれば、温度変化に影響を受けることのなく、正確な受信信号の信号強度を検出できることができる。また全て半導体デバイスで構成可能であるので、ワンチップ化が可能であり外付け部品を使う必要がなくなる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態を示すブロック図。
【図2】 本発明の第1の実施の形態を示す回路図。
【図3】 図2に示す回路の1段分の回路の回路図。
【図4】 定gmバイアス回路と定gmバイアスされた差動増幅器の回路図。
【図5】 本発明の第1の実施の形態の回路についてのシミュレーション結果〔(a)〕と、 従来の回路に対するシミュレーション結果〔(b)〕。
【図6】 本発明の第2の実施の形態を示す回路図。
【図7】 本発明の第3の実施の形態を示すブロック図。
【図8】 本発明の第4の実施の形態を示すブロック図。
【図9】 信号強度検出回路の特性を定性的に説明するための図。
【図10】 従来例のブロック図。
【図11】 他の従来例の部分回路図。
【符号の説明】
101〜104、201〜204、301、401、601〜604、701〜704、801〜804、1001〜1004飽和増幅器
111〜114、711〜715、811〜814、1011〜1014 整流器
121〜124、721〜725、821〜824、1021〜1024 ローパスフィルタ
131〜134、731〜734 振幅制御用バイアス生成部
141、741、841、1041 加算回路
151、751、851、1051 定gmバイアス生成部
211〜214、311、611〜614 整流・平滑部
411 定gmバイアス生成回路
861 基準温度バイアス生成部
871 除算演算回路
881 乗算演算回路
1101 対数増幅部
1102 振幅検出部
1103 絶対温度に比例する定電流源
F1 整流部
D1 基準電位生成部
IN 入力信号
OUT 出力信号
OP1 アクティブフィルタ
OP2 反転増幅器
OP3 減算回路
OP4、OP6、OP7 比較器
OP5 加算器
Vc1、Vc2 利得制御端子[0001]
[Industrial application fields]
The present invention relates to a signal strength detection circuit, and more particularly to an amplifier device having a function of detecting the strength of a carrier signal such as a reception signal or transmission signal in a communication device such as a television, radio, CATV, or radio.
[0002]
[Prior art]
Signal strength detector (Received-Signal Strength Indicator) RSSI measures and displays the strength (power) of the received signal, but it is not only displayed but also based on the obtained signal strength. This is used when feedback to the amplifier circuit is used for automatic gain control, or when an output corresponding to the strength is requested from the transmission source. Also, the transmitter is used when the signal strength of the transmitter is evaluated by RSSI and control is performed so as to obtain a desired output. In this way, RSSI is an important functional block that is often used inside radio system transceivers.
[0003]
With recent advances in mobile communication technology, portable radio is widely used, but RSSI is also used in these devices. In portable devices, it is necessary to cope with fluctuations in power supply voltage and temperature (environmental temperature) due to battery operation. In portable devices, it is common to use a saturated amplifier capable of linear operation with high efficiency for the purpose of reducing current consumption.
An example of a conventional RSSI calculation circuit is shown in FIG. In this embodiment, saturation amplifiers 1001 to 1004 are cascaded, and an input signal IN such as an intermediate frequency signal is input from an input terminal, and an output signal OUT is obtained from an output terminal. The saturation amplifiers 1001 to 1004 in each stage are driven by the bias generated by the constant gm bias generation unit 1051 so as to amplify at a constant amplification regardless of the temperature. Then, the full-wave rectification is performed on the outputs of the saturation amplifiers in the respective stages by the rectifiers 1011 to 1014, and the signals are further smoothed by the low-pass filters 1021 to 1024.
By the way, when the saturation amplifier is saturated, the DC output of the full-wave rectifier is also saturated. Assuming that saturation is simply detected and 1 is output to the RSSI output, the relationship between input power and RSSI output is as follows. If the gains of the saturation amplifiers in FIG. 10 are all the same, the output will increase as the exponent of the second stage is the square of the gain of the first stage, the third stage is the third power, and the fourth stage is the fourth power. In the case of input power that finally saturates in the fourth stage, which is the final stage in FIG. 10, 1 is output as the RSSI output only after amplification with the fourth power of the gain of one stage. The input power of the magnitude that saturates the second stage from the last stage is saturated through the three-stage amplifier circuit, so in addition to the RSSI output of the last stage, the RSSI output 1 is output from the other third stage, Together with the RSSI output 1 at the final stage, the RSSI total output is 2. Similarly, it can be seen that at a large input power level where the first stage is saturated, the total output of RSSI is 4 because all stages of the saturated amplifier are saturated with the gain of the first stage. As described above, the RSSI output at each stage is added with the nth power of the gain, so the RSSI total output, which is the sum, changes linearly with respect to the input signal power. When the number of stages is increased and the gain per stage is reduced, the input power increases approximately linearly with respect to the increase in dBm unit (solid line in FIG. 9).
[0004]
Thus, the relationship between the RSSI total output and the input power (dbm) shown in FIG. 9 varies depending on the gain and saturation power of the saturation amplifier. For example, when the gain of the saturation amplifier becomes smaller than the characteristic of the solid line in FIG. 9, it shifts to the right as shown by the dotted line. Further, when the saturation power of the saturation amplifier increases, the slope becomes steep as shown by the broken line. As mentioned earlier, RSSI output is required to stably maintain the same output value for power supply voltage fluctuations and environmental temperature fluctuations, so the saturation amplifier characteristics against these fluctuation factors. It is necessary not to change.
The gain fluctuation is caused by the temperature fluctuation and the RSSI output shifts as shown by the dotted line in FIG. 9 can be prevented by controlling the gain so as to compensate the temperature change of the gain of the saturation amplifier. Realization is easy. When the differential circuit of the bipolar transistor is a saturation amplifier, the transistor through which the tail current flows may be biased with a constant current source proportional to the absolute temperature (for example, JP-A-2001-7654). Specifically, for example, as shown only in one stage in FIG. 11, in a circuit having a logarithmic amplifier 1101 and an amplitude detector 1102, when the differential amplifier of the logarithmic amplifier 1101 is operated at a constant gain, The transistor Q1 through which the tail current flows may be biased with a constant current source 1103 that is proportional to the absolute temperature. In addition, when the differential circuit composed of the MOSFET shown in FIG. 4 is a saturation amplifier, the transistor that supplies the tail current is configured by a constant gm bias method (for example, “Design of Analog CMOS Integrated Circuit” by Behzad Razavi, MacGraw -Hill, pp. 392-393). The principle will be briefly described with reference to FIG. In the constant gm bias generation circuit 411, M30 and M40 form a current mirror with pMOSFETs. M10 and M20 are nMOSFETs, and the gate width of M20 is K times larger than that of M10. In the saturation amplifier 401, these MOSFETs are operating in the current saturation region, and they are assumed to have a square characteristic of gate voltage-drain current characteristics. In the constant gm bias generating circuit 411, a gate oxide film capacitance per unit area Cox, the mu n when the gate width / gate ratio and effective mobility of carriers M10 to (L / W), from the relationship of M30 and M40 Iout = Iref holds, and Iout and Iref are given by Equation 1.
[0005]
[Expression 1]
Figure 0003918532
If the tail current of the differential circuit flowing through M50 is copied 1: 1 from Iref, the gm of the differential circuit is given by Equation 2.
[0006]
[Expression 2]
Figure 0003918532
Therefore, gm is only temperature dependence of RS. In reality, the temperature dependence of RS remains, but if the temperature coefficient of RS is known, it is possible to cancel the temperature dependence in combination with a bandgap reference circuit, etc. Therefore, it is possible to keep the gm of the differential circuit constant.
[0007]
[Problems to be solved by the invention]
However, if the load resistance of the differential amplifier hardly changes with temperature, the product of the load resistance and the tail current becomes the output amplitude voltage, so that the output amplitude at the time of saturation increases as the temperature increases. If the saturation output changes, the full-wave rectified output also changes, so the RSSI output also changes due to temperature changes. As a result, when the low temperature is shown as a solid line in FIG. 9, the characteristic is as shown by the alternate long and short dash line at the high temperature, and there is a problem that it is far from the characteristic at the low temperature particularly when a large signal is input. As a solution to this, there is a method of correcting the RSSI output with an arithmetic unit using the characteristics of a temperature-dependent element such as a thermistor externally, but this method requires external parts, so the device is integrated into one chip. However, there are problems in terms of cost and miniaturization.
The object of the present invention is to solve the above-mentioned problems of the prior art. First, the object is to obtain an RSSI output that faithfully reproduces the input signal intensity even if there is a temperature change. Secondly, this should be achieved without the use of external components.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a plurality of saturation amplifiers connected in cascade and a direct current voltage or direct current proportional to the intensity of the output signal of each saturation amplifier provided at the output of each saturation amplifier. In a signal strength detection circuit having a rectification / smoothing means for outputting a signal, and an addition circuit for adding the output signals of the respective rectification / smoothing means and outputting a signal strength detection signal,
Each saturation amplifier has a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and the rectifier A second gain control terminal to which a second control signal generated from a DC signal output from the smoothing means and controlling the gain so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude is provided. A signal strength detection circuit is provided.
[0009]
In order to achieve the above object, according to the present invention, a plurality of saturation amplifiers connected in cascade, and the first-stage saturation amplifier provided in the input section of the first-stage saturation amplifier and the output section of each saturation amplifier, respectively. Rectifying / smoothing means for outputting a direct current voltage or direct current proportional to the intensity of each saturation amplifier output signal and an addition circuit for adding the output signals of the respective rectifying / smoothing means to output a signal strength detection signal In a signal strength detection circuit having
Each saturation amplifier has a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and the rectifier A second gain control terminal to which a second control signal generated from a DC signal output from the smoothing means and controlling the gain so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude is provided. A signal strength detection circuit is provided.
[0010]
In order to achieve the above object, according to the present invention, a plurality of cascaded saturation amplifiers controlled so that the gain does not change with temperature and the output of each saturation amplifier are provided. A signal having a rectifying / smoothing means for outputting a DC voltage or a DC current proportional to the intensity of the output signal of each saturation amplifier, and an adding circuit for adding the output signals of the rectifying / smoothing means to output an intensity sum signal In the intensity detection circuit, a division circuit for calculating a ratio between a value proportional to the maximum output amplitude at a certain temperature of the saturation amplifier and a value proportional to the maximum output amplitude at a reference temperature of the saturation amplifier, and the intensity sum signal And a multiplication circuit that multiplies the ratio calculated by the division circuit and outputs a signal strength detection signal. A signal strength detection circuit is provided.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing a first embodiment of the present invention, and shows an example in which saturation amplifiers are connected in four stages. That is, four stages of saturation amplifiers 101 to 104 are cascaded, the input signal IN is input from the input terminal, and the output signal OUT is output from the output terminal. The output of the saturation amplifier at each stage is full-wave rectified by the rectifiers 111 to 114, and further smoothed by the low-pass filters 121 to 124, and then input to the adder circuit 141 to obtain the RSSI total output. It is input to the amplitude control bias generators 131 to 134 provided for each. Each saturation amplifier is provided with two gain control terminals Vc1 and Vc2. A bias signal generated by the constant gm bias generator 151 is input to the gain control terminal Vc1 so that the saturation amplifiers 101 to 104 at each stage amplify at a constant amplification regardless of the temperature. The output of the rectifier indicating the DC signal strength of the saturation amplifier is converted into a bias signal by the amplitude control bias generators 131 to 134 and then input to the gain control terminal Vc2. With this signal, each amplifier circuit is driven so that its output does not exceed a certain amplitude value.
[0012]
FIG. 2 is a circuit diagram showing a specific circuit configuration of the first embodiment of the present invention (however, since the circuit configuration of each stage is the same, the circuit of the second stage and the third stage are not shown) 3 is a circuit diagram showing a circuit configuration for one stage of the four-stage cascade connection circuit shown in FIG.
As shown in FIG. 2, saturation amplifiers 201-204 are connected in cascade. Output signals of the respective saturation amplifiers 201 to 204 are input to rectifying / smoothing units 211 to 214 provided for the respective stages, and are used for calculating RSSI outputs. The RSSI outputs of the rectifying / smoothing units 211 to 214 are input to the adder OP5 and used to form an RSSI total output. The RSSI output calculated by the rectifying / smoothing units 211 to 214 is returned to the saturation amplifiers 201 to 204 via the comparator OP4 and used for amplitude control of the saturation amplifiers 201 to 204.
As shown in FIG. 3, each stage includes a saturation amplifier 301 having FETs M1 and M2 constituting a differential pair, and a rectifying / smoothing unit 311 for calculating the RSSI output of each stage. Between the FETs M1 and M2 and the load resistors R1 and R2, a pair of FETs M3 and M4 and a pair of FETs M5 and M6 for switching the current of the differential pair are provided. A constant gm bias is applied to the gate of the FET that supplies tail current to the differential pair of FETs M1 and M2. The constant gm bias generation circuit uses the circuit shown in FIG. A bias voltage formed by a pMOSFET and a resistor to which an input bias is applied is applied to the gates of the FETs M1 and M2 to which the input signal In is input. A bias determined by the voltage dividing ratio of the resistors is input to the gates of the FETs M4 and M5, and a bias determined by the voltage dividing ratio of the resistors and the parallel circuit of the FET M7 and the resistors is input to the gates of the FETs M3 and M6. Therefore, the FETs M3 and M5 constitute a differential pair with the FET M1 as a tail current supply transistor, and the FETs M4 and M6 constitute a differential pair with the FET M2 as a tail current supply transistor.
The principle of gain control of this saturation amplifier will be briefly described. For example, if a sufficiently high gate voltage is applied to the M3 (M6) side than the M4 (M5) side, M3 is on and M4 is off (at the same time M6 is on and M5 is off) to form a differential pair Since FETs M1 and M2 are equivalent to being directly connected to the respective loads R1 and R2, the maximum gain condition is obtained. When the gate potential of M3 (M6) decreases, current also starts to flow through M4 (M5), the current flowing through M1 is shunted to the load R2 side, and the current flowing through M2 is shunted to the load R1 side. Gain decreases. When the gate potential of M3 (M6) further decreases to match the gate potential of M4 (M5), the currents of FET M1 and M2 that make up the differential pair flow in half to loads R1 and R2, respectively. Thus, the opposite phase cancellation signals are not output (amplification factor 0). That is, gain control of this saturation amplifier can be performed by adjusting the gate potentials of M3 (M6) and M4 (M5). In the present embodiment, this gain control function is used to limit the amplitude.
[0013]
The rectifying / smoothing unit 311 includes a rectifying unit F1 and a reference potential generating unit D1, each having a differential pair FET and an FET for supplying a tail current to the differential pair FET. The FET that supplies the tail current is driven at a constant current by applying a constant current bias independent of temperature to its gate. A bias voltage is applied to the gates of the two differential pair FETs, the input bias being determined by the voltage dividing ratio between the pMOSFET and the resistor that are input to the gates.
The output signal of the saturation amplifier 301 is detected by the potential of the source couple of the differential pair of the rectifying unit F1. The reference potential generation unit D1 having the same circuit configuration as that of the rectification unit F1 is operated in a DC steady state, and an output signal of the saturation amplifier is obtained by detecting a difference between the DC potential of the source couple and the output of the rectification unit F1 (PE Allen, DR Holberg, “CMOS Analog Circuit Design”, pp. 616-619). In the circuit of the present embodiment, a smoothed rectified output signal is obtained by using the active filter OP1 that detects the difference and reduces the high frequency component. The smoothed rectified output is inverted by an inverting amplifier OP2 and used as an RSSI output. The output signal of the inverting amplifier OP2 is further subtracted by the subtracting circuit OP3 and the offset of the output from the rectifier F1 is removed, and compared with the reference reference voltage by the comparator OP4.
[0014]
The maximum output amplitude Vo of the saturation amplifier is
Vo = I × R
Where I is the tail current of the differential circuit and R is the load resistance of the differential circuit. On the other hand, in a differential amplifier to which a tail current is supplied by a constant gm bias, the tail current is increased in order to compensate for the gm of the MOSFET that deteriorates with increasing temperature. Therefore, the minimum output amplitude is obtained at the lowest temperature to be used, and the maximum output amplitude increases with the temperature. Therefore, when limiting the amplitude in order to reduce the temperature dependence of the amplitude, it is desirable to use the minimum amplitude at the minimum operating temperature as a reference.
In the rectifying / smoothing unit 311, the rectified output indicated by the saturation amplifier at the minimum operating temperature is given as a reference standard voltage to the comparator OP4, and the saturation amplifier is controlled using OP4 so that the output of the subtraction circuit OP3 becomes the reference standard voltage. In this case, the temperature is controlled so as not to exceed the amplitude value of the minimum operating temperature at a temperature higher than the minimum operating temperature. That is, when the output of the subtraction circuit OP3 is equal to or lower than the reference reference voltage, the comparator OP4 outputs “1”, so that the FET M7 is turned on, the M3 and M6 are turned on, and the M4 and M5 are turned off. The saturation amplifier operates at maximum gain and is driven with a constant gm bias. When the output of OP3 exceeds the reference reference voltage, the output of comparator OP4 becomes “0”, FET M7 turns off, M3 and M6 turn on, M4 and M5 turn on, and the saturation amplifier gain decreases. An increase in amplitude is suppressed. By using a band gap reference circuit as the reference reference voltage, it is easy to generate a reference voltage that does not depend on temperature and power supply voltage.
[0015]
Fig. 5 (b) shows the RSSI simulation results when the temperature by the conventional circuit is 25 ° C and 100 ° C. On the other hand, FIG. 5 (a) shows an RSSI simulation result of a circuit in which the circuit shown in FIG. The results for the conditions of -20 ° C, 80 ° C, power supply voltage of 3V, and -20 ° C, 3.3V are shown by the solid line, dotted line, and broken line, respectively. It can be seen that the influence of the voltage fluctuation is sufficiently removed.
[0016]
FIG. 6 is a circuit diagram showing a second embodiment of the present invention. In FIG. 6, the same reference numerals as those in the first embodiment shown in FIG. In the present embodiment, a FET that is driven by a constant gm bias and a FET that is driven by a constant current bias are connected in parallel to a common source of the FETs M1 and M2 constituting the differential circuit of the saturation amplifier. The gate of the FET that supplies the tail current is shunted by FETs M8 and M9 to which the output signal of the comparator OP7 is input.
[0017]
The comparator OP7 has two output terminals. When the output of the subtraction circuit (OP3) is equal to or lower than the reference reference voltage, “1” is output from one of the output terminals (the right terminal in the figure). “0” is output from the other output terminal. When the reference reference voltage is exceeded, “0” is output from one output terminal (right terminal in the figure), and “1” is output from the other output terminal. Now, assuming that the amplitude of the saturation amplifier is small and the output of the subtraction circuit (OP3) is equal to or lower than the reference reference voltage, the FET M8 is turned on and the FET M9 is turned off. M2 is driven in a constant gm state (maximum gain state) by a tail current supplied by a constant gm bias driven FET. When the output of the subtraction circuit (OP3) exceeds the reference reference voltage, the output of the comparator OP7 is inverted, the FET M8 is turned off, the FET M9 is turned on, and the FET M1 and M2 constituting the saturation amplifier differential circuit are The tail current is supplied by the FET driven by the constant current bias, the gain of the saturation amplifier is lowered, and the increase of the amplitude is suppressed.
[0018]
FIG. 7 is a block diagram showing a third embodiment of the present invention. In FIG. 7, the same reference numerals as the first two digits shown in FIG. 1 are assigned to the same parts as those of the first embodiment, and the duplicated description is omitted. The difference from the first embodiment shown in FIG. 1 of the present embodiment is that the signal detected by the rectification / smoothing unit of the input signal IN and the output of the saturation amplifier is used for gain control of the saturation amplifier of the next stage. Used. Specific circuit configurations such as a saturation amplifier and a rectifying / smoothing unit are the same as those in the first embodiment shown in FIGS. 2 and 3, and the first embodiment is used when the amplitude value is below a certain value. Similar to the configuration, the saturation amplifier is biased by a bias method that does not depend on temperature, and when the amplitude value exceeds a specified value, a limiter is applied and the RSSI output does not affect the temperature. In this embodiment, the circuit configuration of the saturation amplifier and the rectifying / smoothing unit is the same as that of the first embodiment, but the circuit configuration of the second to third embodiments is employed instead. You may do it.
[0019]
FIG. 8 is a block diagram showing a fourth embodiment of the present invention. In FIG. 8, the same reference numerals as those in the first embodiment shown in FIG. In the method according to the present embodiment, each saturation amplifier is biased so that the gain is constant regardless of the temperature, and the RSSI total output is corrected based on the bias current value that changes depending on the temperature. Here, as the saturation amplifiers 801 to 804, the constant gm biased saturation amplifier shown in FIG. 4 is assumed. Let the tail current bias current at the lowest temperature used be I0. At higher temperatures, the tail bias current I1 is larger than I0 to compensate for the gain drop of the differential saturation amplifier. Saturation output Vo is a saturation amplifier load R, tail bias current I,
Vo = RI
Therefore, the saturation output is proportional to the tail current. Therefore, at a temperature at which the tail current becomes I1, the saturation voltage is I1 / I0 times that at the tail current I0. Therefore, the RSSI temperature dependence can be compensated by multiplying the RSSI output value by the coefficient of I0 / I1. Specifically, the constant gm bias generation unit 851 in FIG. 8 generates the above I1, the reference temperature bias generation unit 861 generates I0, and the division operation circuit unit 871 calculates I0 / I1. Then, the multiplication arithmetic circuit unit 881 calculates the RSSI total output corrected by multiplying the sum signal of the RSSI output output from the adder 841 by I0 / I1. The current I0 at the reference temperature bias can be easily generated by a bias circuit that does not depend on the power supply voltage and temperature, such as a band gap reference circuit. The arithmetic circuit section can be composed of an analog circuit, or can be digitally processed by A / D conversion.
[0020]
Although preferred embodiments have been described above, the present invention is not limited to these embodiments, and appropriate modifications can be made without departing from the scope of the present invention. For example, all the conductivity types of the FETs used may be reversed. The present invention can also be applied to a saturation amplifier using a bipolar transistor. Further, the number of cascaded saturation amplifiers is not limited to that of the embodiment, but may be more or less, or may be only one.
[0021]
【The invention's effect】
As described above, the present invention drives the saturation amplifier with a constant gm bias and limits the amplitude of the saturation amplifier based on the amplitude of the saturation amplifier detected by the rectifying / smoothing unit. According to the invention, it is possible to detect an accurate signal strength of a received signal without being affected by a temperature change. Further, since all can be configured with semiconductor devices, one-chip configuration is possible, and there is no need to use external parts.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a first embodiment of the present invention.
3 is a circuit diagram of one stage of the circuit shown in FIG.
FIG. 4 is a circuit diagram of a constant gm bias circuit and a constant gm biased differential amplifier.
FIG. 5 shows a simulation result [(a)] for the circuit according to the first embodiment of the present invention and a simulation result [(b)] for a conventional circuit.
FIG. 6 is a circuit diagram showing a second embodiment of the present invention.
FIG. 7 is a block diagram showing a third embodiment of the present invention.
FIG. 8 is a block diagram showing a fourth embodiment of the present invention.
FIG. 9 is a diagram for qualitatively explaining characteristics of a signal strength detection circuit.
FIG. 10 is a block diagram of a conventional example.
FIG. 11 is a partial circuit diagram of another conventional example.
[Explanation of symbols]
101-104, 201-204, 301, 401, 601-604, 701-704, 801-804, 1001-1004 saturation amplifier
111-114, 711-715, 811-814, 1011-1014 Rectifier
121 ~ 124, 721 ~ 725, 821 ~ 824, 1021 ~ 1024 Low pass filter
131-134, 731-734 Amplitude control bias generator
141, 741, 841, 1041 Adder circuit
151, 751, 851, 1051 Constant gm bias generator
211-214, 311, 611-614 Rectifier / smoothing part
411 Constant gm bias generation circuit
861 Reference temperature bias generator
871 Division operation circuit
881 Multiplication circuit
1101 Logarithmic amplifier
1102 Amplitude detector
1103 Constant current source proportional to absolute temperature
F1 rectifier
D1 Reference potential generator
IN input signal
OUT output signal
OP1 Active filter
OP2 inverting amplifier
OP3 subtraction circuit
OP4, OP6, OP7 comparator
OP5 adder
Vc1, Vc2 Gain control pin

Claims (11)

飽和増幅器と、前記飽和増幅器の出力部に設けられた該飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、を有する信号強度検出回路において、
前記飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、前記整流・平滑手段から出力される直流信号から生成される、前記飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路。
In a signal strength detection circuit having a saturation amplifier, and a rectifying / smoothing means for outputting a direct current voltage or direct current proportional to the strength of the output signal of the saturation amplifier provided at the output portion of the saturation amplifier,
The saturation amplifier is generated from a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and a DC signal output from the rectifying / smoothing means. And a second gain control terminal to which a second control signal for gain control is applied so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude. circuit.
縦続接続された複数の飽和増幅器と、各飽和増幅器の出力部に設けられた各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して信号強度検出信号を出力する加算回路と、を有する信号強度検出回路において、
各飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、当該飽和増幅器の出力部に付設された前記整流・平滑手段から出力される直流信号から生成される、前記飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路。
A plurality of saturation amplifiers connected in cascade, a rectification / smoothing means for outputting a DC voltage or a direct current proportional to the intensity of the output signal of each saturation amplifier provided at the output of each saturation amplifier, and each rectification / smoothing means A signal strength detection circuit having an addition circuit that adds a signal strength detection signal and outputs a signal strength detection signal.
Each saturation amplifier has a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and the rectifier A second gain control terminal to which a second control signal generated from a DC signal output from the smoothing means and controlling the gain so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude is provided. A signal strength detection circuit.
飽和増幅器と、前記飽和増幅器の入力部と該飽和増幅器の出力部とにそれぞれ設けられた該飽和増幅器の入力信号と該飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して信号強度検出信号を出力する加算回路と、を有する信号強度検出回路において、
前記飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、該飽和増幅器の入力部に付設された前記整流・平滑手段から出力される直流信号から生成される、当該飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路。
A rectifier that outputs a DC voltage or a DC current proportional to the intensity of the saturation amplifier input signal and the saturation amplifier output signal respectively provided in the saturation amplifier and the saturation amplifier input section and the saturation amplifier output section. In a signal strength detection circuit having smoothing means and an addition circuit that adds the output signals of the respective rectification and smoothing means and outputs a signal strength detection signal,
The saturation amplifier includes a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and the rectifier A second gain control terminal to which a second control signal generated from a DC signal output from the smoothing means and controlling the gain so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude is provided. A signal strength detection circuit.
縦続接続された複数の飽和増幅器と、初段の飽和増幅器の入力部と各飽和増幅器の出力部にそれぞれ設けられた、初段の飽和増幅器の入力信号と各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して信号強度検出信号を出力する加算回路と、を有する信号強度検出回路において、
各飽和増幅器は、温度によって該飽和増幅器の利得が変化しないように利得制御する第1の制御信号が印加される第1の利得制御端子と、当該飽和増幅器の入力部に付設された前記整流・平滑手段から出力される直流信号から生成される、当該飽和増幅器の飽和振幅値がある振幅を越えないよう利得制御する第2の制御信号が印加される第2の利得制御端子と、を有していることを特徴とする信号強度検出回路。
Direct current proportional to the intensity of the input signal of the first stage saturation amplifier and the output signal of each saturation amplifier provided in the cascaded connection of a plurality of saturation amplifiers, the input section of the first stage saturation amplifier and the output section of each saturation amplifier, respectively. In a signal strength detection circuit having a rectification / smoothing means for outputting a voltage or a direct current, and an addition circuit for adding the output signals of the respective rectification / smoothing means and outputting a signal strength detection signal,
Each saturation amplifier has a first gain control terminal to which a first control signal for gain control is applied so that the gain of the saturation amplifier does not change with temperature, and the rectifier A second gain control terminal to which a second control signal generated from a DC signal output from the smoothing means and controlling the gain so that the saturation amplitude value of the saturation amplifier does not exceed a certain amplitude is provided. A signal strength detection circuit.
前記飽和増幅器の飽和振幅値の最大値を定める基準値がその信号強度を検出する装置の最低温度における飽和増幅器の飽和振幅値から定まる基準値を採用することを特徴とする請求項1〜4のいずれかに記載の信号強度検出回路。5. The reference value determined from the saturation amplitude value of the saturation amplifier at the lowest temperature of the apparatus for detecting the signal intensity is adopted as the reference value for determining the maximum value of the saturation amplitude value of the saturation amplifier. The signal strength detection circuit according to any one of the above. 前記第2の制御信号は、前記第2の制御信号を形成するために用いられる前記整流・平滑手段から出力される前記直流信号と前記基準値とが入力される比較器によって形成されることを特徴とする請求項5に記載の信号強度検出回路。The second control signal is formed by a comparator to which the DC signal output from the rectifying / smoothing means used for forming the second control signal and the reference value are input. The signal intensity detection circuit according to claim 5, wherein 前記飽和増幅器は第1の差動回路を備えており、前記第1の制御信号が第1の差動回路のテール電流を供給するトランジスタに入力され、そのテール電流を供給するトランジスタがコンスタントgmバイアスされていることを特徴とする請求項1〜6のいずれかに記載の信号強度検出回路。The saturation amplifier includes a first differential circuit, and the first control signal is input to a transistor that supplies a tail current of the first differential circuit, and the transistor that supplies the tail current is a constant gm bias. The signal strength detection circuit according to claim 1, wherein the signal strength detection circuit is provided. 前記第1の差動回路の各トランジスタは、そのトランジスタをテール電流供給トランジスタとした第2の差動回路に接続されており、前記第2の差動回路の一方の入力端子には一定電圧が他方の入力端子には前記第2の制御信号が入力されることを特徴とする請求項7に記載の信号強度検出回路。Each transistor of the first differential circuit is connected to a second differential circuit using the transistor as a tail current supply transistor, and a constant voltage is applied to one input terminal of the second differential circuit. The signal strength detection circuit according to claim 7, wherein the second control signal is input to the other input terminal. 前記飽和増幅器は、前記第1の制御信号であるコンスタントgmバイアス信号が入力される第1のトランジスタと定電流バイアス信号が入力される第2のトランジスタとをそれぞれテール電流供給トランジスタとして並列に有する差動回路を備えており、前記第1のトランジスタと前記第2のトランジスタとが前記第2の制御信号に基づいてオン・オフ動作されることを特徴とする請求項1〜6のいずれかに記載の信号強度検出回路。The saturation amplifier includes a first transistor to which a constant gm bias signal as the first control signal is input and a second transistor to which a constant current bias signal is input in parallel as tail current supply transistors, respectively. 7. An operation circuit is provided, wherein the first transistor and the second transistor are turned on / off based on the second control signal. Signal strength detection circuit. 温度によって利得が変化することないように制御された、縦続接続された複数の飽和増幅器と、各飽和増幅器の出力部に設けられた各飽和増幅器の出力信号の強度に比例した直流電圧あるいは直流電流を出力する整流・平滑手段と、各整流・平滑手段の出力信号を加算して強度和信号を出力する加算回路と、を有する信号強度検出回路において、
前記飽和増幅器のある温度での最大出力振幅に比例した値と前記飽和増幅器の基準温度での最大出力振幅に比例した値との比を算出する除算回路と、前記強度和信号に前記除算回路が算出した前記比を乗じて信号強度検出信号を出力する乗算回路と、を更に有することを特徴とする信号強度検出回路。
A plurality of cascaded saturation amplifiers controlled so that the gain does not change with temperature, and a DC voltage or a DC current proportional to the intensity of the output signal of each saturation amplifier provided at the output of each saturation amplifier In a signal strength detection circuit having a rectifying / smoothing means for outputting and an adding circuit for adding the output signals of the respective rectifying / smoothing means and outputting an intensity sum signal,
A division circuit for calculating a ratio of a value proportional to a maximum output amplitude at a temperature of the saturation amplifier and a value proportional to a maximum output amplitude at a reference temperature of the saturation amplifier; and A signal strength detection circuit, further comprising a multiplication circuit that multiplies the calculated ratio and outputs a signal strength detection signal.
前記飽和増幅器は、テール電流で利得制御が行われる差動回路であって、そのテール電流を供給するトランジスタがコンスタントgmバイアスされていることを特徴とする請求項10に記載の信号強度検出回路。11. The signal strength detection circuit according to claim 10, wherein the saturation amplifier is a differential circuit in which gain control is performed with a tail current, and a transistor that supplies the tail current is constantly gm-biased.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053809B2 (en) 2003-12-19 2006-05-30 Searete Llc Analog-to-digital converter circuitry having a cascade
US7045760B2 (en) 2003-12-19 2006-05-16 Searete Llc Intensity detector circuitry
US7250595B2 (en) 2004-01-14 2007-07-31 Searete, Llc Photo-detector filter having a cascaded low noise amplifier
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US7053998B2 (en) 2003-12-22 2006-05-30 Searete Llc Photo-detector filter
US7542133B2 (en) 2003-12-22 2009-06-02 Searete, Llc Photo-detector filter
JP4578391B2 (en) * 2005-11-25 2010-11-10 Okiセミコンダクタ株式会社 Signal strength detection circuit
JP2007266809A (en) * 2006-03-28 2007-10-11 Toyota Industries Corp Agc circuit
JP2008111783A (en) * 2006-10-31 2008-05-15 Nec Electronics Corp Electric field detecting circuit
JP4528790B2 (en) 2007-01-09 2010-08-18 Okiセミコンダクタ株式会社 Signal strength detection circuit
JP4821639B2 (en) * 2007-02-09 2011-11-24 富士通株式会社 Amplitude detector
JP4670969B2 (en) * 2009-01-23 2011-04-13 ソニー株式会社 Bias circuit, gm-C filter circuit having the same, and semiconductor integrated circuit
KR100971012B1 (en) * 2009-11-25 2010-07-20 동국대학교 산학협력단 Apparatus for indicating received signal strength
WO2011161858A1 (en) * 2010-06-22 2011-12-29 日本電気株式会社 Power detection circuit
JP5527072B2 (en) * 2010-07-15 2014-06-18 富士通株式会社 Amplifying apparatus and gain control method
JP5921394B2 (en) * 2012-09-10 2016-05-24 三菱電機株式会社 Saturation amplifier circuit
CN103812579A (en) * 2012-11-08 2014-05-21 旭扬半导体股份有限公司 Receiving signal strength indicator circuit having low voltage and wide detection energy range

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104639270A (en) * 2015-02-10 2015-05-20 东南大学 CMOS (Complementary Metal Oxide Semiconductor) integrated receiving signal intensity indicator with process stability

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