JPWO2009142165A1 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JPWO2009142165A1 JPWO2009142165A1 JP2010513007A JP2010513007A JPWO2009142165A1 JP WO2009142165 A1 JPWO2009142165 A1 JP WO2009142165A1 JP 2010513007 A JP2010513007 A JP 2010513007A JP 2010513007 A JP2010513007 A JP 2010513007A JP WO2009142165 A1 JPWO2009142165 A1 JP WO2009142165A1
- Authority
- JP
- Japan
- Prior art keywords
- variable resistor
- layer
- semiconductor device
- diffusion layer
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 79
- 230000005669 field effect Effects 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims description 72
- 239000002184 metal Substances 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 34
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 31
- 229910052760 oxygen Inorganic materials 0.000 claims description 29
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 28
- 239000001301 oxygen Substances 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 15
- 239000011669 selenium Substances 0.000 claims description 15
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 14
- 229910052711 selenium Inorganic materials 0.000 claims description 14
- 229910052714 tellurium Inorganic materials 0.000 claims description 14
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 13
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 12
- 229910052717 sulfur Inorganic materials 0.000 claims description 12
- 239000011593 sulfur Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- 229910052735 hafnium Inorganic materials 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- 229910052715 tantalum Inorganic materials 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 229910052755 nonmetal Inorganic materials 0.000 claims description 4
- 229910052720 vanadium Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 85
- 230000004048 modification Effects 0.000 description 32
- 238000012986 modification Methods 0.000 description 32
- 230000008859 change Effects 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 230000015654 memory Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 13
- 230000003287 optical effect Effects 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052723 transition metal Inorganic materials 0.000 description 4
- 150000003624 transition metals Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910005883 NiSi Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002407 reforming Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001182 laser chemical vapour deposition Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 150000003346 selenoethers Chemical class 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
- 125000000101 thioether group Chemical group 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
拡散層を有する電界効果トランジスタと可変抵抗体層を有する抵抗変化素子を含む半導体装置であって、前記拡散層上に設けられた前記可変抵抗体層と、前記可変抵抗体層上に設けられたビアと、前記ビアに接続された配線層を有する、半導体装置。A semiconductor device including a field effect transistor having a diffusion layer and a variable resistance element having a variable resistor layer, the variable resistor layer provided on the diffusion layer, and the variable resistor layer provided on the variable resistor layer A semiconductor device comprising a via and a wiring layer connected to the via.
Description
本発明は、抵抗変化素子を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having a resistance change element and a manufacturing method thereof.
近年、書き換え可能な半導体記憶装置として不揮発性メモリの需要が増加している。不揮発性メモリの代表例であるフラッシュメモリにおいては、フローティングゲートを用いたものが主流であるが、トンネルゲート酸化膜の薄層化が困難であるとされており、微細化が限界に近づきつつあるとされている。 In recent years, the demand for nonvolatile memories as rewritable semiconductor memory devices has increased. In flash memories, which are typical examples of nonvolatile memories, those using floating gates are the mainstream, but it is said that it is difficult to reduce the thickness of the tunnel gate oxide film, and miniaturization is approaching the limit. It is said that.
一方、フラッシュメモリの微細化の限界を超える不揮発性メモリとして、抵抗変化型素子を用いたメモリが提案されている。このメモリは不揮発性メモリとしてはもちろんのこと高速に動作する汎用メモリとしても期待されている。 On the other hand, a memory using a resistance variable element has been proposed as a nonvolatile memory exceeding the limit of miniaturization of a flash memory. This memory is expected not only as a non-volatile memory but also as a general-purpose memory that operates at high speed.
抵抗変化型素子を用いたメモリには、マグネティックRAM(MRAM)、相変化型RAM(PRAM)、レジスティブRAM(ReRAM)、プログラマブル・メタライゼーション・セル(PMC)などがある。これらには、それぞれ固有の書き換え条件、抵抗変化率、書き換え回数が存在するが、低抵抗状態と高抵抗状態の間の抵抗比で定義される抵抗変化率が高いものはReRAMおよびPMCであり、より高い読み出しマージンが期待できる。 Examples of the memory using the resistance change element include a magnetic RAM (MRAM), a phase change RAM (PRAM), a resistive RAM (ReRAM), and a programmable metallization cell (PMC). Each of these has a unique rewrite condition, resistance change rate, and number of rewrites, but those having a high resistance change rate defined by the resistance ratio between the low resistance state and the high resistance state are ReRAM and PMC. A higher read margin can be expected.
ReRAMおよびPMCは通常、トランジスタとともに半導体集積回路上に設けられる。例えば、特許文献1(特開2004−363604号公報)には、図24に示すように、シリコン基板191上に、ゲート絶縁膜230、ゲート電極、ソース210及びドレイン220を含むMOS型トランジスタ200と、2つの電極310、330および可変抵抗体320からなる抵抗変化素子300が形成された不揮発性メモリ190が記載されている。このメモリにおいては、抵抗変化素子300の下部電極310が、MOS型トランジスタ200のドレイン220に接続され、抵抗変化素子300の上部電極330が、上層側の配線400に接続されている。可変抵抗素子300への情報の書き込みおよび読み出しを行う際は、MOS型トランジスタ200を介して可変抵抗体320へ電圧が印加される。可変抵抗体320としては、遷移金属酸化物が用いられる。
ReRAM and PMC are usually provided on a semiconductor integrated circuit together with a transistor. For example, in Patent Document 1 (Japanese Patent Laid-Open No. 2004-363604), as shown in FIG. 24, a
また、特許文献2(特開2006−279042号公報)には、垂直に延在する下部電極プラグと、この下部電極プラグの上部表面を覆うように水平に配置された可変抵抗膜と、この可変抵抗膜上に配置された上部電極とからなる可変抵抗素子が記載されている。そして、この可変抵抗素子とトランジスタを含むメモリセルを複数備えたメモリが記載され、このメモリにおいて、各トランジスタのゲート電極はワード線を形成し、各可変抵抗素子の下部電極には対応するトランジスタのドレインが連結され、各抵抗変化素子の上部電極にはビット線が連結されることが記載されている。 Patent Document 2 (Japanese Patent Application Laid-Open No. 2006-279042) discloses a lower electrode plug that extends vertically, a variable resistance film that is horizontally disposed so as to cover the upper surface of the lower electrode plug, and the variable resistance film. A variable resistance element including an upper electrode disposed on a resistance film is described. A memory including a plurality of memory cells including the variable resistance element and the transistor is described. In this memory, the gate electrode of each transistor forms a word line, and the lower electrode of each variable resistance element has a corresponding transistor. It is described that a drain is connected and a bit line is connected to an upper electrode of each resistance change element.
本発明者らは、半導体記憶装置の性能改善、特に、可変抵抗体として遷移金属酸化物を用いたReRAMに関して検討を重ねた結果、以下に示す問題点を明らかにした。 The inventors of the present invention have clarified the following problems as a result of repeated studies on improving the performance of a semiconductor memory device, in particular, ReRAM using a transition metal oxide as a variable resistor.
即ち、特許文献1および特許文献2に記載の技術は、図24に示すとおり、MOS型トランジスタ200のドレイン220に抵抗変化素子300の下部電極310が接続され、この下部電極310に可変抵抗体320が接続される構成をとっている。このため、可変抵抗体320へ電圧を印加した際に生じる、MOS型トランジスタ200のドレイン220から可変抵抗体320へ至る電流経路上に、ドレイン220と下部電極310の接合界面、および下部電極310と可変抵抗体320の接合界面が存在する。このような二つ接合界面に起因する接触抵抗の増大が避けられない。
That is, in the techniques described in Patent Document 1 and
また、図24に示す構成の場合、可変抵抗体32へ流れる電流は、下部電極310の膜厚分の距離を必ず通らなければならない。近年の半導体装置の微細化の進展により、異なる配線層間を電気的に接続するビアの径は数10nmのオーダーになってきており、下部電極31の膜厚分の距離といえども、この分の寄生抵抗による電圧降下が無視できなくなってきている。
In the case of the configuration shown in FIG. 24, the current flowing to the variable resistor 32 must pass through the distance corresponding to the thickness of the
さらに、可変抵抗体320へはGHzオーダーの高周波電圧が印加される場合もあり、このような場合は高周波による伝送損失が顕著となってしまう。
Further, a high frequency voltage in the order of GHz may be applied to the
従って、本発明の目的は、かかる半導体装置の問題点を克服し、抵抗変化素子の可変抵抗体と電界効果トランジスタの拡散層との間の寄生抵抗を低減し、可変抵抗素子に対する書き込み及び読み出し性能の劣化が抑えられた半導体装置、およびその製造方法を提供することにある。 Accordingly, an object of the present invention is to overcome the problems of such a semiconductor device, to reduce the parasitic resistance between the variable resistor of the variable resistance element and the diffusion layer of the field effect transistor, and to perform writing and reading performance with respect to the variable resistive element. It is an object of the present invention to provide a semiconductor device in which deterioration of the semiconductor is suppressed and a manufacturing method thereof.
本発明の第1の態様によれば、拡散層を有する電界効果トランジスタと可変抵抗体層を有する抵抗変化素子を含む半導体装置であって、
前記拡散層上に設けられた前記可変抵抗体層と、
前記可変抵抗体層上に設けられたビアと、
前記ビアに接続された配線層を有する、半導体装置が提供される。According to a first aspect of the present invention, there is provided a semiconductor device including a field effect transistor having a diffusion layer and a variable resistance element having a variable resistance layer,
The variable resistor layer provided on the diffusion layer;
Vias provided on the variable resistor layer;
A semiconductor device having a wiring layer connected to the via is provided.
本発明の第2の態様によれば、拡散層を有する電界効果トランジスタと、前記拡散層上に設けられた可変抵抗体層と、前記可変抵抗体層上に設けられたビアを有する半導体装置の製造方法であって、
前記拡散層上に、前記可変抵抗体層に含まれる金属元素と同じ金属元素からなる金属層を形成する工程と、
前記可変抵抗体層に含まれる非金属元素と同じ非金属元素を含むガス成分を含有する雰囲気中で150℃以上600℃以下の温度で加熱して前記金属層を前記可変抵抗体層へ改質する工程を含む、半導体装置の製造方法が提供される。According to a second aspect of the present invention, there is provided a semiconductor device having a field effect transistor having a diffusion layer, a variable resistor layer provided on the diffusion layer, and a via provided on the variable resistor layer. A manufacturing method comprising:
Forming a metal layer made of the same metal element as the metal element contained in the variable resistor layer on the diffusion layer;
The metal layer is reformed into the variable resistor layer by heating at a temperature of 150 ° C. or more and 600 ° C. or less in an atmosphere containing a gas component containing the same nonmetal element as the nonmetal element contained in the variable resistor layer. A method for manufacturing a semiconductor device is provided.
本発明によれば、抵抗変化素子の可変抵抗体と電界効果トランジスタの拡散層との間の寄生抵抗が低減され、可変抵抗素子に対する書き込み及び読み出し性能の劣化が抑えられた半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device in which parasitic resistance between a variable resistor of a resistance change element and a diffusion layer of a field effect transistor is reduced, and deterioration of writing and reading performance with respect to the variable resistance element is suppressed. Can do.
本発明を実施するための最良の形態について、以下、図面を参照しながら詳細に説明する。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings.
図1Aは、本発明の第1の実施形態に係る半導体装置の構成の一例を示す図である。図1Aに示されるように、本発明の第1の実施形態に係る半導体装置は、拡散層領域118を備える電界効果トランジスタ110と、拡散層領域118に当接して設けられた可変抵抗体131と、ビア140と、配線150と、を備えている。ビア140は層間絶縁膜138に形成され、ビアの一方の端(下端)が、可変抵抗体131の拡散層領域118側と反対側の表面(上面)に接続され、ビア140の他方の端(上端)に配線150が接続されている。このように、ビア140(上部電極)の下端表面が可変抵抗体131を介して拡散層領域118(下部電極)と対向配置された抵抗変化素子が形成されている。
FIG. 1A is a diagram illustrating an example of a configuration of a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1A, the semiconductor device according to the first embodiment of the present invention includes a
なお、図1Bに示すように、可変抵抗体131とビア140との間にバリアメタル等の薄い金属層1310を介して、可変抵抗体131とビア140とが接続されてもよい。
As shown in FIG. 1B, the
このような構成とすることにより、抵抗変化素子の可変抵抗体131と電界効果トランジスタ110の拡散層領域118との間の寄生抵抗を低下させ、抵抗変化素子に対する書き込み及び読み出し性能の劣化を抑制することができる。また、高周波の電圧印加の際でも、抵抗変化素子に対する書き込み及び読み出し性能の劣化が抑制される半導体装置を提供できる。
With such a configuration, the parasitic resistance between the
また、基板上に可変抵抗体を含む層、ビア、配線をこの順に形成すればよいため、図24に記載の前記の技術のように、基板上にビア(下部電極)、可変抵抗体、ビア(上部電極)、配線をこの順に形成する場合よりも、製造工程を簡略化することが可能となる。 Further, since a layer, a via, and a wiring including a variable resistor may be formed in this order on the substrate, a via (lower electrode), a variable resistor, and a via are formed on the substrate as in the technique described in FIG. The manufacturing process can be simplified as compared with the case where the (upper electrode) and the wiring are formed in this order.
さらに、可変抵抗体131は一般に層間絶縁膜よりも誘電率の大きな材料であるが、可変抵抗体131を配線150から離すことができるため、図24に記載の技術よりも、配線150と隣接配線との間の寄生容量に与える可変抵抗体の影響を小さくできる。
Further, the
可変抵抗体131の膜厚は、1ナノメートルから200ナノメートル程度が好ましい。
The film thickness of the
電界効果トランジスタ110の一例としては、図1Aに示すように、半導体基板111上のゲート絶縁膜112と、ゲート絶縁膜112上に設けられたゲート電極113と、ゲート電極113の両側の半導体基板に設けられた拡散層領域117、118を備えたMIS型トランジスタを用いることができる。半導体基板としては、少なくとも表面に半導体層を備えた基板を用いることができる。ゲート電極113の側面には、絶縁体からなる側壁116を設けることができる。
As an example of the
可変抵抗体131は、図2Aに示すように、可変抵抗体131と拡散層領域118との当接部と、この当接部から側壁116上に延在する構成とすることもできる。拡散層領域118(下部電極)と可変抵抗体131とビア140(上部電極)とで抵抗変化素子130が構成されている。
As shown in FIG. 2A, the
また、図2Aに示すように、ゲート電極113の両側に設けられた拡散層領域117および118のうち、一方の拡散層領域(ここでは拡散層領域118)を共有するように(挟むように)、ゲート電極113の反対側に構造体127が設けられ、この構造体127の側面には、ゲート電極113の側壁116と対向する絶縁体からなる側壁116が設けられ、可変抵抗体131が、可変抵抗体131と拡散層領域118との当接部から構造体127の側壁116上に延在する構成としてもよい。
As shown in FIG. 2A, one diffusion layer region (here, diffusion layer region 118) is shared (so as to be sandwiched) among
構造体127は、可変抵抗体131を十分に延在させることのできる高さを持てばよく、導体でも絶縁体でもよい。プロセスを考慮すれば、ゲート電極113と同じ材料からなり、同じ大きさである構造体が好ましい。ゲート電極113を含むセルとは無関係なセル中のゲート電極あるいはダミーゲート電極であることが好ましい。
The
図2Bに、図2Aに示す上記構造の平面図(上面側から見た図)を示す。図2Bに示すように、ゲート電極113および構造体127は、ゲート幅方向(図中の縦方向)に沿って拡散層領域118の外側への延在させることが好ましい。このように延在させることにより、可変抵抗体131は図2Bの点線部に形成できる。すなわち、可変抵抗体131の外周端部が、ビア140の側面周囲の外側に配置されている。可変抵抗体131のゲート幅方向の端部を拡散層領域118の外側に位置させることで、ゲート幅方向の端部を余裕をもってビア140の側面の外側に配置できる。
FIG. 2B shows a plan view (viewed from the upper surface side) of the structure shown in FIG. 2A. As shown in FIG. 2B, the
このような構成とすることにより、可変抵抗体131の端部でスイッチングが起こらないため、安定した繰り返しスイッチング耐性を実現できる。
By adopting such a configuration, since switching does not occur at the end of the
半導体基板111には、シリコン基板やシリコン・オン・インシュレータ(SOI)基板などを用いることができる。
As the
ゲート絶縁膜112は、シリコン基板を用いた場合、その基板表面を熱酸化することにより形成されるシリコン酸化膜、窒素を微量添加したシリコン酸窒化膜若しくは高誘電率絶縁膜、またはこれらの膜の少なくとも一種を含む積層膜でもよい。ゲート絶縁膜112の膜厚は酸化膜換算膜厚にして0.8ナノメートル以上3ナノメートル以下が好ましい。
As the
ゲート電極113は、モノシランガスによって形成されるポリシリコンや、スパッタ法などにより形成される金属もしくは金属シリサイド、それらの組合せなどが好適である。ゲート電極の厚みは50ナノメートル以上に設定できる。また、ゲート長(図1Aの紙面内左右方向:横方向)は典型的には100ナノメートル以下に設定できる。
The
側壁116は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、もしくはこれらの少なくとも2種以上を含む積層膜が好ましく、膜厚としては、5ナノメートル以上100ナノメートル以下が好ましい。
The
また、図2Aおよび図2Bに示すように、可変抵抗体131のゲート長方向の端部は、ゲート電極113の上部及び構造体127の上部まで延在させることもできる。
As shown in FIGS. 2A and 2B, the end of the
可変抵抗体131がゲート電極113の上部まで延在する構成とした場合は、可変抵抗体131とゲート電極113との間の絶縁性を保つため、ゲート電極113上に絶縁膜114を設ける。この絶縁膜114としては、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜等が好ましく、膜厚としては十分に絶縁性が確保できる厚みであればよく、例えば20ナノメートルに設定できる。
In the case where the
図3及び図4に、図2Aに示す構成の抵抗変化素子130の部分を示す。図3を元にした図4を用いて、本実施形態の作用効果を説明する。
3 and 4 show a portion of the
スイッチング動作が起こる領域は、可変抵抗体131に電界がよりかかりやすい領域であると考えられる。即ち、それは二つの電極間の可変抵抗体131が一番薄い領域、例えば電極の角が存在する領域などである。この考えに基づくと、図4に示す抵抗変化素子においてスイッチング動作が起こるのは、可変抵抗体131の拡散層領域118寄りの領域であることがわかる。すなわち、図4中の太い実線で示された、可変抵抗体131と拡散層領域118(下部電極)が接する界面と、可変抵抗体131とビア140の底部(132)が接する界面とに挟まれた領域においてスイッチング動作が起こることになる。この領域でスイッチング動作が起こると、メモリセルを構成するMOS型トランジスタ110と抵抗変化素子130の間の寄生抵抗が最小限になることになる。また、図4中の可変抵抗対131の点線で示した領域では、スイッチング動作が起こらないことになるため、可変抵抗対131の端部でスイッチング動作が起こらず、抵抗変化素子130の安定した繰り返しスイッチング耐性を実現できる。
The region where the switching operation occurs is considered to be a region where the electric field is more likely to be applied to the
可変抵抗体は、図3に示した可変抵抗体131の形状以外の形状にすることができ、例えば、以下のような形状であってもよい。図5に示すように、可変抵抗体131は、ゲート電極113上の絶縁膜114と重ならない形状であってもよい。図6に示すように、可変抵抗体131は、端部をテーパー状にしてもよい。図7に示すように、可変抵抗体131は、その端部がビア140の外周面と一直線につながっていてもよい。図8に示すように、可変抵抗体131は、端部がテーパー状であり、かつ端部間のサイズがビアの直径程度であってもよい。
The variable resistor can have a shape other than the shape of the
本実施形態の半導体装置は、図9に示すように、拡散層領域118の可変抵抗体131との当接部に、金属シリサイド層120が設けられていてもよい。このような構成とすることにより、拡散層領域118とビア140との間の抵抗を低減することができる。このため、高速動作を可能とすることができる。このとき、同時に、拡散層領域117のビア140との当接部に、可変抵抗体131に含まれる金属元素と同じ金属元素のシリサイド層119を設けることができる。
In the semiconductor device of this embodiment, as shown in FIG. 9, a
また、本実施形態の半導体装置は、図10に示すように、側壁116の下部の半導体領域に、拡散層領域117および118にそれぞれ電気的に接続されるエクステンション領域115を設けることもできる。該構成とすることにより、拡散層領域117と118間の短チャネル効果を抑制することができるため、半導体装置の微細化を図ることが可能となる。
In the semiconductor device of this embodiment, as shown in FIG. 10,
さらに、本実施形態の半導体装置は、図11に示すように、金属シリサイド層120とエクステンション領域115がともに設けられる構成としてもよい。
Further, as shown in FIG. 11, the semiconductor device of the present embodiment may be configured such that both the
可変抵抗体131は、酸素、窒素、セレン、テルルからなる群から選択される一つの又は複数の元素と、金属との化合物から選択される材料で形成することができる。この金属としてはCr、Ti、V、Ni、Cu、Zr、Nb、Mo、Hf、Ta、W等の遷移金属を用いることができる。これらの金属の中でも、Ti、Ni、Mo、Hf、Ta、Wからなる群から選択される金属が好ましく、Ni又はTiがより好ましい。すなわち、可変抵抗体131は、Cr、Ti、V、Ni、Cu、Zr、Nb、Mo、Hf、Ta、Wから選ばれる金属と、酸素、窒素、セレン、テルルからなる群から選択される一つの又は複数の元素との化合物で形成することができる。可変抵抗体131は、特に、Cr、Ti、V、Ni、Cu、Zr、Nb、Mo、Hf、Ta、Wから選ばれる金属の酸化物で形成することができ、Ti、Ni、Mo、Hf、Ta、Wからなる群から選択される金属の酸化物が好ましく、Tiの酸化物(例えばTiOx、x=1〜2)またはNiの酸化物(例えばNiO)が好ましい。The
また、可変抵抗体131は、電圧の印加に応じて、第1の状態と、この第1の状態よりも電気抵抗の低い第2の状態の2値の間で変化するものを用いることができる。この可変抵抗体の動作について、図24に示した特許文献1の例を用いて以下に説明する。
In addition, the
図24に示された半導体記憶装置190は、次の構成を有している。半導体基板(シリコン基板)191上に、ソースおよびドレイン電極となる不純物拡散層210および220、シリコン酸化膜からなるゲート絶縁膜230、ゲート絶縁膜230上のポリシリコンからなるゲート電極240を含むMOS型トランジスタ200と、2つの電極310、330および可変抵抗体320が形成されている。抵抗変化素子300の一方の電極310は、MOS型トランジスタ200のドレイン220に接続され、抵抗変化素子300の他方の電極330は上層側の配線400に接続している。
The
図24に示された半導体記憶装置190における、単極性の電圧を用いた抵抗変化素子300のスイッチング動作について図25を用いて説明する。ここでは、抵抗変化素子300の2つの電極310と330の間に印加される電圧をVswと表記する。
A switching operation of the
半導体記憶装置190において、抵抗変化素子300に所望の電圧Vswを印加するためには、ソース210と上層側配線400の間にVswより高い電圧を印加し、ゲート電極240にトランジスタ200がオン状態になる閾値電圧以上の電圧を印加する。抵抗変化素子300に印加した電圧Vswと抵抗変化素子300を流れる電流の関係は、図25に示された関係となる。抵抗変化素子300が低抵抗状態(すなわちセット状態)の場合、印加電圧Vswに対して、図25中の電圧−電流特性Aを示す。Vswが低い領域では低抵抗状態のため、電流が多く流れるが、ある電圧V1を超えると、電流値が急激に減少する。これは、抵抗変化素子300が高抵抗状態(すなわちリセット状態)へとスイッチングした結果である。さらにVswを増加し、ある電圧V2を超えると、電流値が急激に増加する。これは、抵抗変化素子300が再度セット状態へとスイッチングした結果である。一方で、抵抗変化素子300が高抵抗状態(リセット状態)の場合、印加電圧Vswに対して、図25中の電圧−電流特性Bを示す。Vswが低い領域では高抵抗状態のため、電流が流れにくいが、電圧V1を超えても高抵抗状態のままである。さらにVswを増加し、電圧V2を超えると、電流値が急激に増加する。
In the
図25において、Vsw<V1の領域では高抵抗状態および低抵抗状態のいずれも安定であるが、V1<Vsw<V2の領域では高抵抗状態が安定であり、Vsw>V2の領域では低抵抗状態が安定である。特許文献1では、上記の現象を利用して、リセット動作(リセット状態にするための動作)はV1<Vsw<V2の条件で行い、セット動作(セット状態にするための動作)はVsw>V2の条件で行うと良いとしている。一方で、特許文献2には、セット動作はVsw>V2の条件でセット電圧を1ナノ秒から100ナノ秒印加することにより行い、リセット動作はV1<Vsw<V2の条件でリセット電圧を1マイクロ秒から100マイクロ秒印加することにより行うことができることが記載されている。
In FIG. 25, both the high resistance state and the low resistance state are stable in the region of Vsw <V1, but the high resistance state is stable in the region of V1 <Vsw <V2, and the low resistance state is in the region of Vsw> V2. Is stable. In Patent Document 1, using the above-described phenomenon, the reset operation (operation for setting the reset state) is performed under the condition of V1 <Vsw <V2, and the set operation (operation for setting the set state) is Vsw> V2. It is said that it is good to do in the condition of. On the other hand, in
なお、電圧の印加に応じて、電気抵抗が互いに異なる3値以上に変化する可変抵抗体を用いることも可能である。 It is also possible to use a variable resistor whose electrical resistance changes to three or more different values depending on the application of voltage.
図12に、本発明の第2の実施形態による半導体装置の構成の一例を示す。図12を参照すると、本実施形態による半導体装置は、電界効果トランジスタ110の他の例として、ソースとドレインが基板平面に対して垂直方向に配置された縦型トランジスタを設けている。この縦型トランジスタは、基板111表面から突出した半導体からなる柱部と、基板111に設けられた下側拡散層領域と、柱部の上部に設けられた上側拡散層領域と、柱部の側面上に設けられたゲート電極113と、柱部とゲート電極113との間に介在するゲート絶縁膜(図示せず)と含む。下側拡散層領域は基板平面方向に延在する延在部を有し、この延在部に、抵抗変化素子の可変抵抗体131が当接して設けられている。この可変抵抗体131と下側拡散層領域の延在部との間に、この可変抵抗体に含まれる金属元素と同じ金属元素のシリサイド層が介在していることが好ましい。
FIG. 12 shows an example of the configuration of the semiconductor device according to the second embodiment of the present invention. Referring to FIG. 12, the semiconductor device according to the present embodiment includes, as another example of the
次に、本発明の半導体装置の製造方法の一実施形態について説明する。図13は、本実施形態の製造方法の説明図である。 Next, an embodiment of a method for manufacturing a semiconductor device of the present invention will be described. FIG. 13 is an explanatory diagram of the manufacturing method of the present embodiment.
まず、図13(A)に示すように、層間絶縁膜138に、電界効果トランジスタ110の拡散層領域118に達するホールを形成し、少なくともホール底に遷移金属からなる金属膜135を形成する。次に、酸素を含む雰囲気中で150℃以上600℃以下の温度で加熱する。この遷移金属としては、可変抵抗体を構成する金属元素と同じ金属元素を用いることができ、シリサイド層を良好に形成する観点からTi、Ni、Mo、Hf、Ta、Wからなる群から選択される金属を用いることが好ましく、特にNiまたはTiを用いることが好ましい。これにより、図13(B)に示すように、ホール底の拡散層領域118上にシリサイド層120を形成するとともにこのシリサイド層上に可変抵抗体を形成することができる。
First, as shown in FIG. 13A, a hole reaching the
ここで、後述する実施例にて述べるように、層間絶縁膜138を形成する前に、遷移金属の金属膜135は、電界効果トランジスタ110の拡散層領域118に当接する領域上から側壁116上に延在するように形成してもよい。
Here, as will be described in an example described later, before forming the
また、上記の加熱処理においては、上記の雰囲気中の酸素濃度を微量濃度から酸素を主成分となる濃度の間で制御することで、酸化レートを制御することができる。ここで酸素を主成分とする雰囲気とは、酸素が概ね50体積%(標準状態)以上含まれる雰囲気をいう。 In the above heat treatment, the oxidation rate can be controlled by controlling the oxygen concentration in the atmosphere from a very small concentration to a concentration containing oxygen as a main component. Here, the atmosphere containing oxygen as a main component means an atmosphere containing oxygen in an amount of approximately 50% by volume (standard state) or more.
上記の加熱処理は、可変抵抗体に含まれる非金属元素と同じ非金属元素を含むガス成分を含有する雰囲気中で行うことができる。具体的には、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。酸素元素を含むガス成分としては酸化性ガス(例えばO2、N2O)、窒素元素を含むガス成分としては窒化性ガス(例えばN2)、硫黄元素を含むガス成分としては硫化性ガス(例えばH2S)、セレン元素を含むガス成分としては金属のセレン化物を形成可能なガス(例えばH2Se)、テルル元素を含むガス成分としては金属のテルル化物を形成可能なガス(例えばH2Te)を用いることができる。Said heat processing can be performed in the atmosphere containing the gas component containing the same nonmetallic element as the nonmetallic element contained in a variable resistor. Specifically, it can be performed in an atmosphere containing an element selected from oxygen, nitrogen, sulfur, selenium, and tellurium, and a gas component that forms a compound of this element and a metal such as Ni. The gas component containing an oxygen element is an oxidizing gas (eg, O 2 or N 2 O), the gas component containing a nitrogen element is a nitriding gas (eg, N 2 ), and the gas component containing a sulfur element is a sulfide gas ( For example, H 2 S), a gas component containing a selenium element, a gas capable of forming a metal selenide (eg, H 2 Se), and a gas component containing a tellurium element, such as a gas capable of forming a metal telluride (eg, H 2 S). 2 Te) can be used.
上記の本発明の実施形態について実施例を挙げてさらに説明する。 The embodiment of the present invention will be further described with reference to examples.
[実施例1]
本発明の第1の実施例を以下に図14を参照しながら説明する。[Example 1]
A first embodiment of the present invention will be described below with reference to FIG.
まず、通常の方法によりMIS型トランジスタ110を形成する。
First, the
シリコン基板111を熱酸化して、シリコン酸化膜からなるゲート絶縁膜112を形成する。ゲート絶縁膜としては、シリコン酸化膜に代えて、より高い誘電率を有する高誘電率絶縁膜やシリコン酸化膜と高誘電率絶縁膜との積層膜なども用いることも可能である。
The
次に、このゲート絶縁膜112上に、モノシランガスによりポリシリコン膜113を形成する。続いて、このポリシリコン膜上にスパッタ法によりシリコン窒化膜114を形成する。
Next, a
次に、シリコン基板111上に順に形成されたシリコン酸化膜112、ポリシリコン113、シリコン窒化膜114を加工するために、フォトレジストをシリコン窒化膜114上に形成する。通常の光学マスクを用いた光学露光によりフォトレジストを感光させ、現像処理を行うことによって、所定のゲートパターン状のフォトレジストが形成される。
Next, a photoresist is formed on the
このゲートパターン状のフォトレジストをマスクとして用いて、シリコン基板111上のゲート絶縁膜112、ポリシリコン膜113及びシリコン窒化膜114をエッチングにより加工する。これにより、シリコン基板111上に形成されたゲート絶縁膜112、そのゲート絶縁膜112を介してシリコン基板111上に形成されたゲート電極113、及びゲート電極113上に形成された絶縁膜114からなるゲートパターン状の積層構造体が得られる。そして、シリコン基板111にイオン注入を行うことにより、第1の不純物拡散層117および第2の不純物拡散層118をシリコン基板111に形成する。
Using the gate-patterned photoresist as a mask, the
次に、ゲートパターン状の積層構造体を覆うシリコン酸化膜を形成し、全面エッチバックすることにより、この積層構造体の側面に側壁116を形成する。 Next, a silicon oxide film is formed to cover the gate pattern-like stacked structure, and the entire surface is etched back to form sidewalls 116 on the side surfaces of the stacked structure.
以上の手法により、MIS型トランジスタ110が形成される。図14(A)は、この段階の部分断面を示す。ゲート絶縁膜112、ゲート電極113及び絶縁膜114からなる積層構造体は一体に描いている。また、不純物拡散層118を挟んでこの積層構造体と対向するように同様に他の積層構造体が形成され、この積層構造体の側面に側壁116が形成されている。
The
次に、MIS型トランジスタ110上に、可変抵抗体131を形成するためのNi膜135を形成し(図14(B))、このNi膜135を酸素雰囲気(O2含有量:100体積%)中で加熱することにより可変抵抗体131に改質する(図14(C))。Next, a
加熱処理は、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。加熱温度は、150℃〜600℃の範囲に設定できる。 The heat treatment can be performed in an atmosphere containing an element selected from oxygen, nitrogen, sulfur, selenium, and tellurium, and a gas component that forms a compound of this element and a metal such as Ni. The heating temperature can be set in the range of 150 ° C to 600 ° C.
上記の成膜方法に代えて、図14(A)で示した構造上に、Ni等の金属と、酸素、窒素、硫黄、セレン、テルルから選択される一つまたは二種上の元素とから成る化合物、特に代表的な例として金属と酸素から成る化合物を、スパッタリング法やレーザーアブレーション法、気相化学成長法などにより、直接堆積してもよい。この手法によれば、図14(A)に示す構造から直接図14(C)に示す構造を形成できる。 Instead of the above film formation method, on the structure shown in FIG. 14A, from a metal such as Ni and one or more elements selected from oxygen, nitrogen, sulfur, selenium, and tellurium. A compound composed of a metal and oxygen as a typical example may be directly deposited by sputtering, laser ablation, chemical vapor deposition, or the like. According to this method, the structure shown in FIG. 14C can be formed directly from the structure shown in FIG.
次に、以上の手法により形成された可変抵抗体131を加工するために、可変抵抗体131上にフォトレジスト136を形成する。通常の光学マスクを用いた光学露光によりフォトレジスト136を感光させ、現像処理を行うことによって、所定のパターン状のフォトレジスト136が形成される(図14(D))。このフォトレジスト136をマスクとして用いて可変抵抗体131をエッチングする。エッチングには、ドライエッチングやウェットエッチングを行うことができる。これによって、不純物拡散層118を含む所定の領域にのみ可変抵抗体131が配置される(図14(E)、図2B)。
Next, a
次に、MIS型トランジスタ110および可変抵抗体131上に、シリコン窒化膜やシリコン酸化膜からなる層間絶縁膜138を形成し、化学的機械的研磨(CMP)法などにより平坦化を行う(図14(F))。層間絶縁膜の厚みは、一般的には50ナノメートルから400ナノメートルに設定できる。
Next, an
次に、層間絶縁膜138上にフォトレジストを形成し、リソグラフィ技術によりレジストパターンを形成し、このパターンをマスクに用いてエッチングを行ってビアホール139を形成する(図14(G))。
Next, a photoresist is formed over the
このビアホール139内にバリア金属膜として窒化チタン膜を形成し、その後タングステンを充填することによりビア140を形成する(図14(H))。ビアホール139外の不要な窒化チタン及びタングステンの除去は、化学的機械的研磨(CMP)法を用いて行うことができる。その後、通常の方法に従って、層間絶縁膜138上に第1配線層150を形成することにより、図2Aに示す半導体装置110が得られる。
A titanium nitride film is formed as a barrier metal film in the via
[実施例1の第1変形例]
本発明の実施例1の第1変形例を以下に図15を参照しながら説明する。[First Modification of Example 1]
A first modification of the first embodiment of the present invention will be described below with reference to FIG.
実施例1では、Ni膜135を可変抵抗体131に改質後、所定の形状に加工したが、本第1変形例では、Ni膜135を所定の形状に加工後、可変抵抗体131への改質を行う。
In the first embodiment, the
実施例1と同様の手法により、シリコン基板111上にMIS型トランジスタ110を形成する(図15(A))。
A
次に、MIS型トランジスタ110上に可変抵抗体131を形成するためのNi膜135を形成する(図15(B))。
Next, a
次に、Ni膜135を加工するために、Ni膜135上にフォトレジスト136を形成する。通常の光学マスクを用いた光学露光によりフォトレジスト136を感光させ、現像処理を行うことによって、所定のパターン状のフォトレジスト136が形成される(図15(C))。このフォトレジスト136をマスクとして用いてNi膜135をエッチングする。これによって、不純物拡散層118を含む所定の領域にのみNi膜135が配置される(図15(D))。
Next, a
次に、このNi膜135を酸素雰囲気(O2含有量:100体積%)中で加熱することにより可変抵抗体131に改質する(図15(E))。この加熱処理は、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。Next, the
これ以降、実施例1と同様にして、層間絶縁膜138およびビア140を形成し(図15(F)〜図5(H))、図2Aに示す半導体装置110が得られる。
Thereafter, in the same manner as in Example 1, the
[実施例1の第2変形例]
本発明の第1の実施例の第2変形例を以下に図16を参照しながら説明する。[Second Modification of Embodiment 1]
A second modification of the first embodiment of the present invention will be described below with reference to FIG.
本第2変形例では、Ni膜135の所定の領域を可変抵抗体131に改質後、所定の形状に加工を行う。
In the second modification, a predetermined region of the
実施例1と同様の手法により、シリコン基板111上にMIS型トランジスタ110を形成する(図16(A))。
A
次に、MIS型トランジスタ110上に可変抵抗体131を形成するためのNi膜135を形成する(図16(B))。
Next, a
次に、このNi膜135の所定の領域のみを可変抵抗体131に改質するための反応防止膜137(酸化防止膜)として、シリコン酸化膜を厚み100ナノメートルに形成する。反応防止膜としては、可変抵抗体131を形成する際に変質しない材料が好ましく、シリコン酸化膜以外にもシリコン窒化膜などの絶縁膜を用いることができる。膜厚としては、10ナノメートル以上300ナノメートル以下で十分であるが、Ni膜135が改質されたり除去されたりすることなく除去可能な膜厚であれば膜厚は問わない。
Next, a silicon oxide film having a thickness of 100 nanometers is formed as a reaction prevention film 137 (antioxidation film) for modifying only a predetermined region of the
反応防止膜137を堆積後、反応防止膜137上にフォトレジストを形成する。通常の光学マスクを用いた光学露光によりフォトレジストを感光させ、現像処理を行うことによって、所定のパターン状のフォトレジストが形成される。このフォトレジストをマスクとして用いて反応防止膜137をエッチングする。これによって、不純物拡散層118を含む所定の領域内のみにNi膜135が露出される(図16(C))。
After depositing the
次に、このNi膜135を酸素雰囲気(O2含有量:100体積%)中で加熱することにより、Ni膜135の露出部分のみが可変抵抗体131に改質する(図16(D))。この加熱処理は、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。Next, the
次に、反応防止膜137およびNi膜135をエッチングにより除去する。これによって、不純物拡散層118を含む所定の領域にのみ可変抵抗体131が配置される(図16(E))。
Next, the
これ以降、実施例1と同様にして、層間絶縁膜138およびビア140を形成し(図16(F)〜図6(H))、図2Aに示す半導体装置110が得られる。
Thereafter, in the same manner as in Example 1, the
[実施例1の第3変形例]
本発明の実施例1の第3変形例を以下に図17を参照しながら説明する。[Third Modification of Embodiment 1]
A third modification of the first embodiment of the present invention will be described below with reference to FIG.
本第3変形例は、図8に示す構造を有する半導体装置の製造例である。 The third modification is an example of manufacturing a semiconductor device having the structure shown in FIG.
実施例1と同様の手法により、シリコン基板111上にMIS型トランジスタ110を形成する(図17(A))。
A
次に、MIS型トランジスタ110上に、可変抵抗体131を形成するためのNi膜135を形成し(図17(B))、このNi膜135を酸素雰囲気(O2含有量:100体積%)中で加熱することにより可変抵抗体131に改質する(図17(C))。この加熱処理は、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。Next, a
次に、Ni膜135を加工するために、Ni膜135上にフォトレジスト136を形成する。
Next, a
実施例1においてはパターニング後のフォトレジスト136をゲート電極上まで設けていたが(図14(D))、本変形例では、次の通り側壁上まで設けてゲート電極上には設けない(図17(D))。
In the first embodiment, the patterned
通常の光学マスクを用いた光学露光によりフォトレジスト136を感光させ、現像処理を行うことによって、所定のパターン状のフォトレジスト136が形成される(図17(D))。このフォトレジスト136をマスクとして用いてNi膜135をエッチングする。これによって、不純物拡散層118上を含む所定の領域にのみ可変抵抗体131が配置される(図17(E))。
A
これ以降、実施例1と同様にして、層間絶縁膜138およびビア140を形成し(図17(F)〜図17(H))、図8に示される構造をもつ半導体装置が得られる。本構造でも、図4を用いて説明した作用効果が得られ、特許文献1および特許文献2に記載の技術における問題点を解決し、抵抗変化素子を有した半導体記憶装置の高速動作および安定した繰り返し耐性を実現することができる。
Thereafter, in the same manner as in Example 1, the
[実施例1の第4変形例]
本発明の第1の実施例の第4変形例を以下に図18を参照しながら説明する。[Fourth Modification of Embodiment 1]
A fourth modification of the first embodiment of the present invention will be described below with reference to FIG.
本第4変形例は、図8に示す構造を有する半導体装置の他の製造例である。 The fourth modification is another manufacturing example of the semiconductor device having the structure shown in FIG.
実施例1と同様の手法により、シリコン基板111上にMIS型トランジスタ110を形成する(図18(A))。
A
次に、MIS型トランジスタ110上に、可変抵抗体131を形成するためのNi膜135を形成する(図18(B))。
Next, a
次に、このNi膜135の所定の領域のみを可変抵抗体131に改質するための反応防止膜137として、シリコン酸化膜を厚み100ナノメートルに形成する。膜厚としては、Ni膜135が改質されたり除去されたりすることなく除去可能な膜厚であれば膜厚は問わない。
Next, a silicon oxide film having a thickness of 100 nanometers is formed as a
ここで、第2変形例においては、加工後の反応防止膜137を側壁116上にかからないように形成していたが(図16(C))、本変形例では、以下の通り、側壁116上にかかるように形成する(図18(C))。
Here, in the second modified example, the processed
反応防止膜137を堆積後、反応防止膜137上にフォトレジストを形成する。通常の光学マスクを用いた光学露光によりフォトレジストを感光させ、現像処理を行うことによって、所定のパターン状のフォトレジストが形成される。
After depositing the
なお、この光学マスクには、図14(G)で説明したビアホール形成に用いるマスクがそのまま適用可能である。これにより、本抵抗変化素子130の作製のために必要なマスク数を減らすことができ、本半導体記憶装置の製造コストを抑制することが可能となる。
Note that the mask used for forming the via hole described with reference to FIG. 14G can be directly applied to this optical mask. As a result, the number of masks necessary for manufacturing the
次に、このフォトレジストのパターンをマスクとして用いて反応防止膜137をエッチングする。これによって、不純物拡散層118を含む所定の領域内のみにNi膜135が露出される(図18(C))。
Next, the
次に、このNi膜135を酸素雰囲気(O2含有量:100体積%)中で加熱することにより、Ni膜135の露出部分のみが可変抵抗体131に改質する(図18(D))。この加熱処理は、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素とNi等の金属との化合物を形成するガス成分、を含有する雰囲気中で行うことができる。Next, the
次に、反応防止膜137およびNi膜135をエッチングにより除去する。これによって、不純物拡散層118を含む所定の領域にのみ可変抵抗体131が配置される(図18(E))。
Next, the
これ以降、実施例1と同様にして、層間絶縁膜138およびビア140を形成し(図18(F)〜図18(H))、図8に示される構造をもつ半導体装置が得られる。
Thereafter, in the same manner as in Example 1, the
以上の手法により製造された、実施例1および実施例1の第1〜第4変形例の半導体装置は、寄生抵抗、寄生容量成分の低減により、抵抗変化素子を有する半導体装置の高速の書き換え、読み出し操作を実現することができる。また、可能な繰り返し動作回数を二桁程度増加させることができる。 The semiconductor device according to the first embodiment and the first to fourth modifications of the first embodiment manufactured by the method described above is a high-speed rewrite of a semiconductor device having a resistance change element by reducing parasitic resistance and parasitic capacitance components. A read operation can be realized. In addition, the number of possible repeated operations can be increased by about two digits.
[実施例2]
本発明の第2の実施例を以下に図面を参照しながら説明する。[Example 2]
A second embodiment of the present invention will be described below with reference to the drawings.
実施例2は、図9に示される構造、即ち拡散層118の可変抵抗体131との当接部に金属シリサイド120が設けられている構造を持つ半導体装置の製造例である。以下、図19及び図20を参照しながら説明する。
Example 2 is an example of manufacturing a semiconductor device having the structure shown in FIG. 9, that is, the structure in which the
実施例1と同様の手法により、シリコン基板111上にMIS型トランジスタ110を形成する(図19(A))。
A
次に、MIS型トランジスタ110上に可変抵抗体131を形成するためのNi膜135を形成する(図19(B))。
Next, a
このNi膜135を、酸素を主成分とする雰囲気中で150℃以上600℃以下の温度で加熱することにより、拡散層118表面のシリサイド化とNi膜135の改質を同時に行うことができる(図19(C))。その後は、実施例1における図14(D)〜図14(H)を用いて説明した工程と同様に、図19(D)〜(H)の工程を行い、図9に示される半導体装置が得られる。
By heating this
拡散層118上に設けられた金属膜135の可変抵抗体131への改質と、拡散層118表面のシリサイド化は、図20に示すように3通りの方法により行うことができる。
The modification of the
第1の方法は、金属膜135の形成後、まず拡散層118表面のシリサイド化を行ってシリサイド120を形成し、その後に残った金属膜135を改質して可変抵抗体131を形成するものである。
In the first method, after the
第2の方法は、その逆で、金属膜135の形成後、まず金属膜135を改質して可変抵抗体131を形成し、その後に残った金属膜135で拡散層118表面のシリサイド化を行うものである。
In the second method, conversely, after the formation of the
いずれの手法も、シリサイド化時の加熱する雰囲気および金属膜135の改質時の雰囲気を制御することによって、選択的にシリサイド化と金属膜の改質を行うことができる。より具体的には、拡散層118のシリサイド化には窒素(N2)ガス等の不活性ガス中で加熱するのが有効である。加熱温度は、用いる金属膜135の種類によるが、一般的には150℃以上である。一方、金属膜135の改質には、可変抵抗体131を構成する元素と同じ元素を含むガス成分を含有するガス雰囲気中で加熱する。可変抵抗体131としては、金属と、酸素、窒素、硫黄、セレン、テルルから選ばれる一種または二種以上とから成る化合物が挙げられる。これらの中でも、金属と酸素から成る化合物が代表例として挙げられる。よって、可変抵抗体131の形成は、金属膜135を、酸素、窒素、硫黄、セレン、テルルから選ばれる元素を含み、この元素と金属膜135の金属との化合物を形成するガス成分、を含有する雰囲気中で加熱することにより行うことができる。加熱温度は用いる金属膜135の種類によるが、150℃以上に設定できる。In either method, the silicidation and the modification of the metal film can be selectively performed by controlling the heating atmosphere during silicidation and the atmosphere during the modification of the
第3の方法は、上記したように、金属膜135の形成後、拡散層118表面のシリサイド化と金属膜135の改質を同時に行う手法である。この場合、加熱工程が一回になることにより、製造コストの低減ができる。
As described above, the third method is a method of simultaneously siliciding the surface of the
図21に、酸化シリコン膜上に形成した厚み50ナノメートルのシリコン膜上にNi膜135を厚み42ナノメートルに形成し、酸素雰囲気(O2含有量:100体積%)中にて450℃で10分間の加熱処理を行った際の、元素プロファイルの深さ依存性を示す。In FIG. 21, a
図21に示されているように、表面側では、可変抵抗膜131となるNiOが形成されており、その下部にはシリサイド電極となるNiSiが形成され、SiとOが同時に存在する領域はほとんどない。この結果から、表面領域には、NiSiOは形成されず、NiOとNiSiの積層構造が形成されているといえる。本手法の有効性は、Ni膜に代えて、Ti、Mo、Hf、Ta、Wのいずれの膜を用いた場合でも確認することができた。
As shown in FIG. 21, NiO to be a
図22(A)〜図22(H)は、実施例2の変形例の製造方法を示す図である。この変形例は、実施例1の第2変形例において、Ni膜135の改質と拡散層118表面のシリサイド化を同時に行う(図22(D))。図22(D)においてシリサイド層120が形成されている以外は、図22(A)〜図22(H)はそれぞれ、図16(A)〜図16(H)に対応している。
FIG. 22A to FIG. 22H are diagrams showing a manufacturing method of a modification of the second embodiment. In this modification, the modification of the
図23は(A)〜(H)は、上記変形例における、可変抵抗体131を形成しない拡散層117側の製造プロセスを説明する図である。図23は(A)〜(H)はそれぞれ、図22(A)〜図22(H)に対応している。図23(C)に示すように、拡散層117上のNi膜135を覆うように反応防止膜137を形成し、改質処理の際にNi膜135を露出させていない。結果、図23(D)に示すように、改質処理によってシリサイド層119は形成されるが、Ni膜135は改質しない。この改質されなかったNi膜135は後のエッチング工程にて全て除去される(図23(E))。
FIGS. 23A to 23H are diagrams illustrating a manufacturing process on the
以上の手法により製造された、実施例2の半導体装置は、寄生抵抗、寄生容量成分の低減により、抵抗変化素子を有する半導体装置の高速の書き換え、読み出し操作を実現することができる。また、可能な繰り返し動作回数を二桁程度増加させることができる。 The semiconductor device of Example 2 manufactured by the above method can realize high-speed rewriting and reading operations of a semiconductor device having a resistance change element by reducing parasitic resistance and parasitic capacitance components. In addition, the number of possible repeated operations can be increased by about two digits.
以上、本発明を上記実施形態および実施例に即して説明したが、本発明は、上記実施形態および実施例の構成のみに限られるものではない。本発明の構成や詳細には、本発明の範囲内で当業者であればなし得る各種の変形、変更をすることができる。 As described above, the present invention has been described based on the above-described embodiments and examples, but the present invention is not limited to the configurations of the above-described embodiments and examples. Various modifications and changes that can be made by those skilled in the art within the scope of the present invention can be made to the configuration and details of the present invention.
この出願は、2008年5月20日に出願された日本出願特願2008−131666を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2008-131666 for which it applied on May 20, 2008, and takes in those the indications of all here.
Claims (16)
前記拡散層上に設けられた前記可変抵抗体層と、
前記可変抵抗体層上に設けられたビアと、
前記ビアに接続された配線層を有する、半導体装置。A semiconductor device including a field effect transistor having a diffusion layer and a variable resistance element having a variable resistor layer,
The variable resistor layer provided on the diffusion layer;
Vias provided on the variable resistor layer;
A semiconductor device having a wiring layer connected to the via.
半導体からなる基体上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の一方の側に設けられた、前記拡散層である第1拡散層と、
前記ゲート電極の他方の側に設けられた第2拡散層と、
前記ゲート電極の前記第1拡散層側の側面に設けられた絶縁体からなるゲート側壁を有し、
前記可変抵抗体層は、前記第1拡散層上から前記ゲート側壁上に延在している、請求項1又は2に記載の半導体装置。The field effect transistor is
A gate insulating film provided on a semiconductor substrate;
A gate electrode provided on the gate insulating film;
A first diffusion layer, which is the diffusion layer, provided on one side of the gate electrode;
A second diffusion layer provided on the other side of the gate electrode;
A gate sidewall made of an insulator provided on a side surface of the gate electrode on the first diffusion layer side;
The semiconductor device according to claim 1, wherein the variable resistor layer extends from the first diffusion layer to the gate sidewall.
前記構造体の側面に、前記ゲート側壁と対向する構造体側壁が設けられ、
前記可変抵抗体層は、前記第1拡散層上から前記構造体側壁上に延在している、請求項3に記載の半導体装置。A structure facing the gate electrode across the first diffusion layer is provided;
A side wall of the structure is provided with a structure side wall that faces the gate side wall,
The semiconductor device according to claim 3, wherein the variable resistor layer extends from above the first diffusion layer to the structure side wall.
基体表面から突出した半導体からなる柱部と、
前記基体に設けられた、前記拡散層である下側拡散層と、
前記柱部の上部に設けられた上側拡散層と、
前記柱部の側面に設けられたゲート電極と、
前記柱部と前記ゲート電極との間に介在するゲート絶縁膜を有し、
前記下側拡散層は基体平面方向に延在する延在部を有し、
前記可変抵抗体層は、前記延在部上に設けられている、請求項1に記載の半導体装置。The field effect transistor is
Pillars made of semiconductor protruding from the surface of the substrate;
A lower diffusion layer, which is the diffusion layer, provided on the substrate;
An upper diffusion layer provided on an upper portion of the pillar portion;
A gate electrode provided on a side surface of the column part;
A gate insulating film interposed between the column portion and the gate electrode;
The lower diffusion layer has an extending portion extending in a plane direction of the substrate;
The semiconductor device according to claim 1, wherein the variable resistor layer is provided on the extending portion.
前記拡散層上に、前記可変抵抗体層に含まれる金属元素と同じ金属元素からなる金属層を形成する工程と、
前記可変抵抗体層に含まれる非金属元素と同じ非金属元素を含むガス成分を含有する雰囲気中で150℃以上600℃以下の温度で加熱して前記金属層を前記可変抵抗体層へ改質する工程を含む、半導体装置の製造方法。A method of manufacturing a semiconductor device having a field effect transistor having a diffusion layer, a variable resistor layer provided on the diffusion layer, and a via provided on the variable resistor layer,
Forming a metal layer made of the same metal element as the metal element contained in the variable resistor layer on the diffusion layer;
The metal layer is reformed into the variable resistor layer by heating at a temperature of 150 ° C. or more and 600 ° C. or less in an atmosphere containing a gas component containing the same nonmetal element as the nonmetal element contained in the variable resistor layer. A method for manufacturing a semiconductor device, comprising the step of:
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008131666 | 2008-05-20 | ||
JP2008131666 | 2008-05-20 | ||
PCT/JP2009/059113 WO2009142165A1 (en) | 2008-05-20 | 2009-05-18 | Semiconductor device and method for fabricating the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2009142165A1 true JPWO2009142165A1 (en) | 2011-09-29 |
Family
ID=41340098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010513007A Pending JPWO2009142165A1 (en) | 2008-05-20 | 2009-05-18 | Semiconductor device and manufacturing method thereof |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2009142165A1 (en) |
WO (1) | WO2009142165A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010251529A (en) * | 2009-04-16 | 2010-11-04 | Sony Corp | Semiconductor memory device and method of manufacturing the same |
CN102693985B (en) * | 2011-03-25 | 2016-03-02 | 北京兆易创新科技股份有限公司 | A kind of programmable storage and manufacture method thereof |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2748072B2 (en) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
JP2004319587A (en) * | 2003-04-11 | 2004-11-11 | Sharp Corp | Memory cell, memory, and method of manufacturing memory cell |
KR100773537B1 (en) * | 2003-06-03 | 2007-11-07 | 삼성전자주식회사 | Nonvolatile memory device composing one switching device and one resistant material and method of manufacturing the same |
JP4528660B2 (en) * | 2005-03-31 | 2010-08-18 | 株式会社東芝 | Spin injection FET |
KR100622268B1 (en) * | 2005-07-04 | 2006-09-11 | 한양대학교 산학협력단 | Layer-by-layer growth method of binary oxide thin films for the application of reram devices using remote oxidation process |
JPWO2007023569A1 (en) * | 2005-08-26 | 2009-03-26 | 富士通株式会社 | Nonvolatile semiconductor memory device and writing method thereof |
JP2007109875A (en) * | 2005-10-13 | 2007-04-26 | Matsushita Electric Ind Co Ltd | Memory element, memory device, and semiconductor integrated circuit |
KR101176543B1 (en) * | 2006-03-10 | 2012-08-28 | 삼성전자주식회사 | Resistance Random Memory Device |
JPWO2007138646A1 (en) * | 2006-05-25 | 2009-10-01 | 株式会社日立製作所 | NONVOLATILE MEMORY ELEMENT, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE USING NONVOLATILE MEMORY ELEMENT |
JP2008065953A (en) * | 2006-09-11 | 2008-03-21 | Fujitsu Ltd | Nonvolatile semiconductor memory device and read-out method therefor |
JP2008085204A (en) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | Semiconductor memory device, and its manufacturing method |
KR100875165B1 (en) * | 2007-07-04 | 2008-12-22 | 주식회사 동부하이텍 | Semi-conductor device, and method for fabricating thereof |
-
2009
- 2009-05-18 JP JP2010513007A patent/JPWO2009142165A1/en active Pending
- 2009-05-18 WO PCT/JP2009/059113 patent/WO2009142165A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2009142165A1 (en) | 2009-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7514288B2 (en) | Manufacturing methods for thin film fuse phase change ram | |
US7321130B2 (en) | Thin film fuse phase change RAM and manufacturing method | |
US7608503B2 (en) | Side wall active pin memory and manufacturing method | |
US7238994B2 (en) | Thin film plate phase change ram circuit and manufacturing method | |
TWI426632B (en) | Cross-point self-aligned reduced cell size phase change memory | |
JP6180700B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
CN100578803C (en) | Non-volatile semiconductor memory device having ion conductive layer and methods of fabricating and operating the same | |
JP2010251529A (en) | Semiconductor memory device and method of manufacturing the same | |
JP2011040458A (en) | Semiconductor device and method for manufacturing the same | |
JP2006216957A (en) | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same | |
TW201110350A (en) | Semiconductor device and method of manufacturing the same | |
JP5696378B2 (en) | Manufacturing method of storage device | |
JP2005340837A (en) | Semiconductor device comprising phase change memory element covered with oxygen barrier film, electronic system using the same, and method of manufacturing the same | |
TWI817327B (en) | Memory array, memory device, and forming method thereof | |
KR20210056443A (en) | Method of forming a device, and associated devices and electronic systems | |
JP2008294103A (en) | Resistance change memory and its manufacturing method | |
JP2008211049A (en) | Semiconductor memory and its manufacturing method | |
KR20230026608A (en) | Semiconductor memory device | |
CN111971808A (en) | Resistance type 3D memory | |
CN109888096B (en) | Memory cell, method for manufacturing the same, and memory device | |
JP4955218B2 (en) | Semiconductor device | |
US7919767B2 (en) | Semiconductor memory device and fabrication method thereof | |
TWI752717B (en) | Memory device, integrated chip, and method for forming memory device | |
US9006701B2 (en) | Non-volatile memory device having bit lines and source lines arranged in parallel and manufacturing method thereof | |
WO2009142165A1 (en) | Semiconductor device and method for fabricating the same |