JP4955218B2 - Semiconductor device - Google Patents

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本発明は、半導体装置に関し、特に、相変化メモリを含む半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device and, more particularly, to a technique effectively applied to a semiconductor device including a phase change memory.

データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。 In the nonvolatile semiconductor memory device for performing a data storage, the storage format of data in the memory cell in various forms is taken. このうち、相変化メモリは、各メモリセルの相変化膜(カルコゲナイド層)をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。 Among these, phase change memory, a phase change film of each memory cell (chalcogenide layer) to change its resistivity by phase change between the amorphous state and the crystalline state, a current passing through each memory cell during access There is a configuration non-volatile memory so as to change according to the stored information.

特開平9−246492号公報(特許文献1)には、セル領域と周辺回路領域との間の段差が低減され高集積化を実現することのできる半導体記憶装置およびその製造方法に関する技術が記載されている。 The JP-A 9-246492 (Patent Document 1), technology relating to a semiconductor memory device and a manufacturing method thereof capable of level difference between the cell region and the peripheral circuit region to achieve a reduced high integration is described ing.
特開平9−246492号公報 JP-9-246492 discloses

本発明者の検討によれば、次のことが分かった。 According to the study by the inventors of the present invention, it was found the next thing.

相変化膜と、その相変化膜に接続されたメモリセル選択用トランジスタとしてのMISFETとにより、相変化メモリのメモリセルが形成される。 A phase change film by a MISFET of the memory cell connected to the selection transistor to the phase-change film, a memory cell of a phase change memory is formed. 相変化メモリにより、小型、大容量、高速なメモリを実現できる。 The phase change memory, compact, large capacity, high-speed memory can be realized. また、相変化メモリが形成された半導体装置では、周辺回路などに用いられるMISFETも形成されている。 In the semiconductor device the phase change memory is formed, MISFET used in a peripheral circuit is also formed.

相変化膜は、メモリセル選択用トランジスタとしてのMISFETのソースまたはドレインの一方に電気的に接続される。 Phase change film is electrically connected to one of a source or drain of the MISFET as a memory cell selection transistor. このため、相変化膜をMISFETのソースまたはドレインと最下層配線との間に形成し、相変化膜と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、相変化膜の下面側をMISFETのソースまたはドレインの一方に接続し、相変化膜の上面側を最下層配線に接続することで、相変化メモリを形成することができる。 Therefore, through the plug is formed, embedding a phase-change film and a contact hole formed in an insulating film between the semiconductor substrate between the phase change film source or drain and the lowermost wiring MISFET, connect the lower surface side of the phase-change film to one of a source or drain of the MISFET, by connecting the upper surface of the phase-change film as the lowermost layer wiring, it is possible to form a phase change memory. また、最下層配線は、最下層配線と半導体基板との間の絶縁膜に形成されたコンタクトホール内を埋込むプラグを介して、メモリセル選択用トランジスタとしてのMISFETのソースまたはドレインの他方や、周辺回路のMISFETのソースまたはドレインなどに電気的に接続される。 Further, the lowermost layer wiring insulation through a plug of embedding the formed contact holes in the membrane, MISFET other and the source or drain of a memory cell select transistor between the lowermost wiring and the semiconductor substrate, like the source or drain of the MISFET of the peripheral circuit are electrically connected.

しかしながら、相変化膜をMISFETのソースまたはドレインと最下層配線との間に形成した場合、最下層配線と半導体基板との間の絶縁膜の合計膜厚が厚くなる。 However, in the case of forming the phase-change film between the source or drain and the lowermost wiring MISFET, the total thickness of the insulating film between the lowermost wiring and the semiconductor substrate is increased. このため、メモリセル選択用トランジスタとしてのMISFETのソースまたはドレインの他方や、周辺回路のMISFETのソースまたはドレインなどに最下層配線を接続するためのコンタクトホールの深さが深くなり、コンタクトホールのアスペクト比が大きくなる。 Therefore, other and the source or drain of the MISFET as a memory cell selection transistor, the depth of the contact hole for connecting the bottom layer wiring such as the source or drain of the MISFET of the peripheral circuit becomes deeper, the contact hole aspect ratio increases. コンタクトホールのアスペクト比が大きいと、このコンタクトホールを埋め込むプラグを形成する際に、コンタクトホールの内部へのバリア膜(例えば窒化チタン膜)の被覆性が悪くなり易く、プラグの導通不良などを生じる可能性がある。 If the aspect ratio of the contact hole is large, when forming a plug fill the contact holes, easily deteriorates coverage of the barrier film to the contact holes (e.g., titanium nitride film), resulting in such conduction failure of the plug there is a possibility. これは、半導体装置の製造歩留まりを低下させる。 This reduces the manufacturing yield of the semiconductor device. これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。 To prevent this, in forming the barrier film, it becomes necessary to use such coating having good sputtering apparatus, which increases the capital investment in the semiconductor device manufacturing, the manufacturing cost of the semiconductor device increase.

本発明の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the manufacturing yield of the semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

本発明は、相変化膜と前記相変化膜に電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、相変化膜が最下層配線よりも上層の配線と前記電界効果型トランジスタのソースまたはドレインとの間に形成され、相変化膜の下面側が前記電界効果型トランジスタのソースまたはドレインに電気的に接続され、相変化膜の上面側が前記最下層配線よりも上層の配線に電気的に接続されているものである。 The present invention includes a phase change memory and a phase change film electrically connected to the phase change layer and field effect transistors, and a multilayered wiring structure, a phase change film layer than the lowermost wiring wiring and the formed between the source or drain of the field effect transistor, a phase lower surface side of the change film is electrically connected to the source or drain of the field effect transistor, the upper surface side of the bottom layer wirings of the phase change film in which are electrically connected to the upper wiring than.

また、本発明は、相変化膜と前記相変化膜にソースまたはドレインが電気的に接続された電界効果型トランジスタとを有する相変化メモリと、多層配線構造とを有し、前記相変化膜は、多層配線構造の第1配線と第1配線よりも1つ上層の配線層である第2配線との間に形成され、相変化膜の下面側が第1配線に電気的に接続され、相変化膜の上面側が第2配線に電気的に接続されているものである。 Further, the present invention includes a phase change memory and a phase change film and a field-effect transistor whose source or drain in the phase change layer is electrically connected, and a multilayer wiring structure, the phase change layer is is formed between the second wiring is a first wiring and the wiring layer of one layer above the first wiring of the multilayer wiring structure, the lower surface side of the phase change film is electrically connected to the first wiring, the phase change in which the upper surface side of the membrane are electrically connected to the second wire.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

半導体装置の製造歩留りを向上させることができる。 It is possible to improve the manufacturing yield of the semiconductor device.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 In all the drawings for describing the embodiments, members having the same function are denoted by the same reference numerals, and description thereof is not repeated. また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Further, in the following embodiments is not repeated in principle the description of the same or similar parts unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。 In the drawings used in the embodiments, hatching may be omitted in order to make the drawings easy to see even in cross section. また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In some cases, even in a plan view, hatching for easy understanding.

(実施の形態1) (Embodiment 1)
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。 A semiconductor device and a manufacturing method thereof according to the present embodiment will be described with reference to the drawings. 図1は、本実施の形態の半導体装置(不揮発性半導体記憶装置、半導体チップ)の概略構成を示す平面図(平面レイアウト図、チップレイアウト図)である。 Figure 1 is a semiconductor device of the present embodiment (non-volatile semiconductor memory device, a semiconductor chip) plan view showing a schematic configuration of a (plan layout view, a chip layout diagram).

本実施の形態の半導体装置(半導体チップ)1は、相変化型の不揮発性メモリ(不揮発性記憶素子)である相変化メモリ(相変化型不揮発性メモリ、PCM(Phase Change Memory)、OUM(Ovonic Unified Memory))を含む半導体装置(半導体記憶装置)である。 The semiconductor device of this embodiment (the semiconductor chip) 1, a phase-change nonvolatile memory (nonvolatile storage device) in which a phase change memory (phase change nonvolatile memory, PCM (Phase Change Memory), OUM (Ovonic Unified memory)) is a semiconductor device that includes a (semiconductor memory device).

図1に示されるように、本実施の形態の半導体装置1は、相変化メモリ(のメモリセルアレイ)が形成された相変化メモリ領域2を有している。 As shown in FIG. 1, the semiconductor device 1 of the present embodiment has a phase change memory region 2 phase-change memory (memory cell array) is formed. 更に、半導体装置1は、DRAM(Dynamic RAM)またはSRAM(Static RAM)等のようなRAM(Random Access Memory)回路が形成されたRAM領域3と、CPUまたはMPU等のような論理回路が形成されたCPU領域4と、アナログ回路が形成されたアナログ回路領域5と、入出力回路が形成されたI/O領域6とを有している。 Furthermore, the semiconductor device 1 includes a DRAM (Dynamic RAM) or SRAM (Static RAM) RAM region 3 RAM (Random Access Memory) circuit is formed, such as, a logic circuit such as a CPU or MPU is formed and a CPU region 4, an analog circuit area 5 where the analog circuit is formed, and an I / O region 6 output circuit is formed.

相変化メモリ領域2には、半導体装置1の主回路の1つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。 The phase change memory region 2, as one of the main circuit of the semiconductor device 1, a nonvolatile memory for storing information of a relatively large capacity is formed by a phase change memory is a nonvolatile memory of the phase change type . 相変化メモリは、各メモリセルの相変化膜(後述する相変化膜45に対応)をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率(抵抗値)を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。 Phase change memories, by changing the phase change film of each memory cell that resistivity by phase change between the (corresponding to the phase change layer 45 to be described later) between the amorphous state and the crystalline state (resistance value), the time of access a nonvolatile memory passing current is configured so as to change according to the stored information of each memory cell in. 相変化メモリにおいては、この相変化膜の相状態(相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか)を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。 In phase change memory, the phase state of the phase change film (or phase-change film is in an amorphous state, or is either a crystalline state) and the stored information, the passing current of the selected memory cell to be accessed during the access, it can be read out information stored in the selected memory cell.

図2は、本実施の形態の半導体装置1の要部断面図である。 Figure 2 is a fragmentary cross-sectional view of the semiconductor device 1 of the present embodiment. 図2においては、相変化メモリ領域10Aの断面(要部断面)と周辺回路領域10Bの断面(要部断面)とが示されている。 In Figure 2 it is shown a cross-section of the phase change memory area 10A (substantial part sectional) and the peripheral circuit region 10B of the cross section (main-portion cross-sectional) is. 相変化メモリ領域10Aは、半導体装置1の相変化メモリ領域2の一部に対応する。 Phase change memory area 10A corresponds to a portion of the phase change memory region 2 of the semiconductor device 1. 周辺回路領域10Bは、半導体装置1の周辺回路領域の一部(nチャネル型MISFETが形成される領域)に対応し、周辺回路を構成するnチャネル型MISFET(周辺回路領域10Bに形成されるMISFET)などによって、Xデコーダ回路、Yデコーダ回路、センスアンプ回路、入出力回路(I/O領域6の入出力回路)、論理回路(CPU領域4の論理回路)などが形成される。 MISFET peripheral circuit region 10B corresponds to a portion of the peripheral circuit region of the semiconductor device 1 (n region-channel type MISFET is formed), which is formed on the n-channel type MISFET (the peripheral circuit region 10B constituting a peripheral circuit ) or the like, X-decoder circuit, Y-decoder circuit, a sense amplifier circuit, output circuit of the input and output circuit (I / O region 6), and a logic circuit (logic circuit of the CPU region 4) is formed. なお、図2において、相変化メモリ領域10Aの断面と周辺回路領域10Bとを隣接して示しているが、相変化メモリ領域10Aの断面と周辺回路領域10Bとの位置関係は必要に応じて変更することができる。 In FIG. 2, it is shown adjacent the section and the peripheral circuit region 10B of the phase change memory area 10A, the positional relationship between the cross section and the peripheral circuit region 10B of the phase change memory area 10A is optionally modified can do.

図2に示されるように、例えばp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)11の主面に素子分離領域12が形成されており、この素子分離領域12で分離された活性領域にはp型ウエル13a,13bが形成されている。 As shown in FIG. 2, for example, the isolation region 12 on the principal surface of the semiconductor substrate (semiconductor wafer) 11 made of p-type single crystal silicon is formed, an active region isolated by the element isolation region 12 p-type wells 13a, 13b are formed in the. このうち、p型ウエル13aは相変化メモリ領域10Aに形成され、p型ウエル13bは周辺回路領域10Bに形成されている。 Among, p-type well 13a is formed in the phase change memory area 10A, p-type well 13b is formed in the peripheral circuit region 10B.

相変化メモリ領域10Aのp型ウエル13a上にはnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn1が形成されている。 The phase change on the p-type well 13a in the memory area 10A n-channel type MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn1 is formed. 周辺回路領域10Bのp型ウエル13b上にはnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)Qn2が形成されている。 The on p-type well 13b of the peripheral circuit region 10B n-channel type MISFET (Metal Insulator Semiconductor Field Effect Transistor) Qn2 are formed.

MISFETQn1は、p型ウエル13aの表面のゲート絶縁膜14aと、ゲート絶縁膜14a上のゲート電極15aとを有しており、ゲート電極15aの側壁上には酸化シリコンなどからなるサイドウォール(側壁スペーサ)18aが形成されている。 MISFETQn1 is, p-type and the gate insulating film 14a on the surface of the well 13a, and a gate electrode 15a on the gate insulating film 14a, is on the side wall of the gate electrode 15a sidewall (sidewall spacer made of silicon oxide or the like ) 18a is formed. サイドウォール18aの下のp型ウエル13a内にはn 型半導体領域16a,17aが形成され、n 型半導体領域16a,17aの外側にはn 型半導体領域16a,17aよりも不純物濃度が高いn 型半導体領域19a,20aが形成されている。 Side in the p-type well 13a below the wall 18a n - -type semiconductor regions 16a, 17a is formed, n - -type semiconductor region 16a, on the outside of 17a n - -type semiconductor region 16a, an impurity concentration than 17a high n + -type semiconductor regions 19a, 20a are formed. 型半導体領域16aおよびn 型半導体領域19aにより、MISFETQn1のソース領域が形成され、n 型半導体領域17aおよびn 型半導体領域20aにより、MISFETQn1のドレイン領域が形成される。 n - by type semiconductor region 16a and the n + -type semiconductor region 19a, a source region of MISFETQn1 it is formed, n - by type semiconductor region 17a and the n + -type semiconductor region 20a, a drain region of MISFETQn1 is formed.

MISFETQn2もMISFETQn1とほぼ同様の構成を有している。 MISFETQn2 also has substantially the same structure as MISFETQn. すなわち、MISFETQn2は、p型ウエル13bの表面のゲート絶縁膜14bと、ゲート絶縁膜14b上のゲート電極15bとを有しており、ゲート電極15bの側壁上には酸化シリコンなどからなるサイドウォール(側壁スペーサ)18bが形成されている。 That, MISFET Qn2 includes a gate insulating film 14b on the surface of the p-type well 13b, the gate insulating has a gate electrode 15b on the film 14b, it is on the side wall of the gate electrode 15b side wall made of silicon oxide or the like ( sidewall spacers) 18b are formed. サイドウォール18bの下のp型ウエル13b内にはn 型半導体領域16b,17bが形成され、n 型半導体領域16b,17bの外側にはn 型半導体領域16b,17bよりも不純物濃度が高いn 型半導体領域19b,20bが形成されている。 The in p-type well 13b below the sidewall 18b n - -type semiconductor regions 16b, 17b are formed, n - -type semiconductor region 16b, on the outside of 17b n - -type semiconductor region 16b, impurity concentration than 17b high n + -type semiconductor regions 19b, 20b are formed. 型半導体領域16bおよびn 型半導体領域19bにより、MISFETQn2のソース領域が形成され、n 型半導体領域17bおよびn 型半導体領域20bにより、MISFETQn2のドレイン領域が形成される。 n - by type semiconductor region 16b and the n + -type semiconductor region 19b, the source region of MISFETQn2 is formed, n - by type semiconductor region 17b and the n + -type semiconductor region 20b, the drain region of MISFETQn2 is formed.

ゲート電極15a,15bおよびn 型半導体領域19a,19b,20a,20bの表面に、それぞれ金属シリサイド層(例えばコバルトシリサイド(CoSi )層)21が形成されている。 Gate electrodes 15a, 15b and the n + -type semiconductor regions 19a, 19b, 20a, on the surface of the 20b, respectively metal silicide layer (e.g., cobalt silicide (CoSi 2) layer) 21 is formed. これにより、n 型半導体領域19a,19b,20a,20bなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。 Thus, n + -type semiconductor regions 19a, 19b, 20a, it is possible to reduce the resistance of the diffusion resistor, and a contact resistance, such as 20b.

半導体基板11上には、ゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31が形成されている。 On the semiconductor substrate 11, gate electrodes 15a, the insulating film (interlayer insulating film) so as to cover the 15b 31 are formed. 絶縁膜31にはコンタクトホール(開口部、接続孔)32が形成されており、コンタクトホール32内にはタングステン(W)膜を主体とする導電膜からなるプラグ33が形成されている。 A contact hole (opening, connection hole) in the insulating film 31 32 is formed, it is in the contact hole 32 plug 33 made of a conductive film mainly made of tungsten (W) film is formed. なお、プラグは、絶縁膜に形成された接続孔(コンタクトホール、ビアまたはスルーホール)を充填する導電体である。 Incidentally, the plug is a conductor filling the via hole formed in the insulating film (contact holes, vias or through-holes).

コンタクトホール32およびプラグ33は、n 型半導体領域19a,19b,20b上やゲート電極15a,15b上に形成されている。 Contact holes 32 and the plug 33, n + -type semiconductor regions 19a, 19b, 20b on and the gate electrode 15a, are formed on 15b. なお、相変化メモリ領域10AのMISFETQn1のドレインを構成するn 型半導体領域20a上には、コンタクトホール32およびプラグ33は形成(接続)されず、後述するコンタクトホール42およびプラグ43が形成(接続)されている。 Note that the n + -type semiconductor region 20a constituting the drain of MISFETQn1 the phase change memory area 10A, the contact hole 32 and the plug 33 is formed (connection) Sarezu, contact holes 42 and the plug 43 described later formed (connection ) it is.

プラグ33が埋め込まれた絶縁膜31上には、第1層配線(すなわち多層配線構造の最下層配線)としての配線(第1配線層)34が形成されている。 On the insulating film 31 in which the plugs 33 buried in, a first layer wiring (i.e. the lowermost wiring of the multilayer wiring structure) as the wiring (first wiring layer) 34 is formed. 配線34は、例えば、窒化チタン膜35a、アルミニウム膜35bおよび窒化チタン膜35cの積層膜などからなる。 Wire 34 may be, for example, a titanium nitride film 35a, and the like laminated film of an aluminum film 35b and titanium nitride film 35c. 配線34は、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。 Wire 34 via the plug 33, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b.

絶縁膜31上に、配線34を覆うように、絶縁膜41が形成されている。 On the insulating film 31, so as to cover the wiring 34, the insulating film 41 is formed. 相変化メモリ領域10Aにおいて、絶縁膜41,31にコンタクトホール(開口部、接続孔)42が形成されており、コンタクトホール42内には、タングステン(W)膜を主体とする導電膜からなるプラグ43が形成されている。 In the phase-change memory area 10A, the contact hole (opening, connection hole) in the insulating film 41, 31 42 are formed, in the contact hole 42, formed of a conductive film mainly made of tungsten (W) film plug 43 is formed. コンタクトホール42およびプラグ43は、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20a上に形成されている。 Contact holes 42 and the plug 43 are formed on the a drain of MISFETQn1 the phase change memory region 10A n + -type semiconductor region 20a.

相変化メモリ領域10Aにおいて、プラグ43が埋め込まれた絶縁膜41上に、相変化膜(相変化層、カルコゲナイド層)45と相変化膜45上の電極(金属膜)46との積層膜が形成されている。 In the phase-change memory area 10A, on the insulating film 41 in which the plug 43 is buried, a phase change film (phase change layer, the chalcogenide layer) laminated film of the electrode (metal film) 46 on the phase-change film 45 and 45 are formed It is. 相変化膜45は、プラグ43に接続するように形成され、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに電気的に接続される。 Phase change film 45 is formed to be connected to the plug 43, through the plug 43 is electrically connected to the n + -type semiconductor region 20a which is the drain of MISFETQn1 phase change memory area 10A.

相変化膜45は、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜(半導体膜)である。 Phase change film 45 is a crystalline state and an amorphous transition (phase change) between two states of a state capable material layer (semiconductor film). 相変化膜45は、例えば、カルコゲン元素(S,Se,Te)を含む材料(半導体)、すなわちカルコゲナイド(カルコゲナイド半導体、カルコゲナイド材料)からなるカルコゲナイド膜により形成されている。 Phase change film 45 is, for example, chalcogen element (S, Se, Te) materials comprising (semiconductor), that is, formed by chalcogenide film made of a chalcogenide (chalcogenide semiconductor, chalcogenide material). 例えば、GeSbTe(例えばGe Sb Te )やAgInSbTeなどにより、相変化膜45を形成することができる。 For example, due GeSbTe (e.g. Ge 2 Sb 2 Te 5) and AgInSbTe, it is possible to form a phase change layer 45. 電極46は、金属膜のような導電体膜からなり、例えばタングステン(W)膜などにより形成することができる。 Electrode 46 is made of a conductive film such as a metal film can be formed by, for example, tungsten (W) film. また、相変化膜45の密着性(接着性)向上のために、相変化膜45の上下の一方または両方に、チタン(Ti)膜などを形成することもできる。 Also it is due to the adhesion (adhesiveness) increase of the phase change layer 45, one or both of the upper and lower phase-change film 45, also form a titanium (Ti) film.

絶縁膜41上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51が形成されている。 On the insulating film 41 so as to cover the phase change layer 45 and the electrode 46, an insulating film (interlayer insulating film) 51 is formed. 絶縁膜51には、スルーホール(開口部、ビア、接続孔)52が形成されており、スルーホール52内には、タングステン(W)膜を主体とする導電膜からなるプラグ53(53a,53b)が形成されている。 The insulating film 51, the through holes (openings, via connection holes) 52 are formed, the through holes 52, tungsten (W) film made of a conductive film mainly made of plug 53 (53a, 53b ) are formed.

プラグ53が埋め込まれた絶縁膜51上には、第2層配線(すなわち多層配線構造の配線34よりも1つ上層の配線層)としての配線(第2配線層)54が形成されている。 On the insulating film 51 in which the plugs 53 buried in, a second layer wiring (i.e. multi-layer wiring structure of the wiring 34 one upper wiring layer than) as the wiring (the second wiring layer) 54 is formed. 配線54は、例えば、窒化チタン膜55a、アルミニウム膜55bおよび窒化チタン膜55cの積層膜などからなる。 Wire 54 may be, for example, a titanium nitride film 55a, and the like laminated film of an aluminum film 55b and titanium nitride film 55c.

第2層配線である配線54のうちの配線54aは、プラグ53のうちのプラグ53aを介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ43を介してMISFETQn1のドレインを構成するn 型半導体領域20a(上の金属シリサイド層21)に電気的に接続されている。 Wiring 54a of the wire 54 which is the second-layer wiring via the plug 53a of the plug 53 is electrically connected to the phase change layer 45 below the electrode 46 and electrode 46, further through the plug 43 and it is electrically connected to the Te constituting a drain of MISFETQn n + -type semiconductor region 20a (metal silicide layer 21 above). 第2層配線である配線54のうちの配線54bは、プラグ53のうちのプラグ53bを介して、第1層配線である配線34に電気的に接続され、更に、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続されている。 Wire 54b of the wire 54 which is the second-layer wiring via the plug 53b of the plug 53 is electrically connected to the wiring 34 which is the first layer wiring, further through the plug 33, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, and is electrically connected to the like 15b (metal silicide layer 21 above).

絶縁膜51上に、配線54を覆うように、絶縁膜(層間絶縁膜)61が形成されている。 On the insulating film 51, so as to cover the wiring 54, an insulating film (interlayer insulating film) 61 is formed. 絶縁膜61上には、更に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここでは図示およびその説明は省略する。 On the insulating film 61 is further but such a wiring layer (the third layer wiring after the wiring) and the interlayer insulating film is formed, the illustration and description thereof will be omitted here. 従って、本実施の形態の半導体装置は、半導体基板11上に形成された複数の配線層を有している。 Accordingly, the semiconductor device of the present embodiment has a plurality of wiring layers formed on the semiconductor substrate 11. すなわち、本実施の形態の半導体装置は、半導体基板11上に形成された多層配線構造(複数配線構造)を有しており、この多層配線構造は、最下層配線(第1層配線)である配線34と、配線34よりも上層配線である配線54とを含んでいる。 That is, the semiconductor device of the present embodiment has a multilayer wiring structure formed on the semiconductor substrate 11 (the multilayer wiring structure), the multilayer wiring structure is a lowermost layer wiring (first layer wiring) the wiring 34, and a wiring 54 is the upper layer wiring than wire 34.

このように、半導体基板11に、相変化メモリ領域10Aの相変化メモリ(相変化型の不揮発性メモリ)と周辺回路領域10BのMISFETとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。 Thus, the semiconductor substrate 11, is a semiconductor integrated circuit is formed containing a phase change memory in the phase change memory area 10A (phase-change nonvolatile memory) and MISFET of the peripheral circuit region 10B, the present embodiment the semiconductor device is formed. 本実施の形態の半導体装置は、多層配線構造(複数配線構造)を有し、第2層配線である配線54aとMISFETQn1のソースまたはドレイン(n 型半導体領域20a)との間に相変化膜45および電極46が形成されている。 The semiconductor device of this embodiment has a multilayer wiring structure (multilayer wiring structure), phase-change film between the source or drain wiring 54a and MISFETQn1 a second layer wiring (n + -type semiconductor region 20a) 45 and the electrode 46 are formed. そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレイン(n 型半導体領域20a)の一方に電気的に接続されている。 The phase upper surface side of the change film 45, i.e., the upper surface of the electrode 46 is electrically connected to the second layer wiring via the plug 53a (wire 54a), the lower surface side of the phase-change film 45, through the plug 43 It is electrically connected to one of a source and a drain of MISFETQn (n + -type semiconductor region 20a). このプラグ43は、半導体基板11(n 型半導体領域20a)と相変化膜45との間の絶縁膜31,41に形成された接続孔(コンタクトホール42)を充填する(埋める)導電体からなる。 The plug 43 fills the semiconductor substrate 11 (n + -type semiconductor region 20a) and the phase change insulating film 31 and 41 forming connection holes between the membrane 45 (contact hole 42) (fill) of a conductor Become. また、最下層配線である第1層配線(配線34)は、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。 The first layer wiring is lowermost wiring (wiring 34), n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b. すなわち、相変化メモリ領域10AのMISFETQn1のソースまたはドレインの他方や、周辺回路領域10BのMISFETQn2のソースまたはドレインなどに、最下層配線である配線34がプラグ33を介して電気的に接続されている。 That, MISFETQn source or drain the other and of the phase change memory area 10A, such as the source or drain of MISFETQn2 the peripheral circuit region 10B, the wiring 34 is a lowermost layer wiring is electrically connected via the plug 33 . このプラグ33は、半導体基板11(n 型半導体領域19a,19b,20b)と配線34との間の絶縁膜31に形成された接続孔(コンタクトホール32)を充填する(埋める)導電体からなる。 The plug 33 includes a semiconductor substrate 11 (n + -type semiconductor regions 19a, 19b, 20b) and filling the insulating film 31 to form connection hole (contact hole 32) between the wiring 34 (fill) of a conductor Become.

次に、相変化メモリ(相変化メモリ領域2,10Aに形成された相変化メモリ)の動作について説明する。 Next, the operation of phase change memory (phase change memory formed in the phase change memory region 2, and 10a). 図3は、半導体装置1に形成された相変化メモリの構造を示す要部断面図であり、上記図2の相変化メモリ領域10Aに対応する断面が示されている。 Figure 3 is a fragmentary cross-sectional view showing the structure of a phase change memory formed on the semiconductor device 1, a cross section corresponding to the phase-change memory area 10A of FIG. 2 is shown. 上記のように、半導体装置1の相変化メモリ領域2に相変化メモリ(のメモリセルアレイ)が形成されている。 As described above, the semiconductor device 1 of the phase change the phase change memory in the memory area 2 (memory cell array) is formed. 図4は、相変化メモリの相変化膜45の状態(相状態)と相変化膜45の抵抗との相関を示す説明図(表)である。 Figure 4 is a state of the phase change layer 45 of the phase change memory diagram showing the correlation between resistance (phase state) and the phase change layer 45 (Table).

図3(図2)にも示されるように、相変化メモリは、カルコゲナイド系の材料などの相変化材料(相変化物質)からなる相変化膜45を有している。 To As also shown in Figure 3 (FIG. 2), the phase change memory includes phase change layer 45 of phase change material, such as a chalcogenide-based material (phase change material). 相変化膜45は、結晶状態とアモルファス状態(非晶質状態、非結晶状態)との2状態間の遷移(相変化)が可能であり、この相変化膜45が記憶素子として機能することができる。 Phase change film 45, the crystalline and amorphous states (amorphous state, amorphous state) transitions between two states of a (phase change) are possible, that the phase change film 45 functions as a storage element it can. 相変化膜45は、アモルファス状態と結晶状態とで抵抗率が異なり、図4に示されるように、アモルファス状態では高抵抗(高抵抗率)となり、結晶状態では低抵抗(低抵抗率)となる。 Phase change film 45 has different resistivity in the amorphous state and the crystalline state, as shown in FIG. 4, in the amorphous state becomes high resistance (high resistance), a low resistance (low resistivity) in the crystalline state . 例えば、アモルファス状態での相変化膜45の抵抗率は、結晶状態での相変化膜45の抵抗率よりも、10〜10000倍程度大きくなる。 For example, the resistivity of the phase change layer 45 in the amorphous state, than the resistivity of the phase change layer 45 in the crystalline state, increases about 10 to 10,000 times.

従って、相変化膜45は、結晶状態とアモルファス状態との2状態間の遷移(相変化)が可能で、この2状態間の遷移により抵抗値が変化する抵抗素子である。 Accordingly, the phase change layer 45, the transition between two states of crystalline state and amorphous state (phase change) are possible, a resistive element whose resistance value changes by a transition between the two states. 後述するように、相変化膜45は、加熱処理により、結晶状態とアモルファス状態との2状態間を遷移(相変化)させることが可能なので、相変化膜45は、加熱処理により抵抗値が変化する抵抗素子として機能することができる。 As described below, the phase change layer 45, by heat treatment, so capable of transitioning between two states of crystalline state and amorphous state (phase change), the phase change layer 45, the resistance value is changed by the heat treatment it can function as a resistance element.

このような相変化膜45と、相変化膜45に接続されたメモリセルトランジスタ(メモリセル選択用トランジスタ)としてのMISFETQn1とにより、図3に示される相変化メモリ(のメモリセル)が構成されている。 Such a phase change film 45, by the MISFETQn1 as phase connection to change film 45 memory cell transistors (memory cell selection transistor), phase change memory (memory cell) shown in FIG. 3 is constituted there. MISFETQn1のゲート電極15aは、ワード線(図示省略、ワード線は配線34,54bなどにより形成することができる)に電気的に接続されている。 The gate electrode 15a of MISFETQn1 a word line is electrically connected to a (not shown, the word line can be formed by a wiring 34,54b). 相変化膜45の上面側は、電極46およびプラグ53aを介してビット線(ビット線は配線54aなどにより形成することができる)に電気的に接続されている。 The upper surface of the phase change film 45, the bit line through the electrodes 46 and the plug 53a are electrically connected to a (bit line can be formed by a wire 54a). 相変化膜45の下面側は、プラグ43を介して、MISFETQn1のソースまたはドレインの一方、ここではドレインとしてのn 型半導体領域20aに電気的に接続されている。 The lower surface side of the phase-change film 45 through the plug 43, one of a source and a drain of MISFETQn, is electrically connected to the n + -type semiconductor region 20a as the drain here. MISFETQn1のソースまたはドレインの他方、ここではソースとしてのn 型半導体領域19aには、プラグ33を介して、ソース線(ソース線は配線34,54bなどにより形成することができる)が電気的に接続されている。 MISFETQn1 the source or drain of the other, where the n + -type semiconductor region 19a as the source, via a plug 33, the source lines (source lines may be formed by a wiring 34,54B) is electrically It is connected.

なお、本実施の形態では、相変化メモリのメモリセルトランジスタとしてnチャネル型のMISFETQn1を用いた場合について示しているが、他の形態として、nチャネル型のMISFETQn1の代わりに、他の電界効果型トランジスタ、例えばpチャネル型のMISFETなどを用いることもできる。 In this embodiment, the phase is shown the changes in the case of using the MISFETQn1 of n-channel type as a memory cell transistor in the memory, as other forms, instead of MISFETQn1 the n-channel type, the other field effect transistors, can also be used such as MISFET, for example p-channel type. すなわち、メモリセルトランジスタとしての電界効果型トランジスタに相変化膜45を電気的に接続して、相変化メモリ(のメモリセル)を構成することができる。 In other words, it is possible to the phase-change film 45 to a field effect transistor as a memory cell transistor are electrically connected to form a phase change memory (memory cells). ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からMISFETを用いることが好ましく、pチャネル型のMISFETに比べ、オン状態でのチャネル抵抗の小さいnチャネル型のMISFETQn1がより好適である。 However, as the memory cell transistor of a phase change memory, it is preferable to use a MISFET in terms of high integration, compared to a p-channel type MISFET, a small n-channel type of the channel resistance in the on state MISFETQn1 is more suitable is there. 以下では、メモリセルトランジスタとしてnチャネル型のMISFETQn1を用いる場合の動作について説明する。 Hereinafter, the operation of the case of using the MISFETQn1 of n-channel type as a memory cell transistor.

図5および図6は、相変化メモリの動作を説明するためのグラフである。 5 and 6 are graphs for explaining the operation of the phase change memory. 図5のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧(任意単位:arbitrary unit)に対応し、横軸は時間(任意単位:arbitrary unit)に対応する。 The vertical axis of the graph of Figure 5, the reset pulse applied to the phase change memory, the set pulse and the voltage of the read pulse (arbitrary unit: arbitrary Unit) corresponds to the horizontal axis shows time (arbitrary unit: arbitrary Unit) corresponding to . 図6のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの相変化膜45の温度(任意単位:arbitrary unit)に対応し、横軸は時間(任意単位:arbitrary unit)に対応する。 The vertical axis is a phase change memory in a reset pulse, the set pulse or temperature of the phase change layer 45 upon application of a read pulse (arbitrary unit: arbitrary Unit) in the graph of FIG. 6 corresponds to the horizontal axis shows time (arbitrary unit : corresponding to the arbitrary unit).

相変化メモリのリセット動作(相変化膜45のアモルファス化)時には、図5に示されるようなリセットパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。 Phase change the reset operation of the memory (amorphous phase change layer 45) times, applying the reset pulse as shown in FIG. 5, the electrode 46 and the phase change layer 45 via the bit line (wiring 54a) and the plug 53a . MISFETQn1のソース(n 型半導体領域19a)には、ソース線(配線54b,34)およびプラグ33を介して、固定電位(例えば0V)を供給する。 The MISFETQn1 source (n + -type semiconductor region 19a) via the source line (lines 54b, 34) and the plug 33, and supplies the fixed potential (e.g., 0V). MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。 The gate electrode 15a of MISFETQn, a predetermined voltage is applied through the word line. リセットパルスは、比較的高い電圧(例えば3V程度)を比較的短い時間(例えば20nsec(ナノ秒)程度)印加する。 Reset pulse, a relatively high voltage (eg, about 3V) a relatively short time (e.g., 20 nsec (nanoseconds) or so) is applied. リセットパルス印加時は、比較的大きな電流が流れ、図6に示されるように、相変化膜45の温度が相変化膜45の融点(アモルファス化温度)T 以上に上昇して相変化膜45が溶融またはアモルファス化し、リセットパルスの印加が終了すると、相変化膜45は急冷し、相変化膜45はアモルファス状態となる。 Reset pulse is applied, a relatively large current flows, rises and the phase change layer 45, the melting point (amorphization temperature) or T a of the temperature phase change layer 45 of the phase-change film 45 as shown in FIG. 6 There melted or amorphous, the application of the reset pulse ends, the phase change layer 45 is rapidly cooled, a phase change film 45 becomes amorphous state. ここで、相変化膜45の融点T は、その膜に含まれる物質によるが、一般的におよそ200℃前後の温度である。 Here, the melting point T a of the phase change layer 45, depending on materials included in the film, it is generally about 200 ° C. temperature of about.

相変化メモリのセット動作(相変化膜45の結晶化)時には、図5に示されるようなセットパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。 Phase change the set operation of the memory (crystallization of the phase change film 45) times, applying a set pulse as shown in FIG. 5, the electrode 46 and the phase change layer 45 via the bit line (wiring 54a) and the plug 53a . MISFETQn1のソース(n 型半導体領域19a)には、ソース線(配線54b,34)およびプラグ33を介して、固定電位(例えば0V)を供給する。 The MISFETQn1 source (n + -type semiconductor region 19a) via the source line (lines 54b, 34) and the plug 33, and supplies the fixed potential (e.g., 0V). MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。 The gate electrode 15a of MISFETQn, a predetermined voltage is applied through the word line. セットパルスは、リセットパルスよりも低い電圧(例えば1V程度)をリセットパルスよりも長い時間(結晶化時間以上、例えば100nsec程度)印加する。 Set pulse, a voltage lower than the reset pulse (e.g., about 1V) longer than the reset pulse (crystallization time than, for example, about 100 nsec) is applied. セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図6に示されるように、相変化膜45の温度が相変化膜45の結晶化温度T 以上でかつ融点(アモルファス化温度)T 未満の温度に上昇して相変化膜45が結晶化し、セットパルスの印加が終了すると、相変化膜45は冷却し、相変化膜45は結晶状態となる。 When the set pulse is applied is lower current flows relatively longer than a reset, as shown in FIG. 6, the crystallization temperature T c higher temperature phase change layer 45 of the phase change layer 45 and the melting point (amorphous temperature) rises to a temperature below T a phase change film 45 is crystallized, the application of the set pulse is completed, the phase change layer 45 is cooled, the phase change layer 45 is a crystalline state.

相変化メモリのリード動作時には、図5に示されるようなリードパルスを、ビット線(配線54a)およびプラグ53aを介して電極46および相変化膜45に印加する。 Phase In a read operation of the change memory, applying a read pulse, as shown in FIG. 5, the electrode 46 and the phase change layer 45 via the bit line (wiring 54a) and the plug 53a. MISFETQn1のソース(n 型半導体領域19a)には、ソース線(配線54b,34)およびプラグを介して、固定電位(例えば0V)を供給する。 The MISFETQn1 source (n + -type semiconductor region 19a), the source line via a (line 54b, 34) and a plug, supplies a fixed potential (e.g., 0V). MISFETQn1のゲート電極15aには、ワード線を介して所定の電圧を印加する。 The gate electrode 15a of MISFETQn, a predetermined voltage is applied through the word line. リードパルスは、セットパルスよりも更に低い電圧(例えば0.3V程度)をセットパルスよりも短い時間(例えば20nsec程度)印加する。 Read pulse is short time (for example, about 20 nsec) than the set pulse to a lower voltage (e.g. about 0.3V) than the set pulse is applied. リードパルスの電圧は比較的低く、リードパルスを印加しても、図6に示されるように、相変化膜45の温度が相変化膜45の結晶化温度T 以上に上昇することはないので、相変化膜45の相状態は変化しない。 Voltage of the read pulse is relatively low, even by applying a read pulse, as shown in FIG. 6, since there is no possibility that the temperature of the phase change film 45 rises above the crystallization temperature T c of the phase change layer 45 , the phase state of the phase change layer 45 does not change. 相変化膜45が結晶状態のときは、相変化膜45は相対的に低抵抗であり、相変化膜45がアモルファス状態のときは、相変化膜45は相対的に高抵抗である。 When the phase change layer 45 is in the crystalline state, the phase change layer 45 is relatively low resistance, when the phase change layer 45 is in the amorphous state, the phase change layer 45 is a relatively high resistance. このため、リードパルスを印加したときにMISFETQn1に流れる電流は、相変化膜45が結晶状態の場合は相対的に大きく、相変化膜45がアモルファス状態の場合は、相対的に小さくなる。 Therefore, the current flowing through the MISFETQn1 upon application of the read pulse is relatively large when the phase change layer 45 is in the crystalline state, when the phase change layer 45 is in an amorphous state, relatively small. 従って、流れる電流の大小により、データ(相変化膜45が結晶状態とアモルファス状態のどちらであるか)を判別することができる。 Thus, the magnitude of the current flowing, the data (or the phase change layer 45 is either in a crystalline state and an amorphous state) can be determined.

このように、リセット動作およびセット動作により相変化膜45がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録(記憶、格納、書き込み)することができ、相変化膜45がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ(記憶情報)をリード動作により読み出すことができる。 Thus, by phase change layer 45 by the reset operation and the set operation to shift the whether or crystalline state in an amorphous state, a phase change memory records data in the (storage, storage, writing) it is able to may phase-change film 45 whether the or crystalline state is an amorphous state and phase change memory information of the memory, it reads data recorded in the phase change memory (stored information) by the read operation.

この本実施の形態の半導体装置1の製造工程について、図面を参照して説明する。 The manufacturing process for the semiconductor device 1 of this embodiment will be described with reference to the drawings. 図7〜図12は、本実施の形態の半導体装置1の製造工程中の要部断面図であり、上記図2に対応する領域が示されている。 7 to 12 are main portion cross-sectional view of the manufacturing process of the semiconductor device 1 of this embodiment, the region corresponding to FIG. 2 is shown.

まず、図7に示されるように、例えばp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)11を準備する。 First, as shown in FIG. 7, a semiconductor substrate (semiconductor wafer) 11, for example made of p-type single crystal silicon. それから、半導体基板11の主面に素子分離領域12を形成する。 Then, an element isolation region 12 in the main surface of the semiconductor substrate 11. 例えば、半導体基板11の主面をドライエッチングして溝を形成し、この溝の内部を含む半導体基板11上にCVD(Chemical Vapor Deposition)法などで酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜をCMP(Chemical Mechanical Polishing;化学的機械研磨)法で研磨、除去することによって、溝の内部に絶縁膜を残す。 For example, the main surface of the semiconductor substrate 11 to form a groove by dry etching, after depositing an insulating film such as a silicon oxide film by CVD (Chemical Vapor Deposition) method on the semiconductor substrate 11 including the inside of this groove, external unnecessary insulating film of the groove CMP; polished by (chemical mechanical polishing chemical mechanical polishing) method, by removing, leaving inside the insulating film of the groove. これにより、溝(素子分離溝)内に埋め込まれた絶縁膜からなる素子分離領域12を形成することができる。 Thus, it is possible to form the element isolation region 12 formed of an insulating film buried in the trench (isolation trench). または、熱酸化法によって形成するLOCOS(Local Oxidization of Silicon)により素子分離領域12を形成してもよい。 Or, by the LOCOS formed by thermal oxidation (Local Oxidization of Silicon) may be formed element isolation region 12. このように、素子分離領域12を形成することにより、半導体基板11の主面には、素子分離領域12によって周囲を規定された活性領域が形成される。 Thus, by forming an element isolation region 12, on the main surface of the semiconductor substrate 11, an active region defined around the element isolation region 12 is formed.

次に、例えば半導体基板11の一部にp型の不純物(例えばB(ボロン))をイオン注入した後、半導体基板11を熱処理してこの不純物を半導体基板11中に拡散させることにより、半導体基板11の主面にp型ウエル13a,13bを形成する。 Then, for example, by ion implantation of p-type impurities in a portion of the semiconductor substrate 11 (e.g., B (boron)), by heat-treating the semiconductor substrate 11 by diffusing the impurities into the semiconductor substrate 11, a semiconductor substrate p-type well 13a to the main surface of 11 to form 13b.

次に、例えば熱酸化法などを用いて、半導体基板11のp型ウエル13a,13bの表面に薄い酸化シリコン膜などからなるゲート絶縁膜14a,14bを形成する。 Then, for example, by using a thermal oxidation method, p-type well 13a, made of a thin silicon oxide film on the surface of 13b the gate insulating film 14a of the semiconductor substrate 11 to form 14b.

次に、p型ウエル13a,13bのゲート絶縁膜14a,14b上にゲート電極15a,15bを形成する。 Then, p-type well 13a, the gate insulating film 14a of 13b, the gate electrode 15a on 14b, to form an 15b. 例えば、半導体基板11の主面の全面上に導電体膜としてn型の不純物(例えばP(リン))などを導入した多結晶シリコン膜を形成し、その多結晶シリコン膜(導電体膜)をドライエッチングによってパターニングすることにより、パターニングされた多結晶シリコン膜(導電体膜)からなるゲート電極15a,15bを形成することができる。 For example, the n-type impurity as a conductive film on the entire surface of the main surface of the semiconductor substrate 11 (e.g., P (phosphorus)) to form a polycrystalline silicon film obtained by introducing the like, the polycrystalline silicon film (conductive film) by patterning by dry etching, a gate electrode 15a made of the patterned polysilicon film (conductive film) can be formed 15b.

次に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより、p型ウエル13aのゲート電極15aの両側の領域にn 型半導体領域16a,17aを形成し、p型ウエル13bのゲート電極15bの両側の領域にn 型半導体領域16b,17bを形成する。 Next, such as by ion implantation of n-type impurities such as phosphorus (P) or arsenic (As), the regions on both sides of the gate electrode 15a of the p-type well 13a n - -type semiconductor regions 16a, 17a is formed , n regions on both sides of the gate electrode 15b of the p-type well 13b - -type semiconductor regions 16b, to form an 17b.

次に、ゲート電極15a,15bの側壁上に、サイドウォール18a,18bを形成する。 Next, the gate electrode 15a, on the sidewalls of 15b, forming sidewalls 18a, a 18b. サイドウォール18a,18bは、例えば、半導体基板11上に酸化シリコン膜(絶縁膜)を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。 Sidewalls 18a, 18b may be, for example, a silicon oxide film (insulating film) is deposited on the semiconductor substrate 11 is formed by anisotropically etching the silicon oxide film.

次に、リン(P)またはヒ素(As)などのn型の不純物をイオン注入することなどにより、p型ウエル13aのゲート電極15aおよびサイドウォール18aの両側の領域にn 型半導体領域19a,20aを形成し、p型ウエル13bのゲート電極15bおよびサイドウォール18bの両側の領域にn 型半導体領域19b,20bを形成する。 Then, phosphorus (P) or arsenic (As), such as by ion implantation of n-type impurity such as, n regions on both sides of the gate electrode 15a and the sidewall 18a of the p-type well 13a + -type semiconductor region 19a, 20a is formed, n + -type semiconductor region 19b in the regions on both sides of the gate electrode 15b and the side wall 18b of the p-type well 13b, to form an 20b. イオン注入後、導入した不純物の活性化のためのアニール処理(熱処理)を行うこともできる。 After the ion implantation may be performed an annealing process for activating the introduced impurities (heat treatment). 型半導体領域19a,20aは、n 型半導体領域16a,17aよりも不純物濃度が高く、n 型半導体領域19b,20bは、n 型半導体領域16b,17bよりも不純物濃度が高い。 n + -type semiconductor regions 19a, 20a is, n - -type semiconductor region 16a, an impurity concentration higher than 17a, n + -type semiconductor regions 19b, 20b is, n - -type semiconductor region 16b, an impurity concentration higher than 17b.

これにより、相変化メモリ領域10Aのnチャネル型のMISFETQn1のソースとして機能するn型の半導体領域(n型不純物拡散層)が、n 型半導体領域19aおよびn 型半導体領域16aにより形成され、MISFETQn1のドレインとして機能するn型の半導体領域(n型不純物拡散層)が、n 型半導体領域20aおよびn 型半導体領域17aにより形成される。 Thus, n type semiconductor regions serving as the n-channel type MISFETQn1 source of the phase change memory area 10A (n-type impurity diffusion layer), n + -type semiconductor region 19a and the n - is formed by type semiconductor region 16a, n-type semiconductor region serving as the drain of MISFETQn (n-type impurity diffusion layer), n + -type semiconductor region 20a and the n - is formed by type semiconductor region 17a. そして、周辺回路領域10Bのnチャネル型のMISFETQn2のソースとして機能するn型の半導体領域(不純物拡散層)が、n 型半導体領域19bおよびn 型半導体領域16bにより形成され、MISFETQn2のドレインとして機能するn型の半導体領域(n型不純物拡散層)が、n 型半導体領域20bおよびn 型半導体領域17bにより形成される。 Then, n type semiconductor regions serving as the n-channel type MISFETQn2 source of the peripheral circuit region 10B (impurity diffusion layers), n + -type semiconductor region 19b and the n - is formed by type semiconductor region 16b, as the drain of MISFETQn2 Ability to n-type semiconductor region (n-type impurity diffusion layer), n + -type semiconductor region 20b and the n - is formed by type semiconductor region 17b.

次に、ゲート電極15a,15bおよびn 型半導体領域19a,19b,20a,20bの表面を露出させ、例えばコバルト(Co)膜のような金属膜を堆積して熱処理することによって、ゲート電極15a,15bおよびn 型半導体領域19a,19b,20a,20bの表面に、それぞれ金属シリサイド層(金属シリサイド膜)21を形成する。 Next, the gate electrode 15a, 15b and the n + -type semiconductor regions 19a, 19b, 20a, to expose the surface of the 20b, for example, by heat treatment by depositing a metal film such as cobalt (Co) film, a gate electrode 15a , 15b and the n + -type semiconductor regions 19a, 19b, 20a, on the surface of the 20b, respectively to form a metal silicide layer (metal silicide layer) 21. これにより、n 型半導体領域19a,19b,20a,20bなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。 Thus, n + -type semiconductor regions 19a, 19b, 20a, it is possible to reduce the resistance of the diffusion resistor, and a contact resistance, such as 20b. その後、未反応のコバルト膜(金属膜)は除去する。 Thereafter, the cobalt film (metal film) of unreacted removed. なお、本実施の形態では金属シリサイド層21の材料としてCo(コバルト)を例示したが、これに限られるものではなく、Ti(チタン)、W(タングステン)またはNi(ニッケル)などを使用することもできる。 Note that in this embodiment has been illustrated Co (cobalt) as a material of the metal silicide layer 21 is not limited to this, the use of such Ti (titanium), W (tungsten) or Ni (nickel) It can also be.

このようにして、図7の構造が得られる。 In this manner, the structure of FIG. 7 can be obtained. ここまでの工程により、相変化メモリ領域10Aに、nチャネル型のMISFETQn1が形成され、周辺回路領域10Bに、nチャネル型のMISFETQn2が形成される。 By the steps up to this point, the phase-change memory area 10A, MISFETQn the n-channel type is formed, in the peripheral circuit region 10B, MISFET Qn2 of n-channel type is formed. 従って、相変化メモリ領域10AのMISFETQn1と周辺回路領域10BのMISFETQn2とは、同じ製造工程で形成することができる。 Therefore, the MISFETQn2 of MISFETQn1 and the peripheral circuit region 10B of the phase change memory area 10A, may be formed by the same manufacturing process.

次に、図8に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31を形成する。 Next, as shown in FIG. 8, an insulating film (interlayer insulating film) 31 so as to cover the gate electrodes 15a, 15b are formed on the semiconductor substrate 11. 絶縁膜31は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜または酸化シリコン膜の単体膜などからなり、例えばCVD法などを用いて形成することができる。 Insulating film 31 is, for example, is relatively thin silicon nitride film and the like single film of a multilayer film or a silicon oxide film of relatively thick silicon oxide film thereon, for example, it is formed by a CVD method or the like can. 絶縁膜31の形成後、必要に応じてCMP処理を行って絶縁膜31の表面を平坦化する。 After formation of the insulating film 31 to planarize the surface of the insulating film 31 by performing the CMP process when necessary.

次に、フォトリソグラフィ法を用いて絶縁膜31上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜31をドライエッチングすることにより、絶縁膜31にコンタクトホール32を形成する。 Next, a photoresist pattern formed on the insulating film 31 by photolithography (not shown) as an etching mask, by an insulating film 31 is dry etched to form a contact hole 32 in the insulating film 31. コンタクトホール32の底部では、半導体基板11の主面の一部、例えばn 型半導体領域19a,19b,20b(の表面上の金属シリサイド層21)の一部やゲート電極15a,15b(の表面上の金属シリサイド層21)の一部などが露出される。 At the bottom of the contact hole 32, a part of the main surface of the semiconductor substrate 11, for example, n + -type semiconductor regions 19a, 19b, a part or the gate electrodes 15a, 15b (the surface of the 20b (the metal silicide layer 21 on the surface of) and some of the metal silicide layer 21) of the upper is exposed.

次に、コンタクトホール32内に、タングステン(W)などからなるプラグ33を形成する。 Then, in the contact hole 32 to form a plug 33 made of tungsten (W). この際、例えば、コンタクトホール32の内部を含む絶縁膜31上にバリア膜33a(例えば窒化チタン膜)を形成した後、タングステン膜33bをCVD法などによってバリア膜33a上にコンタクトホール32を埋めるように形成し、絶縁膜31上の不要なタングステン膜33bおよびバリア膜33aをCMP法またはエッチバック法などによって除去する。 In this case, for example, after forming a barrier film 33a (e.g. titanium nitride film) on the insulating film 31 including the inside of the contact hole 32, so as to fill the contact holes 32 on the barrier film 33a, a tungsten film 33b by the CVD method formed in the unnecessary tungsten film 33b and the barrier film 33a on the insulating film 31 is removed by a CMP method or the etch back method. これにより、コンタクトホール32内に残存して埋め込まれたタングステン膜33bおよびバリア膜33aからなるプラグ33を形成することができる。 Thus, it is possible to form the plugs 33 made of tungsten film 33b and the barrier film 33a is buried remaining in the contact hole 32. このように、プラグは、絶縁膜に形成された接続孔(コンタクトホール、ビアまたはスルーホール)に導電体材料を充填して形成される。 Thus, the plug connection hole (contact hole, via or through hole) formed in the insulating film is formed by filling a conductive material into.

次に、図9に示されるように、プラグ33が埋め込まれた絶縁膜31上に、第1層配線(最下層配線)として配線34を形成する。 Next, as shown in FIG. 9, on the insulating film 31 in which the plugs 33 are buried, to form the wiring 34 as a first layer wiring (lowermost layer wiring). 例えば、窒化チタン膜35a、アルミニウム膜35bおよび窒化チタン膜35cをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線34を形成することができる。 For example, a titanium nitride film 35a, an aluminum film 35b and titanium nitride film 35c are sequentially formed by a sputtering method, and patterning by using a photolithography method and dry etching method, it is possible to form a wiring 34. アルミニウム膜35bは、アルミニウム(Al)単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。 Aluminum film 35b is a conductive film mainly containing aluminum, such as aluminum (Al) alone or an aluminum alloy. 窒化チタン膜35a,35cは、チタン膜と窒化チタン膜との積層膜とすることもできる。 Titanium nitride film 35a, 35c may also be a laminated film of a titanium film and a titanium nitride film. 配線34はプラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。 Wiring 34 via the plug 33, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b. 配線34は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線などとすることもできる。 Wire 34 is be variously modified without being limited to the aluminum wiring as described above, it is also possible to, for example, tungsten wire.

次に、絶縁膜31上に、配線34を覆うように、絶縁膜41を形成する。 Next, on the insulating film 31, so as to cover the wiring 34, an insulating film 41. 絶縁膜41は、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。 Insulating film 41 is, for example, a silicon oxide film can be formed by CVD or the like.

次に、図10に示されるように、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜41,31をドライエッチングすることにより、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに到達するコンタクトホール42を絶縁膜41,31に形成する。 Next, as shown in FIG. 10, a photoresist film by a (not shown) as an etching mask insulating film 41, 31 by dry etching, n + -type the drain of MISFETQn1 the phase change memory area 10A a contact hole 42 reaching the semiconductor region 20a is formed in the insulating film 41, 31.

次に、コンタクトホール42内に、タングステン(W)などからなるプラグ43を形成する。 Then, in the contact hole 42 to form a plug 43 made of tungsten (W). プラグ43はプラグ33とほぼ同様の手法を用いて形成することができる。 Plug 43 may be formed using substantially the same manner as the plug 33. プラグ43は、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに電気的に接続される。 Plug 43 is electrically connected to the n + -type semiconductor region 20a which is the drain of MISFETQn1 phase change memory area 10A.

次に、プラグ43が埋め込まれた絶縁膜41上に、カルコゲナイド膜45aを形成し、カルコゲナイド膜45a上に金属膜(導電体層、電極層)46aを形成する。 Next, on the insulating film 41 in which the plug 43 is buried, to form a chalcogenide film 45a, a metal film (conductive layer, electrode layer) on the chalcogenide film 45a to form the 46a. カルコゲナイド膜45aは、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜(半導体膜)であり、カルコゲン元素(S,Se,Te)を含む材料(半導体)、すなわちカルコゲナイド(カルコゲナイド半導体、カルコゲナイド材料)からなる。 Materials chalcogenide film 45a may comprise a crystalline state and amorphous transition (phase change) between two states of a state capable material film is (semiconductor film), chalcogen element (S, Se, Te) (semiconductor), that is, a chalcogenide (chalcogenide semiconductor, chalcogenide material). 例えば、GeSbTe(例えばGe Sb Te )やAgInSbTeなどにより、カルコゲナイド膜45aを形成することができる。 For example, due GeSbTe (e.g. Ge 2 Sb 2 Te 5) and AgInSbTe, it is possible to form the chalcogenide film 45a. また、カルコゲナイド膜45aの密着性(接着性)向上のために、カルコゲナイド膜45aの上下の一方または両方に、Ti(チタン)膜などを形成することもできる。 Also it is due to the adhesion of the chalcogenide film 45a (adhesion) improving, on one or both of the upper and lower chalcogenide film 45a, also be formed such as Ti (titanium) film. また、金属膜46aは、例えばタングステン(W)膜などの導電性膜により形成することができる。 The metal film 46a can be formed of a conductive film such as tungsten (W) film.

次に、図11に示されるように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をエッチングマスクとしたドライエッチングにより、金属膜46aおよびカルコゲナイド膜45aをパターニングする。 Next, as shown in FIG. 11, a photoresist film patterned by photolithography (not shown) by dry etching using an etching mask, to pattern the metal film 46a and the chalcogenide film 45a. パターニングされたカルコゲナイド膜45aにより、相変化メモリの相変化膜45が形成され、パターニングされた金属膜46aにより、電極46が相変化膜45上に形成される。 The patterned chalcogenide film 45a, the phase change the phase-change film 45 of the memory are formed by patterned metal film 46a, the electrode 46 is formed on the phase change layer 45. このドライエッチング工程では、オーバーエッチング気味に金属膜46aおよびカルコゲナイド膜45aをドライエッチングすれば、配線34の側壁の絶縁膜41上に金属膜46aやカルコゲナイド膜45aがサイドウォール状に残存するのを防止することができる。 In the dry etching process, if dry etching of the metal film 46a and the chalcogenide film 45a overetching Pounds, prevents the side walls of the insulating film 41 a metal film 46a and the chalcogenide film 45a on the wiring 34 is left in a sidewall shape can do. また、配線34上には絶縁膜41が形成されており、絶縁膜41がエッチングストッパ膜として機能するので、オーバーエッチングにより配線34などがダメージを受けるのを防止することができる。 Furthermore, on the wiring 34 can be prevented from being formed insulating film 41, the insulating film 41 so functions as an etching stopper film, a wiring 34 is damaged by over-etching.

相変化膜45は、プラグ43に接続するように形成され、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに電気的に接続される。 Phase change film 45 is formed to be connected to the plug 43, through the plug 43 is electrically connected to the n + -type semiconductor region 20a which is the drain of MISFETQn1 phase change memory area 10A. また、相変化膜45上には、電極46が存在している。 Further, on the phase change layer 45, the electrode 46 is present. 相変化膜45は、結晶状態とアモルファス(非晶質)状態との2状態間の遷移(相変化)が可能な材料膜であれば、カルコゲナイド以外の材料により形成することもできるが、相変化膜45をカルコゲナイド(カルコゲナイド系の材料)により形成することで、相変化膜45をより安定して形成することができる。 Phase change film 45, any material film that can transition (phase change) between the two states of crystalline state and amorphous state, but may also be formed by materials other than the chalcogenide phase change the film 45 by forming a chalcogenide (chalcogenide material), it is possible to more stably form a phase change layer 45.

このようにして、図11に示されるような相変化メモリが相変化メモリ領域10Aに形成される。 In this way, the phase change memory shown in FIG. 11 are formed in the phase change memory area 10A.

次に、図12に示されるように、絶縁膜41上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51を形成する。 Next, as shown in FIG. 12, on the insulating film 41 so as to cover the phase change layer 45 and the electrode 46, an insulating film (interlayer insulating film) 51. 絶縁膜51は、例えば酸化シリコン膜などからなる。 Insulating film 51 is made of, for example, a silicon oxide film. 絶縁膜51の形成後、必要に応じてCMP処理を行って絶縁膜51の表面を平坦化する。 After formation of the insulating film 51 to planarize the surface of the insulating film 51 by performing the CMP process when necessary. 平坦化された絶縁膜51上に、更に絶縁膜(図示せず)を形成することもできる。 On the flattened insulating film 51 may be formed of an insulating film (not shown).

次に、フォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51をドライエッチングすることにより、配線34や電極46に到達するスルーホール52を形成する。 Then, using a photoresist film (not shown) as an etching mask, the insulating film 51 by dry etching to form a through hole 52 reaching the interconnection 34 and the electrodes 46.

次に、絶縁膜51に形成されたスルーホール52内に、タングステン(W)などからなるプラグ53を形成する。 Then, in the through holes 52 formed in the insulating film 51, to form a plug 53 made of tungsten (W). プラグ53はプラグ33,43とほぼ同様の手法を用いて形成することができる。 Plug 53 may be formed using substantially the same manner as the plug 33, 43. プラグ53のうち、プラグ53aは、電極46に達して電極46と電気的に接続される。 Of the plug 53, the plug 53a is electrically connected to the electrode 46 reaches the electrode 46. また、プラグ53のうち、プラグ53bは、配線34に達して配線34と電気的に接続される。 Also, of the plug 53, the plug 53b is electrically connected to the wiring 34 reaches the wire 34.

次に、プラグ53が埋め込まれた絶縁膜51上に、第2層配線(第1層配線である配線34よりも1つ上層の配線層)として配線(第2配線層)54を形成する。 Next, on the insulating film 51 in which the plugs 53 are embedded, to form a second layer wiring lines (first layer wiring is one upper wiring layer than the wiring 34) (second wiring layer) 54. 例えば、窒化チタン膜55a、アルミニウム膜55bおよび窒化チタン膜55cをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線54を形成することができる。 For example, a titanium nitride film 55a, an aluminum film 55b and titanium nitride film 55c are sequentially formed by a sputtering method, and patterning by using a photolithography method and dry etching method, it is possible to form a wiring 54. アルミニウム膜55bは、アルミニウム(Al)単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。 Aluminum film 55b is a conductive film mainly containing aluminum, such as aluminum (Al) alone or an aluminum alloy. 窒化チタン膜55a,55cは、チタン膜と窒化チタン膜との積層膜とすることもできる。 Titanium nitride film 55a, 55c may also be a laminated film of a titanium film and a titanium nitride film.

第2層配線である配線54のうちの配線54aは、プラグ53aを介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ43を介してMISFETQn1のドレインを構成するn 型半導体領域20a(上の金属シリサイド層21)に電気的に接続される。 Wiring 54a of the wire 54 which is the second-layer wiring via the plug 53a, is electrically connected to the phase change layer 45 below the electrode 46 and electrode 46, further drain of MISFETQn1 through the plug 43 It is electrically connected to the structure to n + -type semiconductor region 20a (metal silicide layer 21 above). 第2層配線である配線54のうちの配線54bは、プラグ53bを介して、第1層配線である配線34に電気的に接続され、更に、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続される。 Wire 54b of the second layer wiring is a wiring 54 via the plug 53b, the wire 34 is the first layer wiring is electrically connected, further through the plug 33, n + -type semiconductor region 19a , 19b, 20b and the gate electrode 15a, is electrically connected to the like 15b (metal silicide layer 21 above).

配線54は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。 Wire 54 is be variously modified without being limited to the aluminum wiring as described above, may be, for example, tungsten wires or copper wires (for example, embedded copper wiring formed by the damascene method).

次に、絶縁膜51上に、配線54を覆うように、絶縁膜(層間絶縁膜)61を形成する。 Next, on the insulating film 51, so as to cover the wiring 54, an insulating film (interlayer insulating film) 61. 絶縁膜61は、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。 Insulating film 61 is, for example, a silicon oxide film can be formed by CVD or the like. その後、絶縁膜61上に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここではその説明は省略する。 Thereafter, such a wiring layer (the third layer wiring after the wiring) and the interlayer insulating film is formed on the insulating film 61, the description thereof will be omitted here. 第3層配線以降も、第2層配線と同様にして形成することができ、例えば、アルミニウム配線、タングステン配線あるいは銅配線(例えばダマシン法で形成した埋込銅配線)などにより形成することができる。 The third and subsequent layers wirings can be formed in the same manner as in the second-layer wiring, for example, may be formed of aluminum wire, tungsten wire or copper wire (e.g., a buried copper wiring formed by the damascene method), etc. .

このようにして、半導体基板11に、相変化メモリ領域10Aの相変化メモリ(相変化型の不揮発性メモリ)と周辺回路領域10Bのnチャネル型のMISFETとを含む半導体集積回路(半導体素子)を形成することができる。 In this manner, the semiconductor substrate 11, a semiconductor integrated circuit including a phase change the phase change memory in the memory area 10A (the phase-change nonvolatile memory) of the n-channel peripheral circuit region 10B MISFET (semiconductor element) it can be formed.

また、本実施の形態の半導体装置の製造工程では、第1層配線としての配線34を形成した後に、相変化膜45および電極46を形成し、その後、第2層配線としての配線54を形成する場合について説明したが、他の形態として、配線34(第1層配線)の形成工程と相変化膜45および電極46の形成工程との順序を入れ換えることもできる。 In the production process of a semiconductor device of this embodiment, after forming the wiring 34 of the first layer wiring, forming a phase change layer 45 and the electrode 46, then form wiring 54 as a second layer wiring there has been described a case where, as another embodiment, it is also possible to switch the order of the wiring 34 formed of the (first layer wiring) formation step and the phase change layer 45 and the electrode 46 process. すなわち、先に相変化膜45および電極46を形成してから、第1層配線としての配線34を形成し、その後第2層配線としての配線54を形成することもできる。 That is, it after forming the phase change layer 45 and the electrode 46 above, the wiring 34 of the first layer wiring is formed, also thereafter forming the wiring 54 of the second layer wiring. また、金属膜46aをパターニングすることにより、電極46と配線34とを同工程で形成することも可能である。 Further, by patterning the metal film 46a, it is also possible to form the the electrode 46 and the wiring 34 in the same step.

また、本実施の形態では、相変化膜45をプラグ43を介して相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに電気的に接続しているが、他の形態として、相変化膜45をプラグ43を介して相変化メモリ領域10AのMISFETQn1のソースであるn 型半導体領域19aに電気的に接続することもできる。 Further, in this embodiment, it is connected phase-change film 45 electrically to the n + -type semiconductor region 20a which is the drain of MISFETQn1 the phase change memory area 10A through the plugs 43, as another form, phase change film 45 may be electrically connected to the n + -type semiconductor region 19a is MISFETQn1 source of the phase change memory area 10A through the plug 43. すなわち、相変化膜45を、プラグ43を介して、相変化メモリ領域10AのMISFETQn1のソースまたはドレインの一方を構成する半導体領域(n 型半導体領域19aまたはn 型半導体領域20a)に電気的に接続すればよい。 That is, the phase change layer 45, through the plug 43, electrical in the semiconductor region constituting one of source or drain of MISFETQn1 the phase change memory area 10A (n + -type semiconductor region 19a or n + -type semiconductor region 20a) it may be connected to. そして、相変化膜45の上部の電極46を、第2層配線(配線54a)に(プラグ53aを介して)電気的に接続する。 Then, the upper electrode 46 of the phase change film 45, the second layer wiring (wiring 54a) (via the plug 53a) electrically connects. ただし、相変化メモリ領域10AのMISFETQn1のソース(n 型半導体領域19a)よりもドレイン(n 型半導体領域20a)をプラグ43を介して相変化膜45に電気的に接続した方が、相変化メモリとしての機能を考慮すれば、より好ましい。 However, is better to connect the phase-change memory area 10A MISFETQn sources of (n + -type semiconductor region 19a) drain than the (n + -type semiconductor region 20a) electrically to the phase change layer 45 via the plug 43, the phase considering the function of a change memory, and more preferable.

次に、本実施の形態の効果について、より詳細に説明する。 Next, the effect of this embodiment will be described in more detail.

図13は、比較例の半導体装置101の要部断面図であり、上記図2に対応するものである。 Figure 13 is a fragmentary cross-sectional view of a semiconductor device 101 of the comparative example, which corresponds to FIG 2.

図13に示される比較例の半導体装置101は、図7の構造を得るまでは、本実施の形態の半導体装置と同様にして製造されるが、その後の製造工程が異なっている。 The semiconductor device 101 of the comparative example shown in FIG. 13, until a structure shown in FIG. 7 is manufactured in the same manner as the semiconductor device of this embodiment is different from that subsequent manufacturing steps. すなわち、図13に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜(層間絶縁膜)31を形成した後、相変化メモリ領域10Aにおいて、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜31をドライエッチングすることにより、n 型半導体領域20aの上部にコンタクトホール102を形成し、コンタクトホール102内にプラグ103を形成する。 That is, as shown in FIG. 13, a gate electrode 15a on the semiconductor substrate 11, after forming an insulating film (interlayer insulating film) 31 so as to cover the 15b, in a phase-change memory area 10A, a photoresist film (shown by dry-etching the insulating film 31 by a not) as an etching mask, to form contact holes 102 in the upper portion of the n + -type semiconductor region 20a, to form a plug 103 in the contact hole 102. プラグ103は、その底部で、相変化メモリ領域10AのMISFETQn1のドレインを構成するn 型半導体領域20a(上の金属シリサイド層21)に電気的に接続される。 Plug 103 at its bottom, is electrically connected to the n + -type semiconductor region 20a constituting the drain of MISFETQn1 the phase change memory area 10A (the metal silicide layer 21 above).

次に、プラグ103が埋め込まれた絶縁膜31上に、相変化膜104(上記相変化膜45に対応するもの)および電極105(上記電極46に対応するもの)を形成する。 Next, on the insulating film 31 in which the plug 103 is embedded, to form a phase change layer 104 (corresponding to the phase change layer 45) and the electrode 105 (corresponding to the electrode 46). 相変化膜104は、プラグ103と電気的に接続される。 Phase change film 104 is electrically connected to the plug 103. それから、絶縁膜31上に、相変化膜104および電極膜105を覆うように、絶縁膜(層間絶縁膜)106を形成する。 Then, on the insulating film 31, so as to cover the phase change layer 104 and the electrode film 105, an insulating film (interlayer insulating film) 106.

次に、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜106,31をドライエッチングすることにより、コンタクトホール107およびスルーホール108を形成し、コンタクトホール107およびスルーホール108内にプラグ109a,109bを形成する。 Next, by dry etching the insulating film 106,31 using a photoresist film (not shown) as an etching mask, to form contact holes 107 and the through hole 108, the plug 109a in the contact hole 107 and the through hole 108 , to form a 109b. コンタクトホール107は、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどの上部に形成され、スルーホール108は、電極105の上部に形成される。 Contact holes 107, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, formed on top of such 15b, the through hole 108 is formed on top of the electrode 105. このため、コンタクトホール107内のプラグ109bは、その底部で、n 型半導体領域19a,19b,20bやゲート電極15a,15b(上の金属シリサイド層21)などと電気的に接続される。 Therefore, the plug 109b of the contact hole 107, at its bottom, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, is electrically connected to the like 15b (metal silicide layer 21 above). スルーホール108内のプラグ109aは、その底部で、電極105と電気的に接続される。 Plug 109a in the through holes 108, at its bottom, is electrically connected to the electrode 105.

次に、プラグ109a,109bが埋め込まれた絶縁膜106上に、第1層配線として配線111を形成する。 Next, the plug 109a, to 109b is on the insulating film 106 buried, to form the wiring 111 as a first layer wiring. 配線111は、アルミニウム配線である。 Wire 111 is aluminum wiring. 第1層配線である配線111のうちの配線111aは、プラグ109aを介して、電極105および電極105の下の相変化膜104に電気的に接続され、更にプラグ103を介してMISFETQn1のドレインを構成するn 型半導体領域20aに電気的に接続される。 Wire 111a of the wire 111 is the first layer wiring via plug 109a, is electrically connected to the phase change film 104 under the electrode 105 and the electrode 105, further the drains of MISFETQn1 via a plug 103 It is electrically connected to the n + -type semiconductor region 20a constituting. 第1層配線である配線111のうちの配線111bは、プラグ109bを介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。 Wiring 111b of the wiring 111 is the first layer wiring via the plug 109b, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b.

次に、絶縁膜106上に、配線111を覆うように、絶縁膜112を形成する。 Next, on the insulating film 106, so as to cover the wiring 111, an insulating film 112. その後、絶縁膜112上に上層の配線層(図示せず)や層間絶縁膜(図示せず)などが形成される。 Thereafter, the insulating film 112 on the upper wiring layer (not shown) and the interlayer insulating film (not shown) and the like are formed.

このようにして製造されて、図13のような構造を有する比較例の半導体装置101では、n 型半導体領域20aと第1層配線(最下層配線)である配線111との間に相変化膜104および電極105が形成されており、相変化膜104および電極105よりも上層に第1層配線(最下層配線)である配線111が形成されている。 Thus is manufactured, a phase change between the semiconductor device 101 of the comparative example, the n + -type semiconductor region 20a and the first layer wiring (lowermost layer wiring) is wiring 111 having a structure as shown in FIG. 13 are membrane 104 and the electrode 105 is formed, a wiring 111 is formed above the phase-change film 104 and the electrode 105 is a first layer wiring (lowermost layer wiring). そして、この第1層配線(配線111)は、絶縁膜31,106に形成されたコンタクトホール107を埋め込むプラグ109bを介して、n 型半導体領域19a,19b,20bなどと電気的に接続されている。 Then, the first layer wiring (wiring 111) via a plug 109b to fill the contact hole 107 formed in the insulating film 31,106, n + -type semiconductor regions 19a, 19b, are electrically connected, such as 20b ing. このため、比較例の半導体装置101では、コンタクトホール107の深さ(半導体基板11の主面に垂直な方向の深さ)が深く、コンタクトホール107内に埋め込まれ、第1層配線(配線111)とn 型半導体領域19a,19b,20bとの間を接続するプラグ109bの長さが長くなる。 Therefore, in the semiconductor device 101 of the comparative example, the depth of the contact hole 107 (the main surface in a direction perpendicular to the depth of the semiconductor substrate 11) is deep, buried in the contact hole 107, a first layer wiring (wiring 111 ) and n + -type semiconductor regions 19a, 19b, the length of the plug 109b for connecting between 20b becomes longer. すなわち、比較例の半導体装置101では、半導体基板11と第1層配線との間の層間絶縁膜(絶縁膜31,106)の合計膜厚が厚くなり、コンタクトホール107は厚い層間絶縁膜(絶縁膜31,106)に形成されることになるので、コンタクトホール107の深さが深くなる。 That is, in the semiconductor device 101 of the comparative example, the total thickness of the interlayer insulating film (insulating film 31,106) between the semiconductor substrate 11 and the first layer wiring becomes thick, thick interlayer insulating film a contact hole 107 (insulation it means that are formed in the membrane 31,106), the depth of the contact hole 107 becomes deeper. 従って、比較例の半導体装置101では、コンタクトホール107のアスペクト比が大きくなる。 Therefore, in the semiconductor device 101 of the comparative example, the aspect ratio of the contact hole 107 is increased.

コンタクトホール107を埋め込むプラグ109bは、コンタクトホール107の内部を含む絶縁膜106上にバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホール107を埋めるように形成し、絶縁膜106上の不要なタングステン膜およびバリア膜をCMP法によって除去し、コンタクトホール107内にタングステン膜およびバリア膜を残すことにより形成することができる。 Plug 109b to fill the contact hole 107 is formed by forming a barrier film on the insulating film 106 including the inside of the contact hole 107, a tungsten film on the barrier film is formed so as to fill the contact hole 107, on the insulating film 106 it can be formed by leaving the tungsten film and the barrier film in the unnecessary tungsten film and the barrier film is removed by CMP, the contact hole 107. しかしながら、比較例の半導体装置101では、コンタクトホール107のアスペクト比が大きいため、コンタクトホール107の内部へのバリア膜(例えば窒化チタン膜)の被覆性(カバレッジ)が悪くなり易く、プラグ109bの導通不良などを生じる可能性がある。 However, in the semiconductor device 101 of the comparative example, since the aspect ratio of the contact hole 107 is large, easily deteriorates coverage inside the barrier film of the contact hole 107 (e.g., titanium nitride film) (coverage) is conductive plugs 109b there is a possible cause, such as failure. 例えば、コンタクトホール107内でのバリア膜の被覆性が悪いと、プラグ109b形成用のタングステン膜をCVD法などで堆積させるときに、コンタクトホール107の底部で露出した半導体基板11がWF (六フッ化タングステン)ガスにより浸食(encroachment)されてしまう可能性があり、それによってプラグ109bの導通不良が生じる可能性がある。 For example, the coverage of the barrier film in the contact hole 107 is poor, the plug 109b of the tungsten film for forming when depositing with a CVD method, a semiconductor substrate 11 WF 6 (six exposed at the bottom of the contact hole 107 There is a possibility that eroded (encroachment) by tungsten fluoride) gas, there is a possibility that poor conduction caused it by the plug 109b. これは、半導体装置の製造歩留まりを低下させる。 This reduces the manufacturing yield of the semiconductor device. これを防止するには、バリア膜の形成の際に、被覆性の良いスパッタリング装置などを使用することが必要となるが、これは半導体装置製造の設備投資を増大させ、半導体装置の製造コストを増大させる。 To prevent this, in forming the barrier film, it becomes necessary to use such coating having good sputtering apparatus, which increases the capital investment in the semiconductor device manufacturing, the manufacturing cost of the semiconductor device increase.

それに対して、本実施の形態では、第2層配線である配線54a(54)と半導体基板11(MISFETQn1のソースまたはドレイン)との間に相変化膜45および電極46が形成されている。 In contrast, in the present embodiment, the phase change layer 45 and the electrode 46 between the wiring 54a is a second layer wire (54) and the semiconductor substrate 11 (the source or drain of MISFETQn) are formed. そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレインの一方(ここではドレインを構成するn 型半導体領域20a)に電気的に接続されている。 The phase upper surface side of the change film 45, i.e., the upper surface of the electrode 46 is electrically connected to the second layer wiring via the plug 53a (wire 54a), the lower surface side of the phase-change film 45, through the plug 43 one of a source and a drain of MISFETQn1 are electrically connected to the (here n + -type semiconductor region 20a constituting the drain). 更に、本実施の形態では、第2層配線である配線54よりも下層に、第1層配線(最下層配線)である配線34が形成されており、この第1層配線(配線34)は、コンタクトホール32内に埋め込まれたプラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。 Further, in this embodiment, the lower layer than the wiring 54 is a second layer wiring, a first layer wiring and the wiring 34 is (lowermost layer wiring) is formed, the first layer wiring (wiring 34) , through a plug 33 buried in the contact hole 32, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b.

このように、本実施の形態では、相変化膜45上の電極46に接続するのは第2層配線(配線54a)とし、第2層配線(配線54)よりも下層配線である配線34(第1層配線)をプラグ33を介して半導体基板11(n 型半導体領域19a,19b,20bなど)に接続するようにしている。 Thus, in the present embodiment, a phase change to connect to the electrode 46 on the membrane 45 is a second layer wiring (wiring 54a), than the second layer wiring (wiring 54) is a lower wiring line 34 ( the semiconductor substrate 11 of the first layer wiring) via the plug 33 (n + -type semiconductor regions 19a, 19b, are to be connected to 20b, etc.). このため、第1層配線(配線34)を相変化膜45とほぼ同程度の高さ位置にすることができ、半導体基板11と配線34(第1層配線)との間の層間絶縁膜(絶縁膜31)の合計膜厚を比較的薄くすることができる。 Therefore, the first-layer wiring can be at a height substantially the same as the (wiring 34) a phase change film 45, an interlayer insulating film between the semiconductor substrate 11 wiring 34 (first layer wiring) ( it can be relatively thin the total thickness of the insulating film 31). 従って、絶縁膜31に形成されるコンタクトホール32の深さ(半導体基板11の主面に垂直な方向の深さ)を比較的浅くすることができ、コンタクトホール32内に埋め込まれ、第1層配線(配線34)とn 型半導体領域19a,19b,20bとの間を接続するプラグ33の長さを比較的短くすることができる。 Therefore, it is possible to relatively shallow depth of the contact hole 32 (the main surface in a direction perpendicular to the depth of the semiconductor substrate 11) formed in the insulating film 31, buried in the contact hole 32, the first layer (wiring 34) and the n + -type semiconductor regions 19a, 19b, can be relatively short length of the plug 33 which connects the 20b. これにより、本実施の形態では、コンタクトホール32のアスペクト比を小さくすることができる。 Thus, in the present embodiment, it is possible to reduce the aspect ratio of the contact hole 32. 例えば、比較例の半導体装置101の場合は、絶縁膜31および絶縁膜106からなる層間絶縁膜にコンタクトホール107が形成されていたが、本実施の形態では、絶縁膜31からなる層間絶縁膜にコンタクトホール32が形成されている。 For example, in the case of the semiconductor device 101 of the comparative example, the contact hole 107 is formed in the interlayer insulating film made of insulating film 31 and the insulating film 106, in this embodiment, the interlayer insulating film made of an insulating film 31 a contact hole 32 is formed. このため、比較例の半導体装置101のコンタクトホール106に比べて、本実施の形態では、コンタクトホール32の深さを絶縁膜106の厚みに相当する分だけ浅くすることができ、コンタクトホール32のアスペクト比を小さくすることができる。 Therefore, as compared with the contact hole 106 of the semiconductor device 101 of the comparative example, in the present embodiment, the depth of the contact hole 32 can be made shallow by the amount corresponding to the thickness of the insulating film 106, the contact hole 32 it can be reduced aspect ratio.

従って、本実施の形態では、コンタクトホール32のアスペクト比が小さいため、コンタクトホール32の内部へのバリア膜(33a)の被覆性(カバレッジ)を向上させることができ、コンタクトホール32内に形成したプラグ33の導通不良などを防止することができる。 Thus, in this embodiment, since the aspect ratio of the contact hole 32 is small, coverage of the barrier film to the inside of the contact hole 32 (33a) can be improved (coverage) was formed in the contact hole 32 it is possible to prevent a conduction failure of the plug 33. 例えば、アスペクト比が比較的低いことから、コンタクトホール32内にバリア膜を被覆性よく形成できるので、プラグ33形成用のタングステン膜をCVD法などで堆積させるときのWF (六フッ化タングステン)ガスによる半導体基板11の浸食(encroachment)を防止することができ、プラグ33の導通不良の発生を防止することができる。 For example, since the aspect ratio is relatively low, because the barrier film in the contact hole 32 can be coated with good formation, WF 6 when depositing tungsten film for forming the plug 33 by a CVD method (tungsten hexafluoride) gas can be prevented erosion of the semiconductor substrate 11 (encroachment) by, it is possible to prevent the conduction failure occurrence of the plug 33. 従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。 Therefore, it is possible to increase the reliability of the semiconductor device, also, it is possible to improve the manufacturing yield of the semiconductor device. また、コンタクトホール32のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置(スパッタリング装置やCVD装置など)を使用してコンタクトホール32内にバリア膜を被覆性よく形成できるようになる。 Further, since the aspect ratio of the contact hole 32 is relatively low, the barrier layer in the contact hole 32 by using not be the coating having good sputtering apparatus typical film forming apparatus (such as a sputtering apparatus or a CVD apparatus) It becomes possible with good coverage formation. このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。 Therefore, it is possible to suppress the equipment investment in the semiconductor device fabrication, it is possible to reduce the manufacturing cost of the semiconductor device.

(実施の形態2) (Embodiment 2)
図14〜図17は、本発明の他の実施の形態の半導体装置の製造工程中の要部断面図であり、上記図2に対応する領域が示されている。 14-17 is a cross-sectional view of the essential part in the manufacturing process of the semiconductor device according to another embodiment of the present invention, a region corresponding to FIG. 2 is shown. 図8までの工程は、上記実施の形態1とほぼ同様であるので、ここではその説明は省略し、図8に続く工程について説明する。 Steps up to FIG. 8 is substantially the same as the first embodiment, where the description thereof will be omitted, explaining a step following FIG.

上記実施の形態1と同様にして上記図8の構造が得られた後、上記実施の形態1と同様にして、図14に示されるように、配線34を形成する。 After the structure of FIG. 8 was obtained in the same manner as in the first embodiment, in the same manner as in the first embodiment, as shown in FIG. 14, the wiring 34.

次に、絶縁膜31上に、配線34を覆うように、絶縁膜41aを形成する。 Next, on the insulating film 31, so as to cover the wiring 34, an insulating film 41a. 絶縁膜41aは、上記絶縁膜41と同様の手法で、同様の材料により形成することができ、例えばCVD法などを用いて形成された酸化シリコン膜などからなる。 Insulating film 41a in a similar manner as the insulating film 41 can be formed of the same material, made of silicon oxide or the like film formed by using a CVD method. それから、CMP法などにより絶縁膜41aの表面を平坦化する。 Then, to flatten the surface of the insulating film 41a by a CMP method or the like. 絶縁膜41aの堆積膜厚を、配線34の厚みよりも相対的に厚くすることで、CMP処理されて平坦化された絶縁膜41aが、絶縁膜31上に配線34を覆うように形成されることになる。 The deposition thickness of the insulating film 41a, by relatively thicker than the thickness of the wiring 34, the insulating film 41a having a planarized is CMP processing is formed to cover the wiring 34 on the insulating film 31 It will be. 従って、上記実施の形態1では、絶縁膜41を比較的薄く堆積した後、平坦化処理を行わずに、コンタクトホール42形成工程以降の工程を行っていたが、本実施の形態では、絶縁膜41よりも相対的に厚く絶縁膜41aを堆積した後、絶縁膜41aの表面を平坦化処理してから、コンタクトホール42形成工程以降の工程を行う。 Therefore, in the first embodiment, after the relatively thin deposited insulating film 41, without flattening treatment, had done a contact hole 42 formation step subsequent steps, in the present embodiment, the insulating film after depositing a relatively thick insulating film 41a than 41, the surface of the insulating film 41a after planarized, performing the contact hole 42 formed step or later step.

次に、上記実施の形態1と同様にして、図15に示されるように、相変化メモリ領域10AのMISFETQn1のドレインであるn 型半導体領域20aに到達するコンタクトホール42を絶縁膜41a,31に形成し、コンタクトホール42内にタングステン(W)などからなるプラグ43を形成する。 Next, in the same way as in the first embodiment, as shown in Figure 15, a contact hole 42 reaching the n + -type semiconductor region 20a which is the drain of MISFETQn1 the phase change memory area 10A insulating film 41a, 31 formed in to form a plug 43 made of tungsten (W) in the contact hole 42.

次に、上記実施の形態1と同様にして、プラグ43が埋め込まれた絶縁膜41a上に、カルコゲナイド膜45aおよび金属膜46aを順に形成する。 Next, in the same manner as in the first embodiment, on the insulating film 41a in which the plug 43 is buried to form a chalcogenide film 45a and the metal film 46a in this order. それから、図16に示されるように、フォトリソグラフィ技術およびドライエッチング技術により、金属膜46aおよびカルコゲナイド膜45aをパターニングする。 Then, as shown in FIG. 16, by photolithography and dry etching to pattern the metal film 46a and the chalcogenide film 45a. パターニングされたカルコゲナイド膜45aにより、相変化メモリの相変化膜45が形成され、パターニングされた金属膜46aにより、電極46が相変化膜45上に形成される。 The patterned chalcogenide film 45a, the phase change the phase-change film 45 of the memory are formed by patterned metal film 46a, the electrode 46 is formed on the phase change layer 45.

本実施の形態では、絶縁膜41aの表面が平坦化されていたので、カルコゲナイド膜45aおよび金属膜46aのパターニングのためのドライエッチング工程の際に、オーバーエッチングが不要となる。 In this embodiment, the surface of the insulating film 41a has been planarized, during the dry etching process for patterning the chalcogenide film 45a and the metal film 46a, overetching is unnecessary. すなわち、絶縁膜41aの表面が平坦なので、オーバーエッチングを行わなくとも、不要な金属膜46aやカルコゲナイド膜45aが絶縁膜41a上に残存しない。 That is, since the flat surface of the insulating film 41a, even without over-etching, unnecessary metal film 46a and the chalcogenide film 45a does not remain on the insulating film 41a. また、上記実施の形態1では、絶縁膜41の膜厚を相対的に薄くすることができるので、コンタクトホール42のアスペクト比をより低くすることができる。 Further, in this first embodiment, it is possible to relatively thin the thickness of the insulating film 41, it is possible to lower the aspect ratio of the contact hole 42.

次に、上記実施の形態1と同様にして、図17に示されるように、絶縁膜41a上に、電極46および相変化膜45を覆うように、絶縁膜51を形成し、必要に応じてCMP処理を行って絶縁膜51の表面を平坦化する。 Next, in the same way as in the first embodiment, as shown in Figure 17, on the insulating film 41a, so as to cover the electrodes 46 and the phase change layer 45, the insulating film 51, if desired performing CMP process to planarize the surface of the insulating film 51. 平坦化された絶縁膜51上に更に絶縁膜(図示せず)を形成することもできる。 It is also possible to form a further insulating film (not shown) on the flattened insulating film 51.

その後の製造工程は、上記実施の形態1とほぼ同様である。 Subsequent manufacturing process is substantially similar to the first embodiment. すなわち、絶縁膜51にスルーホール52を形成し、スルーホール52内にプラグ53を形成し、プラグ53が埋め込まれた絶縁膜51上に、配線54を形成し、絶縁膜51上に配線54を覆うように絶縁膜61を形成する。 That is, the insulating film 51 through holes 52 formed in the plug 53 is formed in the through holes 52, on the insulating film 51 in which the plugs 53 are buried, the wiring 54 is formed, a wiring 54 on the insulating film 51 forming an insulating film 61 to cover.

本実施の形態においても、上記実施の形態1とほぼ同様の効果を得ることができる。 Also in this embodiment, it is possible to obtain substantially the same advantages as the first embodiment. 更に、本実施の形態では、絶縁膜41aの表面を平坦化し、その上に相変化膜45および電極46を形成するので、カルコゲナイド膜45aおよび金属膜46aのパターニングのためのドライエッチング工程の際に、オーバーエッチングを行う必要がなくなる。 Further, in this embodiment, to flatten the surface of the insulating film 41a, so forming a phase change layer 45 and the electrode 46 thereon, during the dry etching process for patterning the chalcogenide film 45a and the metal film 46a , there is no need to perform over-etching. このため、オーバーエッチングによるダメージなどをより的確に防止することができる。 Therefore, it is possible to prevent such a more accurately damaged by over-etching.

(実施の形態3) (Embodiment 3)
図18は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図2に対応するものである。 Figure 18 is a fragmentary cross-sectional view of another embodiment of a semiconductor device of the present invention, and corresponds to FIG. 2 of the first embodiment.

上記実施の形態1の半導体装置は、多層配線構造を有し、第2層配線である配線54a(54)とMISFETQn1のソースまたはドレイン(n 型半導体領域20a)との間に相変化膜45および電極46が形成されていた。 The semiconductor device of the first embodiment has a multilayer wiring structure, the phase change layer 45 between the source and the drain of the second layer wiring in which wires 54a and (54) MISFETQn1 (n + -type semiconductor region 20a) and the electrode 46 were formed. そして、上記実施の形態1では、相変化膜45の上面側、すなわち電極46の上面が、プラグ53aを介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側が、プラグ43を介してMISFETQn1のソースまたはドレイン(n 型半導体領域20a)に電気的に接続されていた。 Then, in the first embodiment, the upper surface of the phase change layer 45, i.e., the upper surface of the electrode 46 is electrically connected to the second layer wiring via the plug 53a (wire 54a), the lower surface of the phase change film 45 side is, has been electrically connected to the source or drain of MISFETQn1 via a plug 43 (n + -type semiconductor region 20a).

本実施の形態の半導体装置も、多層配線構造(複数の配線層)を有し、この多層配線構造は、第1層配線(最下層配線)である配線34と、配線34よりも1つ上層の配線層である配線54とを含んでいる。 Even the semiconductor device of the present embodiment has a multilayer wiring structure (a plurality of wiring layers), the multilayer wiring structure, a wiring 34 which is the first layer wiring (lowermost layer wiring), one more than the wiring 34 top and a wiring 54 is a wiring layer. しかしながら、上記実施の形態1とは異なり、本実施の形態の半導体装置は、図18に示されるように、第1層配線(配線34a)と、第1層配線よりも1つ上層の配線層である第2層配線(配線54a)との間に、相変化膜45および電極46が形成されている。 However, unlike the first embodiment, the semiconductor device of this embodiment, as shown in FIG. 18, the first layer wiring and (wiring 34a), a wiring layer one than the first layer wiring between the second layer (wiring 54a) is a phase change layer 45 and the electrode 46 are formed. そして、相変化膜45の上面側、すなわち電極46の上面が、プラグ74を介して第2層配線(配線54a)に電気的に接続され、相変化膜45の下面側がプラグ72を介して第1層配線(配線34a)に電気的に接続されている。 The upper surface of the phase change layer 45, i.e., the upper surface of the electrode 46 is electrically connected to the second layer wiring via the plug 74 (the wiring 54a), the lower surface side of the phase change layer 45 via the plug 72 first and it is electrically connected to the first layer (wiring 34a). 最下層の配線34は、配線34と半導体基板11との間の絶縁膜31に形成されたコンタクトホール32を埋め込むプラグ33を介して、n 型半導体領域19a,19b,20a,20bやゲート電極15a,15bなどと電気的に接続されている。 Lowermost wiring 34 via the plug 33 to fill the contact hole 32 formed in the insulating film 31 between the wiring 34 and the semiconductor substrate 11, n + -type semiconductor regions 19a, 19b, 20a, 20b and the gate electrode 15a, and is electrically connected, such as 15b. すなわち、相変化メモリ領域10AのMISFETQn1のソース、ドレインや、周辺回路領域10BのMISFETQn2のソース、ドレインなどに、最下層配線である配線34が、プラグ33を介して電気的に接続されている。 That, MISFETQn source of the phase change memory region 10A, a drain and, MISFET Qn2 source of the peripheral circuit region 10B, like the drain, the wiring 34 is the lowermost layer wiring, are electrically connected via the plug 33.

図19〜図22は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図18に対応する領域が示されている。 19 to 22 are main portion cross-sectional view of a process of manufacturing the semiconductor device of this embodiment, the region corresponding to the view 18 is shown. 図7までの製造工程は、上記実施の形態1とほぼ同様であるので、ここではその説明は省略し、図7に続く工程について説明する。 Manufacturing steps up to Fig. 7 is substantially the same as the first embodiment, where the description thereof will be omitted, explaining a step following FIG.

上記実施の形態1と同様にして上記図7の構造が得られた後、上記実施の形態1と同様にして、図19に示されるように、半導体基板11上にゲート電極15a,15bを覆うように絶縁膜31を形成する。 After the structure of FIG. 7 was obtained in the same manner as in the first embodiment, in the same manner as in the first embodiment, as shown in FIG. 19, to cover over the semiconductor substrate 11 a gate electrode 15a, 15b are forming an insulating film 31 as. 絶縁膜31の形成後、必要に応じてCMP処理を行って絶縁膜31の表面を平坦化する。 After formation of the insulating film 31 to planarize the surface of the insulating film 31 by performing the CMP process when necessary.

次に、フォトリソグラフィ法を用いて絶縁膜31上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜31をドライエッチングすることにより、絶縁膜31にコンタクトホール32を形成する。 Next, a photoresist pattern formed on the insulating film 31 by photolithography (not shown) as an etching mask, by an insulating film 31 is dry etched to form a contact hole 32 in the insulating film 31. コンタクトホール32の底部では、半導体基板11の主面の一部、例えばn 型半導体領域19a,19b,20a,20b(の表面上の金属シリサイド層21)の一部やゲート電極15a,15b(の表面上の金属シリサイド層21)の一部などが露出される。 At the bottom of the contact hole 32, a part of the main surface of the semiconductor substrate 11, for example, n + -type semiconductor regions 19a, 19b, 20a, part or the gate electrode 15a of 20b (the metal silicide layer 21 on the surface of), 15b ( some like to expose the metal silicide layer 21) on the surface of the. 上記実施の形態1とは異なり、本実施の形態では、相変化メモリ領域10AのMISFETQn1のドレインを構成するn 型半導体領域20a上にもコンタクトホール32が形成される。 Unlike the first embodiment, in this embodiment, the contact hole 32 is also formed on the n + -type semiconductor region 20a constituting the drain of MISFETQn1 phase change memory area 10A.

次に、上記実施の形態1とほぼ同様にして、コンタクトホール32内に、タングステン(W)などからなるプラグ33を形成する。 Then, in substantially the same manner as the first embodiment, in the contact hole 32 to form a plug 33 made of tungsten (W).

次に、プラグ33が埋め込まれた絶縁膜31上に、上記実施の形態1とほぼ同様にして、第1層配線として配線34を形成する。 Next, on the insulating film 31 in which the plugs 33 are buried, in much the same way as in the first embodiment, the wiring 34 as the first layer wiring. 配線34はプラグ33を介して、n 型半導体領域19a,19b,20a,20bやゲート電極15a,15bなどと電気的に接続される。 Wiring 34 via the plug 33, n + -type semiconductor regions 19a, 19b, 20a, 20b and gate electrode 15a, are electrically connected, such as 15b. 配線34のうち、配線34aは、プラグ33を介して、相変化メモリ領域10AのMISFETQn1のドレインを構成するn 型半導体領域20aに電気的に接続されている。 Of the wiring 34, the wiring 34a through the plug 33 is electrically connected to the n + -type semiconductor region 20a constituting the drain of MISFETQn1 phase change memory area 10A. 配線34のうち、配線34bは、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bに電気的に接続されている。 Of the wiring 34, the wiring 34b through the plug 33, n + -type semiconductor regions 19a, 19b, 20b and the gate electrode 15a, and is electrically connected to 15b.

次に、図20に示されるように、絶縁膜31上に、配線34を覆うように、絶縁膜41bを形成する。 Next, as shown in Figure 20, on the insulating film 31, so as to cover the wiring 34, an insulating film 41b. 絶縁膜41bは、例えば酸化シリコン膜などからなり、CVD法などを用いて形成することができる。 Insulating film 41b is, for example, a silicon oxide film can be formed by CVD or the like. それから、CMP法などにより絶縁膜41bの表面を平坦化する。 Then, to flatten the surface of the insulating film 41b by a CMP method or the like. 平坦化された絶縁膜41b上に、更に絶縁膜(図示せず)を形成することもできる。 On the flattened insulating film 41b, it is also possible to form a further insulating film (not shown).

次に、フォトレジスト膜(図示せず)をエッチングマスクにして絶縁膜41bをドライエッチングすることにより、配線34のうちの配線34aに到達するスルーホール(開口部、ビア、接続孔)71を絶縁膜41bに形成する。 Next, by dry etching the insulating film 41b using a photoresist film (not shown) as an etching mask, the through-hole reaching the wiring 34a of the wire 34 (opening, via connection holes) 71 insulating It is formed into a film 41b.

次に、スルーホール71内に、タングステン(W)などからなるプラグ72を形成する。 Then, in the through holes 71, to form a plug 72 made of tungsten (W). プラグ72はプラグ33とほぼ同様の手法を用いて形成することができる。 Plug 72 may be formed using substantially the same manner as the plug 33. プラグ72は、配線34aに電気的に接続される。 Plug 72 is electrically connected to the wiring 34a.

次に、プラグ72が埋め込まれた絶縁膜41b上に、カルコゲナイド膜45aおよび金属膜46aを順に形成し、フォトリソグラフィ技術ドライエッチング技術によりパターニングする。 Next, on the insulating film 41b for the plug 72 is embedded, the chalcogenide film 45a and the metal film 46a are sequentially formed is patterned by a photolithography technique dry etching technique. これにより、パターニングされたカルコゲナイド膜45aからなる相変化膜45と、その上の金属膜46aからなる電極46とが形成される。 Thus, a phase change film 45 made of the patterned chalcogenide film 45a, the electrode 46 made of a metal film 46a thereon is formed.

次に、図21に示されるように、絶縁膜41b上に、相変化膜45および電極46を覆うように、絶縁膜(層間絶縁膜)51aを形成する。 Next, as shown in FIG. 21, on the insulating film 41b, so as to cover the phase change layer 45 and the electrode 46, an insulating film (interlayer insulating film) 51a. 絶縁膜51aは、例えば酸化シリコン膜などからなる。 Insulating film 51a is made of, for example, a silicon oxide film. 絶縁膜51aの形成後、必要に応じてCMP処理を行って絶縁膜51aの表面を平坦化する。 After formation of the insulating film 51a, to flatten the surface of the insulating film 51a by performing CMP treatment if necessary. 平坦化された絶縁膜51a上に、更に絶縁膜(図示せず)を形成することもできる。 On the flattened insulating film 51a, it is also possible to form a further insulating film (not shown).

次に、フォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51aをドライエッチングすることにより、電極46に到達するスルーホール(開口部、ビア、接続孔)73を形成し、スルーホール73内に、タングステン(W)などからなるプラグ74を形成する。 Then, using a photoresist film (not shown) as an etching mask, by dry-etching the insulating film 51a, a through hole that reaches the electrode 46 are formed (opening, via connection holes) 73, through holes in 73, to form a plug 74 made of tungsten (W). プラグ74はプラグ33とほぼ同様の手法を用いて形成することができる。 Plug 74 may be formed using substantially the same manner as the plug 33. プラグ74は、電極46に達して電極46と電気的に接続される。 Plug 74, the electrodes 46 and are electrically connected reaches the electrode 46.

次に、他のフォトレジスト膜(図示せず)をエッチングマスクにして、絶縁膜51aをドライエッチングすることにより、配線34bに到達するスルーホール(開口部、ビア、接続孔)75を形成し、スルーホール75内に、タングステン(W)などからなるプラグ76を形成する。 Then another photoresist film (not shown) as an etching mask, the insulating film 51a by dry etching, through-hole reaching the wiring 34b (opening, via a connection hole) 75 is formed, the through hole 75, to form a plug 76 made of tungsten (W). プラグ76はプラグ33とほぼ同様の手法を用いて形成することができる。 Plug 76 may be formed using substantially the same manner as the plug 33. プラグ76は、配線34のうちの配線34bに達して電気的に接続される。 Plug 76 is electrically connected reaches the wiring 34b of the wire 34. なお、スルーホール73とスルーホール75とを同じ工程で形成し、プラグ74とプラグ76とを同じ工程で形成することも可能である。 Incidentally, to form a through-hole 73 and the through-hole 75 in the same step, it is also possible to form the plug 74 and the plug 76 in the same step.

次に、図22に示されるように、プラグ74,76が埋め込まれた絶縁膜51a上に、上記実施の形態1とほぼ同様にして、第2層配線として配線(第2配線層)54を形成する。 Next, as shown in Figure 22, on the insulating film 51a in which the plug 74 is embedded, in much the same way as in the first embodiment, the second layer wiring as a wiring (second wiring layer) 54 Form.

第2層配線である配線54のうちの配線54aは、プラグ74を介して、電極46および電極46の下の相変化膜45に電気的に接続され、更にプラグ72を介して配線34aに電気的に接続され、更にプラグ33を介してMISFETQn1のドレインを構成するn 型半導体領域20aに電気的に接続される。 Wiring 54a of the wire 54 which is the second-layer wiring via the plug 74 is electrically connected to the phase change layer 45 below the electrode 46 and electrode 46, the electric wiring 34a further through the plug 72 connection is to be further electrically connected to the n + -type semiconductor region 20a constituting the drain of MISFETQn1 via the plug 33. 第2層配線である配線54のうちの配線54bは、プラグ76を介して、第1層配線である配線34bに電気的に接続され、更に、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続される。 Wire 54b of the wire 54 which is the second-layer wiring via the plug 76 is electrically connected to the wiring 34b is the first layer wiring, further through the plug 33, n + -type semiconductor region 19a , 19b, 20b and the gate electrode 15a, are electrically connected, such as 15b.

次に、絶縁膜51a上に、配線54を覆うように、絶縁膜61を形成する。 Next, on the insulating film 51a, so as to cover the wiring 54, an insulating film 61. その後、絶縁膜61上に上層の配線層(第3層配線以降の配線)や層間絶縁膜などが形成されるが、ここではその説明は省略する。 Thereafter, such a wiring layer (the third layer wiring after the wiring) and the interlayer insulating film is formed on the insulating film 61, the description thereof will be omitted here.

このように、本実施の形態の半導体装置は、第2層配線としての配線54と第1層配線としての配線34aとの間に相変化膜45および電極46が形成されている。 Thus, the semiconductor device of this embodiment, the phase change layer 45 and the electrode 46 is formed between the wiring 54 of the second layer wiring and the wiring 34a of the first layer wiring. 相変化膜45の上面側、すなわち電極46の上面は、プラグ74を介して第2層配線(配線54a)に電気的に接続されている。 The upper surface side, i.e. upper surface of the electrode 46 of the phase change layer 45 is electrically connected to the second layer wiring via the plug 74 (the wiring 54a). 相変化膜45の下面側は、プラグ72を介して第1層配線(配線34)と同層の配線34aに電気的に接続され、この配線34aが、プラグ33を介してMISFETQn1のドレインを構成するn 型半導体領域20aに電気的に接続されている。 The lower surface side of the phase change layer 45 is electrically connected to the wiring 34a of the first layer wiring (wiring 34) and the same layer via the plug 72, the wiring 34a is configured to drain the MISFETQn1 via the plug 33 It is electrically connected to the n + -type semiconductor region 20a for. また、第2層配線としての配線54bは、プラグ76を介して第1層配線としての配線34bに電気的に接続され、配線34bが、プラグ33を介して、n 型半導体領域19a,19b,20bやゲート電極15a,15bなどと電気的に接続されている。 The wiring 54b of the second-layer wiring is electrically connected to the wiring 34b of the first layer wiring via the plug 76, the wiring 34b is, via a plug 33, n + -type semiconductor regions 19a, 19b , 20b and gate electrode 15a, are electrically connected, such as 15b.

このように、本実施の形態では、相変化膜45および電極46を、半導体基板11と第1層配線との間ではなく、第1層配線と第2層配線との間に形成している。 Thus, in this embodiment, the phase change layer 45 and the electrode 46, rather than between the semiconductor substrate 11 and the first layer wiring, is formed between the first wiring layer and the second layer wiring . このため、相変化膜45および電極46を半導体基板11と第1層配線との間に形成した上記比較例の半導体装置101に比べて、半導体基板11と第1層配線(配線34)との間の層間絶縁膜の合計膜厚を相対的に薄くすることができる。 Therefore, as compared with the phase change layer 45 and the electrode 46 to the semiconductor device 101 of the comparative example formed between the semiconductor substrate 11 and the first layer wiring, the semiconductor substrate 11 and the first layer wiring (wiring 34) the total thickness of the interlayer insulating film between can be made relatively thinner that the. 従って、半導体基板11と第1層配線(配線34)との間の層間絶縁膜(絶縁膜31)に形成されるコンタクトホール32の深さ(半導体基板11の主面に垂直な方向の深さ)を相対的に浅くすることができる。 Thus, an interlayer insulating film depth (perpendicular direction depth to the main surface of the semiconductor substrate 11 of the contact hole 32 formed (insulating film 31) between the semiconductor substrate 11 and the first layer wiring (wiring 34) ) can be made relatively shallow that the. また、コンタクトホール32内に埋め込まれ、第1層配線(配線34)とn 型半導体領域19a,19b,20a,20bとの間を接続するプラグ33の長さを相対的に短くすることができる。 Further, buried in the contact hole 32, a first layer wiring (wiring 34) and the n + -type semiconductor regions 19a, 19b, 20a, it can be relatively short length of the plug 33 which connects the 20b it can. これにより、本実施の形態では、コンタクトホール32のアスペクト比を小さくすることができる。 Thus, in the present embodiment, it is possible to reduce the aspect ratio of the contact hole 32.

このため、本実施の形態では、コンタクトホール32のアスペクト比が小さいため、コンタクトホール32の内部へのバリア膜(33a)の被覆性(カバレッジ)を向上させることができ、コンタクトホール32内に形成したプラグ33の導通不良を防止することができる。 Therefore, in this embodiment, since the aspect ratio of the contact hole 32 is small, it is possible to improve coverage of the barrier film (33a) to the inside of the contact hole 32 (coverage), formed in the contact hole 32 conduction defects of the plug 33 can be prevented. 例えば、アスペクト比が比較的低いことから、コンタクトホール32内にバリア膜を被覆性よく形成できるので、プラグ33形成用のタングステン膜をCVD法などで堆積させるときのWF (六フッ化タングステン)ガスによる半導体基板11の浸食を防止することができ、プラグ33の導通不良の発生を防止することができる。 For example, since the aspect ratio is relatively low, because the barrier film in the contact hole 32 can be coated with good formation, WF 6 when depositing tungsten film for forming the plug 33 by a CVD method (tungsten hexafluoride) gas can be prevented erosion of the semiconductor substrate 11 by, it is possible to prevent the conduction failure occurrence of the plug 33. 従って、半導体装置の信頼性を向上でき、また、半導体装置の製造歩留まりを向上させることができる。 Therefore, it is possible to increase the reliability of the semiconductor device, also, it is possible to improve the manufacturing yield of the semiconductor device. また、コンタクトホール32のアスペクト比が比較的低いことから、被覆性の良いスパッタリング装置でなくとも一般的な成膜装置(スパッタリング装置やCVD装置など)を使用してコンタクトホール32内にバリア膜を被覆性よく形成できるようになる。 Further, since the aspect ratio of the contact hole 32 is relatively low, the barrier layer in the contact hole 32 by using not be the coating having good sputtering apparatus typical film forming apparatus (such as a sputtering apparatus or a CVD apparatus) It becomes possible with good coverage formation. このため、半導体装置製造の設備投資を抑制することが可能になり、半導体装置の製造コストを低減することができる。 Therefore, it is possible to suppress the equipment investment in the semiconductor device fabrication, it is possible to reduce the manufacturing cost of the semiconductor device.

また、本実施の形態では、第1層配線としての配線34と第2層配線としての配線54との間に相変化膜45および電極46を形成しているが、他の形態として、任意の配線層とその1つ上層の配線層との間に、相変化膜45および電極46を形成することができる。 Further, in the present embodiment, the wiring 34 of the first layer wiring to form a phase change layer 45 and the electrode 46 between the wiring 54 of the second layer wiring, but as another embodiment, any between the wiring layer and the one upper wiring layer, it is possible to form a phase change layer 45 and the electrode 46. 例えば、第2層配線と第3層配線との間や、最上層配線とその1つ下層の配線層との間などに、相変化膜45および電極46を形成することもできる。 For example, it is also possible and between the second layer wiring and the third layer wiring, and the like between the uppermost wiring and that one lower wiring layer, forming a phase change layer 45 and the electrode 46.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 Above, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.

本発明は、相変化メモリを含む半導体装置に適用して好適なものである。 The present invention is suitably applied to a semiconductor device including a phase change memory.

本発明の一実施の形態の半導体装置の概略構成を示す平面図である。 Is a plan view showing a schematic configuration of a semiconductor device of an embodiment of the present invention. 本発明の一実施の形態の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of an embodiment of the present invention. 本発明の一実施の形態の半導体装置に形成された相変化メモリの構造を示す要部断面図である。 It is a fragmentary cross-sectional view showing the structure of a phase change memory formed in a semiconductor device of an embodiment of the present invention. 相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。 It is an explanatory view showing a correlation between the resistance of the state and the phase change layer of a phase change film of the phase change memory. 相変化メモリの動作を説明するためのグラフである。 It is a graph for explaining the operation of the phase change memory. 相変化メモリの動作を説明するためのグラフである。 It is a graph for explaining the operation of the phase change memory. 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 It is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of an embodiment of the present invention. 図7に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 図8に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 図9に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 図10に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device continued from FIG. 10. 図11に続く半導体装置の製造工程中における要部断面図である。 Is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 11. 比較例の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device of a comparative example. 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 It is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of another embodiment of the present invention. 図14に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 14. 図15に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 15. 図16に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 16. 本発明の他の実施の形態の半導体装置の要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor device according to another embodiment of the present invention. 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 It is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process of another embodiment of the present invention. 図19に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 19. 図20に続く半導体装置の製造工程中における要部断面図である。 Is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process continued from FIG. 20. 図21に続く半導体装置の製造工程中における要部断面図である。 It is a fragmentary cross-sectional view in the manufacturing process of the semiconductor device subsequent to FIG. 21.

符号の説明 DESCRIPTION OF SYMBOLS

1 半導体装置 2 相変化メモリ領域 3 RAM領域 4 CPU領域 5 アナログ回路領域 6 I/O領域10A 相変化メモリ領域10B 周辺回路領域11 半導体基板12 素子分離領域13a,13b p型ウエル14a,14b ゲート絶縁膜15a,15b ゲート電極16a,16b,17a,17b n 型半導体領域18a,18b サイドウォール19a,19b,20a,20b n 型半導体領域21 金属シリサイド層31 絶縁膜32 コンタクトホール33 プラグ33a バリア膜33b タングステン膜34 配線34a,34b 配線35a 窒化チタン膜35b アルミニウム膜35c 窒化チタン膜41,41a,41b 絶縁膜42 コンタクトホール43 プラグ45 相変化膜45a カルコゲナイド膜46 電極46a 金属膜51 1 semiconductor device 2 phase change memory area 3 RAM region 4 CPU region 5 analog circuit region 6 I / O region 10A phase change memory area 10B peripheral circuit region 11 the semiconductor substrate 12 isolation regions 13a, 13b p-type well 14a, 14b the gate insulating film 15a, 15b gate electrode 16a, 16b, 17a, 17b n - -type semiconductor region 18a, 18b the side walls 19a, 19b, 20a, 20b n + -type semiconductor region 21 the metal silicide layer 31 insulating film 32 contact hole 33 plug 33a barrier film 33b tungsten film 34 wires 34a, 34b wiring 35a titanium nitride film 35b an aluminum film 35c titanium nitride film 41, 41a, 41b insulating film 42 contact hole 43 plug 45 phase change layer 45a chalcogenide film 46 electrode 46a metal film 51 縁膜52 スルーホール53,53a,53b プラグ54,54a,54b 配線55a 窒化チタン膜55b アルミニウム膜55c 窒化チタン膜61 絶縁膜71 スルーホール72 プラグ73 スルーホール74 プラグ75 スルーホール76 プラグ101 半導体装置102 コンタクトホール103 プラグ104 相変化膜105 電極106 絶縁膜107 コンタクトホール108 スルーホール109a,109b プラグ111 配線112 絶縁膜Qn1,Qn2 MISFET Enmaku 52 through holes 53, 53 a, 53b plug 54, 54a, 54b wiring 55a titanium nitride film 55b an aluminum film 55c titanium nitride film 61 insulating film 71 through hole 72 plug 73 through hole 74 plug 75 through hole 76 plug 101 semiconductor device 102 contact holes 103 plug 104 phase change layer 105 electrode 106 insulating film 107 a contact hole 108 through holes 109a, 109b plug 111 wiring 112 insulating film Qn1, Qn2 MISFET

Claims (9)

  1. 半導体基板と、 And the semiconductor substrate,
    前記半導体基板上に形成され、第1半導体領域および第2半導体領域を有する電界効果型トランジスタと、 Wherein formed on a semiconductor substrate, a field effect transistor having a first semiconductor region and the second semiconductor region,
    前記半導体基板上に、前記電界効果型トランジスタを覆うように形成された第1層間絶縁膜と、 On the semiconductor substrate, a first interlayer insulating film formed to cover the field-effect transistor,
    前記第1層間絶縁膜中に形成され、且つ、前記第1半導体領域または前記第2半導体領域の一方と接続する第1プラグと、 Formed in the first interlayer insulating film, and a first plug connected to one of said first semiconductor region and the second semiconductor region,
    前記第1層間絶縁膜中に形成され、且つ、前記第1半導体領域または前記第2半導体領域の他方と接続する第2プラグと、 Formed in the first interlayer insulating film, and a second plug connected to the other of said first semiconductor region and the second semiconductor region,
    前記第1層間絶縁膜上に形成され、且つ、前記第2プラグと電気的に接続する相変化膜と、 Said first formed on the interlayer insulating film, and the second plug is electrically connected to the phase change layer,
    前記第1層間絶縁膜上に、前記相変化膜を覆うように形成された第2層間絶縁膜と、 On the first interlayer insulating film, a second interlayer insulating film formed to cover the phase change layer,
    前記第2層間絶縁膜中に形成され、且つ、前記第1プラグと電気的に接続する第3プラグと、 Formed in the second interlayer insulating film, and a third plug electrically connected to the first plug,
    前記第2層間絶縁膜中に形成され、且つ、前記相変化膜と電気的に接続する第4プラグと、 Formed in the second interlayer insulating film, and a fourth plug electrically connected to the phase change layer,
    を有し、 Have,
    前記相変化膜は、最下層である第1配線層に形成されており、 The phase change layer is formed on the first wiring layer is the lowest layer,
    前記第3プラグおよび前記第4プラグは、前記第1配線層の1つ上層の第2配線層の配線とそれぞれ接続していることを特徴とする半導体装置。 It said third plug and the fourth plug, and wherein a connecting respectively the wiring of the second wiring layer of one layer of the first wiring layer.
  2. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記相変化膜はGe、Sb及びTeを含む材料からなることを特徴とする半導体装置。 The phase change layer is a semiconductor device characterized by comprising a material containing Ge, Sb and Te.
  3. 請求項1に記載の半導体装置において、 The semiconductor device according to claim 1,
    前記相変化膜はAg、In、Sb及びTeを含む材料からなることを特徴とする半導体装置。 The phase change layer is a semiconductor device characterized by a material containing Ag, In, Sb and Te.
  4. 請求項1〜3の何れか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 3,
    前記第1プラグは、第1バリア膜と第1導電性膜を含むことを特徴とする半導体装置。 Wherein the first plug is a semiconductor device which comprises a first barrier film and the first conductive film.
  5. 請求項4に記載の半導体装置において、 The semiconductor device according to claim 4,
    前記第1バリア膜は窒化チタン膜であり、 The first barrier layer is titanium nitride film,
    前記第1導電性膜はタングステン膜であることを特徴とする半導体装置。 Wherein a first conductive film is a tungsten film.
  6. 請求項1〜5の何れか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1 to 5,
    前記第2プラグは、第2バリア膜と第2導電性膜を含むことを特徴とする半導体装置。 The second plug is a semiconductor device which comprises a second barrier film and the second conductive film.
  7. 請求項6に記載の半導体装置において、 The semiconductor device according to claim 6,
    前記第2バリア膜は窒化チタン膜であり、 It said second barrier layer is titanium nitride film,
    前記第2導電性膜はタングステン膜であることを特徴とする半導体装置。 Wherein a second conductive film is a tungsten film.
  8. 請求項1〜7の何れか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1-7,
    前記第2配線層の配線は、アルミニウムを主体とする導電体膜をパターニングすることによって形成されていることを特徴とする半導体装置。 The wiring of the second wiring layer, a semiconductor device characterized by being formed by patterning a conductive film mainly made of aluminum.
  9. 請求項1〜7の何れか1項に記載の半導体装置において、 The semiconductor device according to any one of claims 1-7,
    前記第2配線層の配線は、ダマシン法によって形成された埋込配線であることを特徴とする半導体装置。 The wiring of the second wiring layer, a semiconductor device, characterized in that the embedded wiring formed by a damascene method.
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