JPWO2009101824A1 - MIS field effect transistor and manufacturing method thereof, semiconductor device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 85
- 239000001301 oxygen Substances 0.000 claims abstract description 85
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 82
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 78
- 150000003624 transition metals Chemical class 0.000 claims abstract description 78
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 16
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 16
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 8
- 229910052726 zirconium Inorganic materials 0.000 claims abstract description 8
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 104
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 34
- 239000000203 mixture Substances 0.000 claims description 32
- 238000010438 heat treatment Methods 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 17
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 10
- 239000002344 surface layer Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical group [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 21
- 239000002184 metal Substances 0.000 abstract description 21
- 239000000463 material Substances 0.000 abstract description 9
- 150000004767 nitrides Chemical class 0.000 abstract description 8
- 229910021332 silicide Inorganic materials 0.000 abstract description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 74
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 14
- 238000002955 isolation Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910004129 HfSiO Inorganic materials 0.000 description 4
- -1 Oxygen ions Chemical class 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910008842 WTi Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
【課題】IV族遷移金属の窒化物や珪化物をメタルゲート材料に用いた場合に、その仕事関数の制御幅を拡大できるMISFET等を提供する。【解決手段】本発明のMISFET10は、ゲート電極11及びゲート絶縁膜12の積層構造を有する。ゲート電極11は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜12の少なくともゲート電極11に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極11とゲート絶縁膜12との間の界面層13は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極11に含まれるものと同じである。また、IV族遷移金属は、Ti、Zr、Hfなどである。【選択図】図1An object of the present invention is to provide a MISFET and the like capable of expanding the control range of the work function when a nitride or silicide of a group IV transition metal is used as a metal gate material. A MISFET of the present invention has a laminated structure of a gate electrode and a gate insulating film. The gate electrode 11 is made of a conductive film containing a group IV transition metal. At least the side in contact with the gate electrode 11 of the gate insulating film 12 is made of a metal oxide that is not reduced by a group IV transition metal. The interface layer 13 between the gate electrode 11 and the gate insulating film 12 contains a group IV transition metal and oxygen. The conductive film containing a group IV transition metal is, for example, a nitride or oxide of a group IV transition metal. The group IV transition metals mentioned here are all the same as those contained in the gate electrode 11. The group IV transition metal is Ti, Zr, Hf, or the like. [Selection] Figure 1
Description
本発明は、MIS(Metal Insu1ator Semiconductor)型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法に関1する。ここで、本発明に係る半導体装置は、本発明に係るMIS型電界効果トランジスタをnチャネルMIS型電界効果トランジスタ及びpチャネルMIS型電界効果トランジスタとして備えたものである。以下、「MIS型電界効果トランジスタ」、「nチャネルMIS型電界効果トランジスタ」及び「pチャネルMIS型電界効果トランジスタ」を、それぞれ「MISFET(MIS Field Effect Transistor)」、「nMIS」及び「pMIS」と略称する。 The present invention relates to a MIS (Metal Insulator Semiconductor) type field effect transistor and a manufacturing method thereof, a semiconductor device, and a manufacturing method thereof. Here, the semiconductor device according to the present invention includes the MIS field effect transistor according to the present invention as an n-channel MIS field effect transistor and a p-channel MIS field effect transistor. Hereinafter, “MIS type field effect transistor”, “n channel MIS type field effect transistor” and “p channel MIS type field effect transistor” are respectively referred to as “MISFET (MIS Field Effect Transistor)”, “nMIS” and “pMIS”. Abbreviated.
半導体装置の集積密度を向上させて半導体装置の性能を向上させるために、半導体装置の構成要素であるMISFETの微細化が進んでいる。しかし、MISFETを微細化すると、短チャネル効果の影響が大きくなるため、その抑制が重要な課題となっている。短チャネル効果を抑制する方法として、いわゆるスケーリング則に従った方法がいくつか提案されている。 In order to improve the integration density of a semiconductor device and improve the performance of the semiconductor device, miniaturization of a MISFET which is a component of the semiconductor device is progressing. However, when the MISFET is miniaturized, the influence of the short channel effect is increased, so that suppression thereof is an important issue. As a method for suppressing the short channel effect, several methods according to a so-called scaling rule have been proposed.
その一つにゲート絶縁膜の薄膜化がある。この方法は、ゲート絶縁膜を薄くすることにより、ゲート絶縁膜への印加電圧に起因してSi基板中に形成される空乏層の制御を容易にし、その結果、短チャネル効果を抑制するものである。しかし、不純物をドーピングしたポリシリコンでMISFETのゲート電極を形成する場合は、ゲート絶縁膜の薄膜化に起因して相対的にゲート電極にかかる電場が強くなるので、ゲート電極中にも空乏層が形成されることになる。この結果、ゲート絶縁膜が実質的に厚くなってしまう。 One of them is thinning the gate insulating film. This method makes it easy to control the depletion layer formed in the Si substrate due to the voltage applied to the gate insulating film by reducing the thickness of the gate insulating film, thereby suppressing the short channel effect. is there. However, when the gate electrode of the MISFET is formed of polysilicon doped with impurities, the electric field applied to the gate electrode is relatively strong due to the thinning of the gate insulating film, so that a depletion layer is also formed in the gate electrode. Will be formed. As a result, the gate insulating film becomes substantially thick.
このゲート電極の空乏化の問題を解決するために、ゲート電極を金属材料で形成することが提案されている。金属材料で形成されたメタルゲート電極には、前述のゲート電極の空乏化を抑制できるばかりか、ゲート電極の抵抗を低減できるとともにボロンの突き抜けを抑制できるという利点がある。このため、MISFETの開発初期には、Al、W、WTiなどの金属からなるメタルゲート電極や、これらの金属の窒化物等からなるメタルゲート電極が使用されていた(例えば特許文献1〜3参照)。
In order to solve the problem of depletion of the gate electrode, it has been proposed to form the gate electrode with a metal material. A metal gate electrode formed of a metal material has an advantage that not only the above-described depletion of the gate electrode can be suppressed, but also the resistance of the gate electrode can be reduced and the penetration of boron can be suppressed. For this reason, in the early stage of development of MISFET, metal gate electrodes made of metals such as Al, W, WTi, and metal gate electrodes made of nitrides of these metals were used (for example, see
一方、メタルゲート電極には次のような問題点がある。例えば、Alをメタルゲート電極に用いた場合は、Alの融点が約660℃と低いため、ソース及びドレインを活性化するための400℃以上の熱処理を行うと、メタルゲート電極が断線したりAl原子が周辺領域へ拡散したりする。また、Wは酸化によりその特性が変化してしまう。更に、W及びWTiは、酸洗浄を行うと溶解してしまう、すなわち耐洗浄性が低い。 On the other hand, the metal gate electrode has the following problems. For example, when Al is used for the metal gate electrode, the melting point of Al is as low as about 660 ° C. Therefore, if heat treatment at 400 ° C. or higher for activating the source and drain is performed, the metal gate electrode is disconnected or Al Atoms diffuse into the surrounding area. Further, the characteristics of W change due to oxidation. Furthermore, W and WTi are dissolved when acid cleaning is performed, that is, the cleaning resistance is low.
そこで、IV族遷移金属の窒化物や珪化物が、次の理由によりメタルゲート材料として注目されている。1.化学的に安定かつ高い融点を有する。2.電気伝導性が良好である。3.HfSiOなどの有望なhigh−kゲート絶縁膜上で、高い耐熱性を持つ。 Thus, nitrides and silicides of group IV transition metals are attracting attention as metal gate materials for the following reasons. 1. It is chemically stable and has a high melting point. 2. Good electrical conductivity. 3. High heat resistance on a promising high-k gate insulating film such as HfSiO.
しかし、IV族遷移金属の窒化物や珪化物の仕事関数はSiミッドギャップ付近であることにより、低しきい電圧のnMIS及びpMISを得るためにその仕事関数を制御する必要がある。例えば、非特許文献1では、TiN膜をnMIS及びpMISのゲート電極として成膜した後に、nMISのゲート電極にのみに窒素をイオン注入することにより仕事関数を制御する技術が、開示されている。
However, since the work functions of nitrides and silicides of group IV transition metals are in the vicinity of the Si mid gap, it is necessary to control the work functions in order to obtain low threshold voltages nMIS and pMIS. For example, Non-Patent
しかしながら、非特許文献1に記載の技術では、仕事関数の制御幅が±0.1eV程度と小さいため、その用途が低消費電力CMIS(Complementary MIS)に限られる。これに加え、絶縁膜中への窒素混入による信頼性劣化も懸念される。
However, in the technique described in
そこで、本発明の目的は、IV族遷移金属の窒化物や珪化物をメタルゲート材料に用いた場合に、その仕事関数の制御幅を拡大できるMISFET等を提供することを目的とする。 Therefore, an object of the present invention is to provide a MISFET or the like that can expand the control range of its work function when a nitride or silicide of a group IV transition metal is used as a metal gate material.
本発明に係るMISFETは、ゲート電極及びゲート絶縁膜の積層構造を有するMISFETにおいて、前記ゲート電極がIV族遷移金属を含む導電膜からなり、前記ゲート絶縁膜の少なくとも前記ゲート電極に接する側が前記IV族遷移金属によって還元されない金属酸化物からなり、前記ゲート電極と前記ゲート絶縁膜との間の界面層が前記IV族遷移金属及び酸素を含む、ことを特徴とする。 The MISFET according to the present invention is a MISFET having a laminated structure of a gate electrode and a gate insulating film, wherein the gate electrode is made of a conductive film containing a group IV transition metal, and at least a side of the gate insulating film in contact with the gate electrode is the IV It is made of a metal oxide that is not reduced by a group transition metal, and an interface layer between the gate electrode and the gate insulating film contains the group IV transition metal and oxygen.
本発明に係る半導体装置は、本発明に係るMISFETをnMIS及びpMISとして備え、前記nMISにおける前記界面層中の酸素組成が前記pMISにおける前記界面層中の酸素組成に比べて低い、ことを特徴とする。 A semiconductor device according to the present invention includes the MISFET according to the present invention as an nMIS and a pMIS, wherein an oxygen composition in the interface layer in the nMIS is lower than an oxygen composition in the interface layer in the pMIS. To do.
本発明に係るMISFETの製造方法は、ゲート電極及びゲート絶縁膜の積層構造を有するMISFETを製造する方法において、半導体基板上に少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する第一工程と、前記ゲート絶縁膜上に前記IV族遷移金属を含む導電膜からなるゲート電極を形成する第二工程と、前記ゲート電極に対して酸素をイオン注入する第三工程と、前記ゲート電極と前記ゲート絶縁膜との間に前記IV族遷移金属及び前記酸素を含む界面層を熱処理によって形成する第四工程と、を含むことを特徴とする。 A method of manufacturing a MISFET according to the present invention is a method of manufacturing a MISFET having a stacked structure of a gate electrode and a gate insulating film. A second step of forming a gate electrode made of a conductive film containing the group IV transition metal on the gate insulating film, and a third step of ion-implanting oxygen into the gate electrode And a fourth step of forming an interface layer containing the group IV transition metal and the oxygen by heat treatment between the gate electrode and the gate insulating film.
本発明に係る半導体装置の製造方法は、本発明に係るMISFETの製造方法を用いた半導体装置の製造方法であって、前記第三工程において、前記ゲート電極をnMISを形成する第一領域とpMISを形成する第二領域とに分け、前記第一領域及び前記第二領域のうち少なくとも前記第二領域に対して酸素をイオン注入することにより、前記第一領域中の酸素量を前記第二領域の酸素量よりも少なくする、ことを特徴とする。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device using the method for manufacturing a MISFET according to the present invention. In the third step, the gate electrode is formed with a first region for forming an nMIS and a pMIS. And oxygen is ion-implanted into at least the second region of the first region and the second region, so that the amount of oxygen in the first region is reduced to the second region. The amount of oxygen is less than the amount of oxygen.
本発明によれば、ゲート絶縁膜のゲート電極に接する側をIV族遷移金属によって還元されない金属酸化物とし、ゲート電極とゲート絶縁膜との間の界面層をIV族遷移金属及び酸素を含む構成としたことにより、IV族遷移金属を含む導電膜からなるゲート電極を用いても、界面層の酸素組成を変えることによりゲート電極の仕事関数を自在に制御できるので、当該仕事関数の制御幅を拡大できる。 According to the present invention, the side of the gate insulating film that contacts the gate electrode is a metal oxide that is not reduced by the group IV transition metal, and the interface layer between the gate electrode and the gate insulating film includes the group IV transition metal and oxygen. Therefore, even if a gate electrode made of a conductive film containing a group IV transition metal is used, the work function of the gate electrode can be freely controlled by changing the oxygen composition of the interface layer. Can be expanded.
以下、本発明の実施形態を図に基づいて詳細に説明する。
図1(a)は本発明の第一実施形態に係るMISFETを示す断面図であり、図1(b)は本発明の第二実施形態に係るMISFETを示す断面図である。以下、この図面に基づき説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1A is a cross-sectional view showing a MISFET according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view showing a MISFET according to the second embodiment of the present invention. Hereinafter, description will be given based on this drawing.
第一実施形態のMISFET10は、ゲート電極11及びゲート絶縁膜12の積層構造を有する。ゲート電極11は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜12の少なくともゲート電極11に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極11とゲート絶縁膜12との間の界面層13は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極11に含まれるものと同じである。また、IV族遷移金属は、Ti、Zr、Hfなどである。なお、図1(a)では、半導体基板14上のゲート電極11及びゲート絶縁膜12の積層構造のみを示し、ソース、ドレイン等は省略している。
The
MISFET10の具体例を述べる。ゲート電極11はTiNである。このTiNは、Tiが例えば40〜60at%例えば50at%であり、残りがNである。界面層13は(TiN)1−x(TiO2)xである。ゲート絶縁膜12は膜厚が3.0nmのHfO2である。半導体基板14はSiである。A specific example of the
MISFET10の製造方法は、次の工程を含む。第一工程:半導体基板14上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜12を形成する。第二工程:ゲート絶縁膜12上に、IV族遷移金属を含む導電膜からなるゲート電極11を形成する。第三工程:ゲート電極11に対して酸素をイオン注入する。第四工程:ゲート電極11とゲート絶縁膜12との間に、IV族遷移金属及び酸素を含む界面層13を熱処理によって形成する。例えば、第一工程は図4(a)(b)に相当し、第二工程は図4(c)に相当し、第三工程は図4(d)に相当し、第四工程は図4(e)に相当する。
The manufacturing method of the
第二実施形態のMISFET20は、ゲート電極11及びゲート絶縁膜22の積層構造を有する。ゲート電極11は、IV族遷移金属を含む導電膜からなる。ゲート絶縁膜22の少なくともゲート電極11に接する側は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極11とゲート絶縁膜22との間の界面層13は、IV族遷移金属及び酸素を含む。IV族遷移金属を含む導電膜とは、例えばIV族遷移金属の窒化物や酸化物である。ここで言うIV族遷移金属は、全てゲート電極11に含まれるものと同じである。また、IV族遷移金属は、Ti、Zr、Hfなどである。なお、図1(b)では、半導体基板14上のゲート電極11及びゲート絶縁膜22の積層構造のみを示し、ソース、ドレイン等は省略している。
The
MISFET20の具体例を述べる。ゲート電極11はTiNである。このTiNは、Tiが例えば40〜60at%例えば50at%であり、残りがNである。界面層13は(TiN)1−x(TiO2)xである。ゲート絶縁膜22は、膜厚が0.5nmのHfO2層221と、膜厚が3.0nmの下地Hfシリケート層222と、膜厚が0.5nmのSiO2層223との積層膜である。HfO2層221がゲート電極11に接する側である。半導体基板14はSiである。MISFET20の製造方法は、前述したMISFET10の製造方法に準ずる。A specific example of the
図2は、第一及び第二実施形態における界面層((TiN)1−x(TiO2)x)の組成xとゲート電極の実効仕事関数との関係を示すグラフである。以下、図1及び図2に基づき説明する。FIG. 2 is a graph showing the relationship between the composition x of the interface layer ((TiN) 1-x (TiO 2 ) x ) and the effective work function of the gate electrode in the first and second embodiments. Hereinafter, a description will be given based on FIG. 1 and FIG.
本発明者等は、前述の課題を解決するために鋭意実験研究を重ね、IV族遷移金属を主成分として含む導電膜により形成されるゲート電極11の実効的な仕事関数がゲート電極11とゲート絶縁膜12との間に存在する界面層13によって決定されていることを、以下のような実験に基づいて見出した。これにより、nMISのゲート電極11とpMISのゲート電極11とを、作り分けることができることを確認した。
In order to solve the above-mentioned problems, the present inventors have conducted extensive experimental research, and the effective work function of the
本実験では、図1(a)に示すゲート電極11及びゲート絶縁膜12の積層構造として、TiN/HfO2積層構造を用いた。そして、界面層13の形成を制御するために、TiNの上からイオン注入法を用いて酸素を注入した。すなわち、界面層13は、イオン注入法によってTiN/HfO2界面に形成された。In this experiment, a TiN / HfO 2 laminated structure was used as the laminated structure of the
図2は、界面層13((TiN)1−x(TiO2)x)の組成xをX軸とし、ゲート電極11の実効仕事関数をY軸として、これらの関係を表している。図2に明らかなように、ゲート電極11の仕事関数は、組成xの増大に伴いすなわちその酸素組成の増加に伴い増大する。FIG. 2 shows these relationships with the composition x of the interface layer 13 ((TiN) 1-x (TiO 2 ) x ) as the X axis and the effective work function of the
このため、界面層13においてnMISの酸素組成をpMISの酸素組成に比べて低くすれば、基本的に同じ材質のゲート電極11を用いてnMIS及びpMISのそれぞれに適した実効仕事関数を実現できる。その結果、低コストに半導体装置を製造できる。また、界面層13は高い耐熱性を持つため、汎用のメタルゲートトランジスタではできなかったゲート電極形成後の高熱処理が可能となる。このことにより、トランジスタ形成の際セルフアラインプロセスを用いることができるため、微細かつ高速なトランジスタが実現できる。
For this reason, if the oxygen composition of nMIS is made lower than that of pMIS in the
また、図2に示すように、nMISにおける界面層13の組成を(TiN)1−x(TiO2)xと表した場合、xを0.5以上かつ0.68以下とすると、ゲート電極11の実効的な仕事関数はnMISに適した4〜4.4eV程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、nMISを実現できる。更に、xを0.5以上かつ0.58以下とすると、ゲート電極11の実効的な仕事関数は4〜4.2eV程度になる。その結果、低いしきい値電圧を持つnMISを実現できるので、トランジスタをより高速化できる。As shown in FIG. 2, when the composition of the
一方、図2に示すように、pMISにおける界面層13の組成を(TiN)1−x(TiO2)xと表した場合、xを0.84以上かつ0.97以下にすると、ゲート電極11の実効的な仕事関数はpMISに適した4.7〜5.1eV程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、pMISを実現できる。更に、xを0.92以上かつ0.97以下にすると、ゲート電極11の実効的な仕事関数は4.9〜5.1eV程度になる。その結果、低いしきい値電圧を持つpMISを実現できるので、トランジスタをより高速化できる。On the other hand, as shown in FIG. 2, when the composition of the
以上の結果は、ゲート絶縁膜12の表面がゲート電極11によって還元されないことに起因する。そのため、ゲート絶縁膜12の代わりに図1(b)に示すゲート絶縁膜22、すなわち上面が膜厚0.5nm程度のHfO2層221に覆われたシリケート層222及びSiO2層223の積層構造を用いてもよい。すなわち、図1(b)のMISFET20の構成でも、同様の実験結果が得られた。また、ゲート電極11として他のIV族遷移金属の窒化物や酸化物を用いた場合でも、同様な効果が得られる。The above results are due to the fact that the surface of the
また、セルフアラインプロセスで微細CMISを作製する場合、ゲート電極11を形成後に1000℃程度の熱処理が必要になることから、ゲート絶縁膜12がジルコニウム又はハフニウムを含むことが好ましい。その理由は、ジルコニウム又はハフニウムを含むゲート絶縁膜12が耐熱性に優れるからである。更に、ゲート絶縁膜12が酸化ジルコニウム又は酸化ハフニウムであれば、特にnMISにおける界面層13中の酸素組成の増加を効果的に抑制できる。その結果、低いしきい値電圧のnMISを実現できるので、トランジスタをより高速化できる。
Further, when a fine CMIS is manufactured by a self-alignment process, it is preferable that the
図3は、本発明の第三実施形態に係る半導体装置を示す断面図である。以下、この図面に基づき説明する。 FIG. 3 is a cross-sectional view showing a semiconductor device according to the third embodiment of the present invention. Hereinafter, description will be given based on this drawing.
本実施形態の半導体装置30においては、シリコン基板31の表層部に素子分離領域32が選択的に形成されている。素子分離領域32にはSiO2等の絶縁膜が埋め込まれており、複数の素子分離領域32の相互間がnMIS形成領域41及びpMIS形成領域42となっている。素子分離領域32の深さは例えば100〜500nmであり、複数の素子分離領域32相互の距離は例えば0.05〜10μmである。In the
シリコン基板31の表層部におけるnMIS形成領域41及びpMIS形成領域42には、それぞれ一対の拡散領域38が形成されている。拡散領域38は、シリコン基板31に不純物イオンを注入することにより形成された領域であり、素子分離領域32に隣接するように形成されている。拡散領域38の寸法の一例を述べれば、幅が0.1〜10μm例えば0.2μmであり、深さが50〜500nm例えば100nmであり、不純物濃度が1019〜1021cm−3である。A pair of
拡散領域38に隣接し素子分離領域32とともに拡散領域38を挟むように、エクステンション領域36が形成されている。エクステンション領域36も、シリコン基板31に不純物をイオン注入することにより形成された領域である。エクステンション領域36の不純物濃度は、拡散領域38と同等か又は拡散領域38よりも低くなっている。エクステンション領域36の寸法の一例を述べれば、幅が60nmであり、深さが5〜200nmであり、不純物濃度が1019〜1021cm−3である。An
シリコン基板31上のnMIS形成領域41及びpMIS形成領域42には、ゲート絶縁膜33が形成されている。ゲート絶縁膜33は、例えばHfO2である。A
ゲート絶縁膜33上には、メタルゲート電極であるゲート電極34a,34bが形成されている。ゲート電極34a,34bの厚さは、例えば20〜200nmであり、例えば50〜100nmである。ゲート電極34a,34bは、例えばTiNである。
On the
ゲート電極34aとゲート絶縁膜33との間、及びゲート電極34bとゲート絶縁膜33との間には、それぞれIV族遷移金属及び酸素を含む界面層39a,39bが形成されている。界面層39a,39b中のIV族遷移金属は、ゲート電極34a,34bに含まれるものと同じである。ゲート電極34a下の界面層39a中における酸素量は、ゲート電極34b下の界面層39b中における酸素量に比べて低い。その結果、ゲート電極34aの仕事関数はnMISのゲート電極材料に適した4.0〜4.4eVとなっており、ゲート電極43bの仕事関数はpMISのゲート電極材料に適した4.7〜5.1eVとなっている。なお、界面層39a,39bについては、薄いためにその厚みの図示を省略しているが、その具体的な構造は図1における界面層13と同様である。
Interface layers 39a and 39b containing a group IV transition metal and oxygen are formed between the
ゲート電極34a,34bの周囲には、それぞれ側壁37が形成されている。側壁37は、例えばシリコン窒化膜によって形成されている。ゲート電極34a,34b及び側壁37の周囲を埋めるように、SiO2、BPSG(Borophosphosilicate Glass)、SiN又は低誘電率膜からなる層間絶縁膜(図示せず)形成されている。煩雑化を避けるために図示しなかった層間絶縁膜は、図6(a)における層間絶縁膜59と同様のものである。ゲート電極34a,34bの上面は、層間絶縁膜の上面において露出している。
このような構成により、nMIS形成領域41では、シリコン基板31、一対の拡散領域38、一対のエクステンション領域36、ゲート絶縁膜33、界面層39a、ゲート電極34a及び側壁37から、nMIS43が形成されている。一対の拡散領域38はそれぞれソース及びドレインとなっており、ソース及びドレインの間がチャネル領域となっている。同様に、pMIS形成領域42では、シリコン基板31、一対の拡散領域38、一対のエクステンション領域36、ゲート絶縁膜33、界面層39b、ゲート電極34b及び側壁37から、pMIS44が形成されている。
With this configuration, in the
nMIS形成領域41において、ゲート電極34aに電圧が印加されると、ゲート絶縁膜33を介してチャネル領域に電界が印加され、チャネル領域のキャリア濃度が変化する。これにより、ソース・ドレイン間を流れる電流が変化する。同様に、pMIS形成領域42において、ゲート電極34bに電圧が印加されると、ソース・ドレイン間を流れる電流が変化する。
In the
次に、本実施形態の半導体装置30について、更に詳しく説明する。
Next, the
半導体装置30は、nMIS43及びpMIS44を有する。nMIS43のゲート電極34a及びpMIS44のゲート電極34bは、それぞれIV族遷移金属を主成分として含む導電膜からなる。ゲート絶縁膜33の少なくとも表面は、IV族遷移金属によって還元されない金属酸化物からなる。ゲート電極34a下の界面層39a及びゲート電極34b下の界面層39bは、それぞれゲート電極34a,34bに含まれるIV族遷移金属及び酸素を含む。界面層39a中の酸素組成は、界面層39b中の酸素組成に比べて低い。
The
IV族遷移金属を主成分として含む導電膜の仕事関数は、その酸素組成の増加に伴い増大する(図2参照)。そのため、界面層39a,39bの存在により、ゲート電極34a,34bの実効的な仕事関数は、nMIS43で4〜4.4eV程度になり、pMIS44で4.7〜5eV程度になる。また、ゲート絶縁膜33の表面を、IV族遷移金属によって還元されない金属酸化物とすることによって、特にnMIS44における界面層39a中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のnMIS44を実現できるので、トランジスタを高速化できる。
The work function of a conductive film containing a group IV transition metal as a main component increases as the oxygen composition increases (see FIG. 2). Therefore, due to the presence of the interface layers 39a and 39b, the effective work function of the
また、これらの界面層39a,39bは高い耐熱性を持つため、汎用のメタルゲートトランジスタでは行えなかったゲート電極34a,34b形成後の高熱処理を行える。このことにより、トランジスタ形成の際にセルフアラインプロセスを用いることができるため、微細かつ高速なトランジスタが実現できる。更に、nMIS43及びpMIS44のゲート電極34a,34bが基本的に同じ材質であるので、低コストで半導体装置30を製造できる。
In addition, since these
特に、ゲート電極34a,34bを構成するIV族遷移金属がチタンである場合、加工が容易なため微細なトランジスタが実現でき、これにより製造コストの低減や歩留まりの向上が実現できる。
In particular, when the group IV transition metal constituting the
また、ゲート電極34a,34bを構成するIV族遷移金属が窒化チタン(TiN)である場合、nMIS42のゲート電極34aとゲート絶縁膜33との間に存在する界面層39aの組成を(TiN)1−x(TiO2)xと表す。このとき、xが0.5以上かつ0.68以下であれば、ゲート電極34aの実効的な仕事関数がnMIS43に適した4〜4.4eV程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、nMIS43を実現できる。更に、xが0.5以上かつ0.58以下であれば、ゲート電極34aの実効的な仕事関数が4〜4.2eV程度になる。その結果、低いしきい値電圧を持つnMIS43を実現できるので、トランジスタを高速化できる。Further, when the group IV transition metal constituting the
一方、pMIS44のゲート電極34bとゲート絶縁膜33との間に存在する界面層39bの組成を(TiN)1−x(TiO2)xと表す。このとき、xが0.84以上かつ0.97以下であれば、ゲート電極34bの実効的な仕事関数がpMIS44に適した4.7〜5.1eV程度になる。よって、化学的に安定なIV族遷移金属を主成分として含む導電膜を用いて、pMIS44を実現できる。更に、xが0.92以上かつ0.97以下であれば、ゲート電極34bの実効的な仕事関数が4.9〜5.1eV程度になる。その結果、低いしきい値電圧を持つpMIS44を実現できるので、トランジスタを高速化できる。On the other hand, expressed as the composition of the interfacial layer 39b (TiN) 1-x ( TiO 2) x existing between the
また、ゲート絶縁膜33の表面は、はジルコニウム又はハフニウムの少なくとも一方を含むことが好ましい。ゲート絶縁膜33がジルコニウム又はハフニウムを含むことによって、ゲート絶縁膜33の安定性が高まるため歩留まりが向上する。特に、ゲート絶縁膜33の表面は酸化ジルコニウム又は酸化ハフニウムであることが好ましい。その理由は、nMIS43における界面層39a中の酸素組成の増加を抑制できるからである。その結果、低いしきい値電圧のnMIS43を実現できるので、トランジスタを高速化できる。
The surface of the
以上詳述したように、半導体装置30によれば次の効果を奏する。
As described in detail above, the
半導体装置30では、ゲート電極34a,34bによって還元されることのないゲート絶縁膜33とIV族遷移金属を含むゲート電極34a,34bとが、IV族遷移金属及び酸素を含む界面層39a,39bを介して接している。そして、nMIS43のゲート電極34aとゲート絶縁膜33との間に存在する界面層39a中の酸素組成は、pMIS44のゲート電極34bとゲート絶縁膜33との間に存在する界面層39b中の酸素組成に比べ低くなっている。
In the
このような構成をとることにより、nMIS43における界面層39a中の酸素組成の増加を抑制できるので、4.0eV程度の仕事関数を実現できる。その結果、低いしきい値電圧のnMIS43を実現できるので、nチャネル型トランジスタを高速化できる。
By adopting such a configuration, an increase in oxygen composition in the
また、pMIS44の界面層39bはnMIS43中の界面層39aに比べ酸素を多く含むため、ゲート電極34bの仕事関数が5eV程度となるので、pMIS44の高速動作を実現できる。更に、nMIS43とpMIS44とで基本的に同じ材質のゲート電極34a,34bを用いて各MISFETに適した実効仕事関数を実現できるので、低コストに半導体装置30を製造できる。これらのメタルゲート電極であるゲート電極34a,34bは、ゲート電極空乏化が起こらないため、ゲート長が0.1μm以下の半導体装置30の高速化に適している。
Further, since the
図4及び図5は、本発明の第四実施形態に係る半導体装置の製造方法を示す断面図である。以下、これらの図面に基づき説明する。 4 and 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention. Hereinafter, description will be given based on these drawings.
図4(a)乃至図5(g)は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。まず、図4(a)に示すように、シリコン基板31の表層部に絶縁膜を選択的に埋め込み、素子分離領域32を形成する。素子分離領域32は、例えばLOCOS(Local Oxidation of Si1icon)法又はSTI(Shallow Trench Isolation)法を用いて形成する。
4A to 5G are cross-sectional views showing the method of manufacturing the semiconductor device according to this embodiment in the order of the steps. First, as shown in FIG. 4A, an insulating film is selectively embedded in the surface layer portion of the
続いて、図4(b)に示すように、スパッタリング法又はCVD(Chemical Vapor Deposition)法等の方法を用いて、HfO2膜からなるゲート絶縁膜33を成膜する。その膜厚は例えば3nm程度である。続いて、図4(c)に示すように、スパッタリング法又はCVD法等の方法を用いて、TiN膜からなるゲート電極34を成膜する。その膜厚は例えば20〜200nmである。Subsequently, as shown in FIG. 4B, a
続いて、図4(d)に示すように、nMIS形成領域41のゲート電極34の表面をフォトレジストなどのマスク35で覆い、pMIS形成領域42のゲート電極34の表面からイオン注入法により酸素を添加する。イオン注入のドーズ量は、典型的には1×1015〜1×1016cm−2である。このとき、ドーズ量を制御することによって、後の工程で形成される界面層39a,39b(図5(e)参照)の組成を制御できる。Subsequently, as shown in FIG. 4D, the surface of the
一般に、ゲート絶縁膜33の表面には、製造工程中に自然に形成された僅かな酸化膜が残存している。そのため、nMIS形成領域41のゲート電極34とゲート絶縁膜33との界面にも僅かな酸素が存在する。したがって、その酸素を利用することにより、nMIS形成領域41のゲート電極34に対する酸素のイオン注入を省略することができる。もちろん、nMIS形成領域41のゲート電極34に酸素をイオン注入する工程を加えてもよい。ただし、nMIS形成領域41のゲート電極34に添加される酸素量は、pMIS形成領域42のゲート電極34に添加される酸素量よりも少なくする。以下、ゲート電極34は、nMIS形成領域41のゲート電極34aとpMIS形成領域42のゲート電極34bとで区別して表記する。
Generally, a slight oxide film naturally formed during the manufacturing process remains on the surface of the
続いて、図5(e)に示すように、ゲート絶縁膜33とゲート電極34a,34bとの界面に、熱処理を用いてそれぞれ界面層39a,39bを形成する。界面層39a,39bは、ゲート電極34a,34bに含まれるIV族遷移金属(Ti)及び酸素を含み、シリコンを含まない
Subsequently, as shown in FIG. 5E, interface layers 39a and 39b are formed at the interface between the
これにより、nMIS形成領域41においては、界面層39aが形成される。このとき、ゲート絶縁膜33はゲート電極34aによって還元されないため、界面層39a中の酸素組成が熱処理によって増加することを抑制できる。その結果、ゲート電極34aの仕事関数は、nMISのゲート電極材料に適した4.0eVとなる。
As a result, an
一方、pMIS形成領域42においては、ゲート電極34b中に添加された酸素がゲート電極34bとゲート絶縁膜33との界面に拡散することにより、界面層39bが形成される。界面層39bは、ゲート電極34bに含まれるIV族遷移金属(Ti)及び酸素を含む。界面層39b中の酸素量は、界面層39aの酸素量に比べて多い。そのため、ゲート電極34bの仕事関数は、ゲート電極34aの仕事関数よりも1eV程度高くなっており、例えば5.1eVであるので、pMISのゲート電極材料に適している。
On the other hand, in the
続いて、図5(f)に示すように、ゲート電極34a,34bを所定の形状にパターニングする。これにより、ゲート電極34a,34bは、MIS形成領域41及びpMIS形成領域42において最終的な形状になる。
Subsequently, as shown in FIG. 5F, the
続いて、nMIS形成領域41に対して、ゲート電極34aをマスクとして、セルフアライン的にAsのイオン注入を行う。これにより、シリコン基板31の上層部に、注入領域38’が形成される。このとき、イオン注入量は、例えば1×1014〜1×1015cm−2であり、例えば5×1014cm−2である。加速電圧は例えば2kVである。なお、注入領域38’の一部は、後述する熱処理を施すことによって、nMIS形成領域41におけるエクステンション領域36(図5(g)参照)になる。Subsequently, As ions are implanted into the
続いて、pMIS形成領域42に対して、ゲート電極34bをマスクとして、セルフアライン的にBF2のイオン注入を行う。これにより、シリコン基板31の上層部に、注入領域38’が形成される。このとき、イオン注入量は、例えば1×1014〜1×1015cm−2であり、例えば5×1014cm−2である。加速電圧は例えば2.5kVである。なお、注入領域38’の一部は、後述する熱処理を施すことによって、pMIS形成領域42におけるエクステンション領域36(図5(g)参照)になる。Subsequently, BF 2 ions are implanted into the
続いて、図5(g)に示すように、ゲート電極34a,34bの周囲にシリコン窒化膜を堆積し、エッチバック法によってゲート電極34a,34bの側壁37を形成する。
Subsequently, as shown in FIG. 5G, a silicon nitride film is deposited around the
続いて、nMIS形成領域41に対して、セルフアライン的にAs又はPのイオン注入を行う。イオン注入量は例えば5×1014〜2×1016cm−2である。例えば、Asをイオン注入する場合は、イオン注入量が4×1015cm−2であり、加速電圧が8kVである。Pをイオン注入する場合は、イオン注入量が1×1015cm−2であり、加速電圧が10kVである。また、pMIS形成領域42に対して、セルフアライン的にBのイオン注入を行う。このとき、イオン注入量は、例えば5×1014〜2×1016cm−2であり、例えば3×1015cm−2である。加速電圧は2kVである。Subsequently, As or P ions are implanted into the
続いて、不純物活性化のための急速加熱処理(RTA:Rapid Thermal Annealing)を施すことにより、ソース及びドレイン領域となる深い拡散領域38を形成するとともに、エクステンション領域36を形成する。急速加熱処理の温度は例えば900〜1100℃であり、急速加熱処理の時問は例えば20秒以下である。
Subsequently, rapid thermal annealing (RTA: Rapid Thermal Annealing) for impurity activation is performed to form a
最後に、ゲート電極34a,34b及び側壁37の周囲を埋めるように、SiO2,BPSG、SiN又は低誘電率膜からなる層問絶縁膜(図示せず)を堆積する。煩雑化を避けるために図示しなかった層間絶縁膜は、図6(a)における層間絶縁膜59と同様のものである。これにより、本実施形態の半導体装置30が完成する。半導体装置30は図3の構成と同じである。Finally, a layer insulating film (not shown) made of SiO 2 , BPSG, SiN or a low dielectric constant film is deposited so as to fill the periphery of the
本実施形態では、ゲート電極34a,34bによって還元されないHfO2をゲート絶縁膜33として用いているため、nMIS形成領域41における界面層39a中の酸素組成が熱処理中に増加することを抑制できる。その結果、ゲート電極34aの仕事関数がnMISのゲート電極材料に適した4.0eVとなるため、低いしきい値電圧のnMISを実現でき、これによりトランジスタを高速化できる。また、pMIS形成領域42の界面層39b中の酸素量は、nMIS形成領域41の界面層39aの酸素量に比べて多い。そのため、ゲート電極34bの仕事関数は、ゲート電極34aの仕事関数よりも1eV程度高く、例えば5.1eVであるので、pMISのゲート電極材料に適している。In this embodiment, since HfO 2 that is not reduced by the
なお、ゲート電極34a,34bを形成するTiN膜の膜厚が例えば5nm以上であれば、TiN膜上に他の金属膜を積層しても、ゲート電極34a,34bの仕事関数は変化しない。したがって、TiN膜よりも低抵抗のゲート金属膜を、TiN膜上に積層することにより、ゲート電極34a,34bの抵抗値を低減することができる。
If the thickness of the TiN film forming the
また、ゲート電極34a,34bを形成する材料として、本実施形態ではTiNを使用する例を示したが、IV族遷移金属を主成分として含む導電膜になるならば、どのような材料を使用してもよい。
Further, although TiN is used as an example of the material for forming the
次に、本実施形態の半導体装置の製造方法について総括する。本実施形態の半導体装置の製造方法は、次の工程を含む。 Next, the manufacturing method of the semiconductor device of this embodiment will be summarized. The manufacturing method of the semiconductor device of this embodiment includes the following steps.
1.半導体基板であるシリコン基板31上におけるnMIS形成領域41及びpMIS形成領域42に、最表面がIV族遷移金属によっては還元されない金属酸化物からなる少なくとも一層以上の積層絶縁膜からなるゲート絶縁膜33を形成する工程(図4(a)(b))。2.nMIS形成領域41及びpMIS形成領域42に、IV族遷移金属を主成分として含む導電膜からなるゲート電極34を形成する工程(図4(c))。3.pMIS形成領域42のゲート電極34に対して、選択的に酸素をイオン注入する工程(図4(d))。4.熱処理によって、nMIS形成領域41のゲート電極34aとゲート絶縁膜33との間、及びpMIS形成領域42のゲート電極34bとゲート絶縁膜33との間に、それぞれ界面層39a,39bを形成する工程(図4(e))。5.ゲート電極34a及びゲート電極34bをマスクとし、シリコン基板31の表層部に不純物を注入することにより、それぞれのソース及びドレインを形成する工程(図4(f)(g))。
1. A
換言すると、本実施形態の半導体装置の製造方法は、次の工程を含むことを特徴とする。第一工程:半導体基板であるシリコン基板31上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜33を形成する(図4(a)(b))。第二工程:ゲート絶縁膜33上に、IV族遷移金属を含む導電膜からなるゲート電極34を形成する(図4(c))。第三工程:ゲート電極34に対して酸素をイオン注入する(図4(d))。第四工程:ゲート電極34a,34bとゲート絶縁膜33との間に、IV族遷移金属及び酸素を含む界面層39a,39bを熱処理によって形成する(図4(e))。
In other words, the manufacturing method of the semiconductor device of this embodiment includes the following steps. First step: A
これに加え、第三工程において、ゲート電極34を、nMIS形成領域41のゲート電極34a(第一領域)と、pMIS形成領域42のゲート電極34b(第二領域)とに分ける。そして、ゲート電極34a,34bのうち少なくともゲート電極34bに対して、酸素をイオン注入することにより、ゲート電極34a中の酸素量をゲート電極34b中の酸素量よりも少なくする。
In addition, in the third step, the
本実施形態の製造方法では、デュアルメタルプロセスと異なり電極の剥離を行うことなく、nMIS及びpMISのゲート電極34a,34bをレジストマスクとイオン注入で形成できるため、ゲート絶縁膜33の品質が劣化することがない。また、ゲート絶縁膜33の最表面層は、酸化ジルコニウム又は酸化ハフニウムであることが好ましい。この場合は、特にnMISにおける界面層39a中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のnMISを実現できるので、トランジスタを高速化できる。なお、その他の作用及び効果は、第三実施形態で述べた内容と同じである。
In the manufacturing method of the present embodiment, unlike the dual metal process, the nMIS and
図6乃至図9は、本発明の第五実施形態に係る半導体装置の製造方法を示す断面図である。以下、これらの図面に基づき説明する。 6 to 9 are sectional views showing a method for manufacturing a semiconductor device according to the fifth embodiment of the invention. Hereinafter, description will be given based on these drawings.
図6(a)乃至図9(h)は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。本実施形態が前述の第四実施形態と異なる点は、あらかじめダミーゲート電極を作製し、ソース及びドレインに注入した不純物の活性化が終了した後に、ダミーゲート電極を取り除き、メタルゲート電極を作製する点にある。この方法によれば、比較的低い耐熱性を有するHfO2膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶縁膜として使用することができる。また、ゲート電極の抵抗を低減するために、Al等の低融点金属を使用することも可能となる。また、ゲート絶縁膜として図1(b)に示した膜厚0.5nm程度のHfO2で覆われたシリケート層/SiO2積層構造を用いている。この積層構造を用いると、トランジスタの移動度を高く保つことができる。以下、工程順に説明する。6A to 9H are cross-sectional views showing the method of manufacturing the semiconductor device according to this embodiment in the order of the steps. This embodiment differs from the fourth embodiment described above in that a dummy gate electrode is prepared in advance, and after the activation of impurities implanted in the source and drain is completed, the dummy gate electrode is removed and a metal gate electrode is manufactured. In the point. According to this method, an HfO 2 film having relatively low heat resistance or an HfSiO film containing Hf at a high concentration can be used as the gate insulating film. In addition, in order to reduce the resistance of the gate electrode, it is possible to use a low melting point metal such as Al. Further, as the gate insulating film, the silicate layer / SiO 2 laminated structure covered with HfO 2 having a thickness of about 0.5 nm shown in FIG. 1B is used. When this stacked structure is used, the mobility of the transistor can be kept high. Hereinafter, it demonstrates in order of a process.
まず、図6(a)に示すように、前述の第四実施形態と同様に、シリコン基板31の表層に素子分離領域32を選択的に形成する。続いて、後の工程において除去されるダミーゲート絶縁膜53として、膜厚が例えば2〜6nm程度のシリコン酸化膜を形成する。
First, as shown in FIG. 6A, the
続いて、膜厚が例えば約150nmであるポリシリコン膜56及び膜厚が例えば約50nmであるシリコン窒化膜57を順次形成し、ポリシリコン膜56及びシリコン窒化膜57からなる積層膜を形成する。続いて、この積層膜を電極形状にパターニングすることにより、後の工程において除去されるダミーゲート電極54を形成する。
Subsequently, a
続いて、nMIS形成領域41及びpMIS形成領域42において、それぞれダミーゲート電極54をマスクとして、イオン注入技術によりソース及びドレインの不純物拡散層となるエクステンション領域36を形成する。そして、前述の第四実施形態と同様な条件を用いて、不純物を活性化させるための熱処理を行う。
Subsequently, in the
続いて、シリコン窒化膜をCVD技術を用いて成膜し、このシリコン窒化膜をRIE技術を用いて選択的に除去することにより、ダミーゲート電極54の側方に側壁37を形成する。側壁37は、シリコン窒化膜からなり、幅が20〜40nm程度である。
Subsequently, a
続いて、nMIS形成領域41及びpMIS形成領域42において、それぞれダミーゲート電極54及び側壁37をマスクとして、イオン注入技術によりソース及びドレインの高濃度不純物拡散層となる拡散領域38を形成する。そして、前述の第四実施形態と同様な条件を用いて、不純物を活性化させるための熱処理を行う。
Subsequently, in the
続いて、サリサイドプロセス技術により、ダミーゲート電極54及び側壁37をマスクとして、ソース及びドレイン領域のみに膜厚が例えば約40nmのシリサイド膜(図示せず)を形成する。続いて、例えばシリコン酸化膜をCVD法により堆積し、層間絶縁膜59を形成する。ここまでの工程は、図4(a)乃至図5(g)の工程に類似する。
Subsequently, a silicide film (not shown) having a film thickness of, for example, about 40 nm is formed only in the source and drain regions by the salicide process technique using the
続いて、図6(b)に示すように、層間絶縁膜59の表面をCMP(Chemical Mechanical Polishing)技術により平坦化することにより、ダミーゲート電極54の表面すなわちシリコン窒化膜57の表面を露出させる。続いて、例えば燐酸を使用して、ダミーゲート電極54上部のシリコン窒化膜57を層間絶縁膜59に対して選択的に除去する。これにより、ポリシリコン膜56が露出する。続いて、フッ素等のラジカルを使用するエッチング技術により、ポリシリコン膜56を層問絶縁膜59及び側壁37に対して選択的に除去する。
Subsequently, as shown in FIG. 6B, the surface of the
続いて、図7(c)に示すように、希フッ酸等のウェットエッチングを用いて、シリコン酸化膜からなるダミーゲート絶縁膜53を除去することにより、溝58を形成する。
Subsequently, as shown in FIG. 7C, the
続いて、図7(d)に示すように、積層膜からなるゲート絶縁膜63を形成する。ゲート絶縁膜63は、図1(b)に示す膜厚0.5nm程度のHfO2層221で覆われたシリケート層222及びSiO2層223からなる。ゲート絶縁膜63を用いると、トランジスタの移動度を高く保つことができる。Subsequently, as shown in FIG. 7D, a
続いて、図8(e)に示すように、ゲート絶縁膜63上に、CVD法又はスパッタリング法を用いて、HfN膜からなるゲート電極64を成膜する。その膜厚は例えば20〜200nmである。
Subsequently, as shown in FIG. 8E, a
続いて、図8(f)に示すように、nMIS形成領域41のゲート電極64の表面をマスク35で覆い、イオン注入法を用いて、pMIS形成領域42のゲート電極64の表面から酸素を添加する。これにより、nMIS形成領域41では酸素量の少ないゲート電極64となり、pMIS形成領域42では酸素量の多いゲート電極層64となる。
Subsequently, as shown in FIG. 8F, the surface of the
一般に、ゲート絶縁膜63の表面には、製造工程中に自然に形成された僅かな酸化膜が残存している。そのため、nMIS形成領域41のゲート電極64とゲート絶縁膜33との界面にも僅かな酸素が存在する。したがって、その酸素を利用することにより、nMIS形成領域41のゲート電極64に対する酸素のイオン注入を省略することができる。もちろん、nMIS形成領域41のゲート電極64に酸素をイオン注入する工程を加えてもよい。ただし、nMIS形成領域41のゲート電極64に添加される酸素量は、pMIS形成領域42のゲート電極64に添加される酸素量よりも少なくする。以下、ゲート電極64は、nMIS形成領域41のゲート電極64aとpMIS形成領域42のゲート電極64bとで区別して表記する。
Generally, a slight oxide film naturally formed during the manufacturing process remains on the surface of the
続いて、図9(g)に示すように、nMIS形成領域41及びpMIS形成領域42において、熱処理を施して、ゲート電極64a,64bとゲート絶縁膜63との界面に界面層65a,65bを形成する。界面層65a,65bは、ゲート電極64a,64bに含まれるIV族遷移金属(Hf)及び酸素を含み、シリコンを含まない。
Subsequently, as shown in FIG. 9G, heat treatment is performed in the
最後に、図9(h)に示すように、CMPを用いて全体を平坦化することにより、層問絶縁膜59上のゲート電極64a,64bとゲート絶縁膜63を除去する。これにより、層問絶縁膜59が露出するとともに、nMIS形成領域41に最終的な形状のゲート絶縁膜63及びゲート電極64aが形成され、pMIS形成領域42に最終的な形状のゲート絶縁膜63及びゲート電極64bが形成される。これで、半導体装置50が完成する。
Finally, as shown in FIG. 9 (h), the
本実施形態では、ゲート絶縁膜63としてゲート電極64a,64bによって還元されないHfO2を用いているため、nMIS形成領域41における界面層65a中の酸素組成が熱処理中に増加することを抑制できる。その結果、ゲート電極64aの仕事関数がnMISのゲート電極材料に適した4.0eVとなることにより、低いしきい値電圧のnMISを実現できるので、トランジスタを高速化できる。In this embodiment, since HfO 2 that is not reduced by the
一方、熱処理中において、pMIS形成領域42のゲート電極64b中に添加された酸素がゲート電極64bとゲート絶縁膜63との界面に拡散することにより、界面層65bが形成される。界面層65bは、ゲート電極64bに含まれるIV族遷移金属(Hf)及び酸素を含む。界面層65b中の酸素量は、界面層65aの酸素量に比べて多い。そのため、ゲート電極64bの仕事関数は、ゲート電極64aの仕事関数よりも1eV程度高くなっており、例えば5.1eVである。すなわち、ゲート電極64bは、pMISのゲート電極材料に適しているため、低いしきい値電圧のpMISを実現でき、これによりトランジスタを高速化できる。
On the other hand, during the heat treatment, oxygen added to the
また、本実施形態では、ダミーゲート絶縁膜53及びダミーゲート電極54を形成し、これらをマスクとして不純物の注入を行い、この不純物を活性化させるための熱処理を行い、その後、ダミーゲート絶縁膜53及びダミーゲート電極54を除去して、ゲート絶縁膜63及びゲート電極64a,64bを形成している。これにより、ゲート絶縁膜63及びゲート電極64a,64bが熱処理に曝されることを防止できる。この結果、比較的低い耐熱性を有するHfO2膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶縁膜63として使用できる。なお、本実施形態では、ゲート電極64a,64bを形成する材料として、HfNを使用する例を示したが、IV族遷移金属を主成分として含む導電膜であれば、どれを使用してもよい。In this embodiment, the dummy
次に、本実施形態の半導体装置の製造方法について総括する。本実施形態の半導体装置の製造方法は、次の工程を含む。 Next, the manufacturing method of the semiconductor device of this embodiment will be summarized. The manufacturing method of the semiconductor device of this embodiment includes the following steps.
1.半導体基板であるシリコン基板31上におけるnMIS形成領域41及びpMIS形成領域42の双方に、ダミーゲート電極54を形成する工程(図6(a))。2.ダミーゲート電極54をマスクとしてシリコン基板31の表層部に不純物を注入して、ソース及びドレインを形成する工程(図6(a))。3.不純物を活性化させる熱処理を行う工程(図6(a))。4.ダミーゲート電極54の周囲を埋めるように層間絶縁膜59を形成する工程(図6(a))。5.ダミーゲート電極54を除去して層間絶縁膜59に溝58を形成する工程(図6(b)及び図7(c))。6.nMIS形成領域41及びpMIS形成領域42において、溝58の内部に、最表面がIV族遷移金属によっては還元されない金属酸化物からなる少なくとも一層以上の積層絶縁膜からなるゲート絶縁膜63を形成する工程(図7(d))。7.nMIS形成領域41及びpMIS形成領域42に、IV族遷移金属を主成分として含む導電膜からなるゲート電極64を形成する工程(図8(e))。8.pMIS形成領域42のゲート電極64に対して選択的に酸素をイオン注入する工程(図8(f))。9.nMIS形成領域41においてゲート電極64aとゲート絶縁膜63との間、及びpMIS形成領域42においてゲート電極64bとゲート絶縁膜63との間に、それぞれ熱処理によって界面層65a,65bを形成する工程(図9(g))。10.余分な膜を選択的に除去することにより、ゲート電極64a,64bを所定形状に加工する工程(図9(h))。
1. A step of forming a
換言すると、本実施形態の半導体装置の製造方法は、次の工程を含むことを特徴とする。第一工程:半導体基板であるシリコン基板31上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜63を形成する(図6(a)〜図7(d))。第二工程:ゲート絶縁膜63上に、IV族遷移金属を含む導電膜からなるゲート電極64を形成する(図8(e))。第三工程:ゲート電極64に対して酸素をイオン注入する(図8(f))。第四工程:ゲート電極64a,64bとゲート絶縁膜63との間に、IV族遷移金属及び酸素を含む界面層65a,65bを熱処理によって形成する(図9(g))。
In other words, the manufacturing method of the semiconductor device of this embodiment includes the following steps. First step: A
これに加え、第一工程は、次の工程を含む。シリコン基板31上にダミーゲート電極54を形成する工程(図6(a))。ダミーゲート電極54をマスクとしてシリコン基板31の表層部に不純物を注入することにより、ソース及びドレインを形成する工程(図6(a))。不純物を活性化させる熱処理を行う工程(図6(a))。ダミーゲート電極54の周囲を埋めるように層間絶縁膜59を形成する工程(図6(a))。ダミーゲート電極54を除去することにより、層間絶縁膜59に溝58を形成する工程(図6(b)及び図7(c))。溝58内に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜63を形成する工程(図7(d))。
In addition to this, the first step includes the following steps. A step of forming a
この結果、比較的低い耐熱性を有するHfO2膜や、Hfを高濃度で含むHfSiO膜を、ゲート絶縁膜63として使用することができる。また、ゲート絶縁膜63の最表面層は、酸化ジルコニウム又は酸化ハフニウムであることが好ましい。この場合は、特にnMISにおける界面層中の酸素組成の増加を抑制できる。その結果、低いしきい値電圧のnMISを実現できるので、トランジスタを高速化できる。なお、その他の作用及び効果は、第三及び第四実施形態で述べた内容と同じである。As a result, an HfO 2 film having relatively low heat resistance or an HfSiO film containing Hf at a high concentration can be used as the
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。 Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention. Further, the present invention includes a combination of some or all of the configurations of the above-described embodiments as appropriate.
この出願は2008年2月13日に出願された日本出願特願2008−031689を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2008-031689 for which it applied on February 13, 2008, and takes in those the indications of all here.
本発明によれば、IV族遷移金属を含む導電膜からなるゲート電極を用いても、界面層の酸素組成を変えることにより、ゲート電極の仕事関数を自在に制御して前記仕事関数の制御幅を拡大することに貢献できる。 According to the present invention, even when a gate electrode made of a conductive film containing a group IV transition metal is used, the work function of the gate electrode can be freely controlled by changing the oxygen composition of the interface layer, thereby controlling the work function. Can contribute to the expansion.
10 MISFET
11 ゲート電極
12 ゲート絶縁膜
13 界面層
14 半導体基板
20 MISFET
22 ゲート絶縁膜
221 HfO2層
222 下地Hfシリケート層
223 SiO2層
30 半導体装置
31 シリコン基板
32 素子分離領域
33 ゲート絶縁膜
34,34a,34b ゲート電極
35 マスク
36 エクステンション領域
37 側壁
38’ 注入領域
38 拡散領域
39a,39b 界面層
41 nMIS形成領域
42 pMIS形成領域
43 nMIS
44 pMIS
50 半導体装置
53 ダミーゲート絶縁膜
54 ダミーゲート電極
56 ポリシリコン膜
57 シリコン窒化膜
58 溝
59 層間絶縁膜
63 ゲート絶縁膜
64,64a,64b ゲート電極
65a,65b 界面層10 MISFET
DESCRIPTION OF
22
44 pMIS
50
Claims (10)
前記ゲート電極がIV族遷移金属を含む導電膜からなり、前記ゲート絶縁膜の少なくとも前記ゲート電極に接する側が前記IV族遷移金属によって還元されない金属酸化物からなり、前記ゲート電極と前記ゲート絶縁膜との間の界面層が前記IV族遷移金属及び酸素を含む、
ことを特徴とするMIS型電界効果トランジスタ。In a MIS field effect transistor having a laminated structure of a gate electrode and a gate insulating film,
The gate electrode is made of a conductive film containing a group IV transition metal, and at least the side of the gate insulating film in contact with the gate electrode is made of a metal oxide that is not reduced by the group IV transition metal, and the gate electrode, the gate insulating film, The interfacial layer between comprises the Group IV transition metal and oxygen,
MIS type field effect transistor.
ことを特徴とする請求項1記載のMIS型電界効果トランジスタ。The group IV transition metal is titanium;
The MIS field effect transistor according to claim 1.
前記nチャネルMIS型電界効果トランジスタにおける前記界面層中の酸素組成が前記pチャネルMIS型電界効果トランジスタにおける前記界面層中の酸素組成に比べて低い、
ことを特徴とする半導体装置。The MIS field effect transistor according to claim 2 is provided as an n-channel MIS field effect transistor and a p-channel MIS field effect transistor,
The oxygen composition in the interface layer in the n-channel MIS field effect transistor is lower than the oxygen composition in the interface layer in the p-channel MIS field effect transistor;
A semiconductor device.
ことを特徴とする請求項3記載の半導体装置。The composition of the interface layer is (TiN) 1-x (TiO 2 ) x , the x in the n-channel MIS field effect transistor is 0.5 or more and 0.68 or less, and the p-channel MIS type electric field is X in the effect transistor is 0.84 or more and 0.97 or less,
The semiconductor device according to claim 3.
ことを特徴とする請求項4記載の半導体装置。The x in the n-channel MIS field effect transistor is 0.5 or more and 0.58 or less, and the x in the p-channel MIS field effect transistor is 0.92 or more and 0.97 or less.
The semiconductor device according to claim 4.
ことを特徴とする請求項5記載の半導体装置。The side in contact with the gate electrode contains at least one of zirconium and hafnium;
The semiconductor device according to claim 5.
ことを特徴とする請求項6記載の半導体装置。The side in contact with the gate electrode is zirconium oxide or hafnium oxide,
The semiconductor device according to claim 6.
半導体基板上に、少なくとも上面がIV族遷移金属によって還元されない金属酸化物からなるゲート絶縁膜を形成する第一工程と、
前記ゲート絶縁膜上に、前記IV族遷移金属を含む導電膜からなるゲート電極を形成する第二工程と、
前記ゲート電極に対して酸素をイオン注入する第三工程と、
前記ゲート電極と前記ゲート絶縁膜との間に、前記IV族遷移金属及び前記酸素を含む界面層を熱処理によって形成する第四工程と、
を含むことを特徴とするMIS型電界効果トランジスタの製造方法。In a method of manufacturing a MIS field effect transistor having a stacked structure of a gate electrode and a gate insulating film,
Forming a gate insulating film made of a metal oxide on at least an upper surface of which is not reduced by a group IV transition metal on a semiconductor substrate;
Forming a gate electrode made of a conductive film containing the group IV transition metal on the gate insulating film;
A third step of ion-implanting oxygen into the gate electrode;
A fourth step of forming an interface layer containing the Group IV transition metal and the oxygen by heat treatment between the gate electrode and the gate insulating film;
A method of manufacturing a MIS field effect transistor comprising:
前記第三工程において、前記ゲート電極をnチャネルMIS型電界効果トランジスタを形成する第一領域とpチャネルMIS型電界効果トランジスタを形成する第二領域とに分け、前記第一領域及び前記第二領域のうち少なくとも前記第二領域に対して酸素をイオン注入することにより、前記第一領域中の酸素量を前記第二領域の酸素量よりも少なくする、
ことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device using the method of manufacturing a MIS field effect transistor according to claim 8,
In the third step, the gate electrode is divided into a first region for forming an n-channel MIS field effect transistor and a second region for forming a p-channel MIS field effect transistor, and the first region and the second region The oxygen amount in the first region is less than the oxygen amount in the second region by ion-implanting oxygen into at least the second region of
A method for manufacturing a semiconductor device.
ことを特徴とする請求項9記載の半導体装置の製造方法。The first step includes a step of forming a dummy gate electrode on a semiconductor substrate, a step of forming a source and a drain by implanting impurities into a surface layer portion of the semiconductor substrate using the dummy gate electrode as a mask, and the impurity A step of performing a heat treatment to activate, a step of forming an interlayer insulating film so as to fill the periphery of the dummy gate electrode, a step of forming a groove in the interlayer insulating film by removing the dummy gate electrode, Forming a gate insulating film made of a metal oxide whose at least upper surface is not reduced by a group IV transition metal in the trench,
10. A method for manufacturing a semiconductor device according to claim 9, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009553376A JP5676111B2 (en) | 2008-02-13 | 2009-01-08 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008031689 | 2008-02-13 | ||
JP2008031689 | 2008-02-13 | ||
JP2009553376A JP5676111B2 (en) | 2008-02-13 | 2009-01-08 | Semiconductor device and manufacturing method thereof |
PCT/JP2009/050114 WO2009101824A1 (en) | 2008-02-13 | 2009-01-08 | Mis field effect transistor and method for manufacturing the same, and semiconductor device and method for manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009101824A1 true JPWO2009101824A1 (en) | 2011-06-09 |
JP5676111B2 JP5676111B2 (en) | 2015-02-25 |
Family
ID=40956855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009553376A Expired - Fee Related JP5676111B2 (en) | 2008-02-13 | 2009-01-08 | Semiconductor device and manufacturing method thereof |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5676111B2 (en) |
WO (1) | WO2009101824A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015046623A (en) * | 2014-11-04 | 2015-03-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Semiconductor device manufacturing method and semiconductor device |
JP6957310B2 (en) * | 2017-10-24 | 2021-11-02 | 東京エレクトロン株式会社 | Semiconductor devices and CMOS transistors |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273350A (en) * | 2002-03-15 | 2003-09-26 | Nec Corp | Semiconductor device and method for manufacturing the same |
US7045406B2 (en) * | 2002-12-03 | 2006-05-16 | Asm International, N.V. | Method of forming an electrode with adjusted work function |
JP4764030B2 (en) * | 2005-03-03 | 2011-08-31 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP4455427B2 (en) * | 2005-06-29 | 2010-04-21 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP4220509B2 (en) * | 2005-09-06 | 2009-02-04 | 株式会社ルネサステクノロジ | Manufacturing method of semiconductor device |
US7569466B2 (en) * | 2005-12-16 | 2009-08-04 | International Business Machines Corporation | Dual metal gate self-aligned integration |
-
2009
- 2009-01-08 JP JP2009553376A patent/JP5676111B2/en not_active Expired - Fee Related
- 2009-01-08 WO PCT/JP2009/050114 patent/WO2009101824A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP5676111B2 (en) | 2015-02-25 |
WO2009101824A1 (en) | 2009-08-20 |
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A621 | Written request for application examination |
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