JPWO2009060521A1

JPWO2009060521A1 - スイッチング電源、スイッチング電源を制御する制御回路、スイッチング電源の制御方法およびモジュール基板

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Publication number: JPWO2009060521A1
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Abstract

本発明は、直流電源の正側端子（Ｎ２１）と負荷の正側端子（Ｎ３１）との間に設けられた第１スイッチ（ＳＷ１）と、第１スイッチ（ＳＷ１）と並列に設けられた第２スイッチ（ＳＷ２）と、第２スイッチ（ＳＷ２）と第１スイッチ（ＳＷ１）の直流電源側のノード（Ｎ１３）との間に設けられた第１キャパシタ（Ｃ１）と、第１キャパシタ（ｃ１）と直流電源の正側端子（Ｎ２１）との間に設けられた第１インダクタ（Ｌ１）と、第１スイッチ（ＳＷ１）をオフした後であり、かつ第１キャパシタ（Ｃ１）両端の電圧が０になる時点またはそれ以前に、第２スイッチ（ＳＷ２）をオフさせる制御回路４０と、を具備するスイッチング電源、スイッチング電源を制御する制御回路、スイッチング電源の制御方法およびモジュール基板である。

Description

本発明はスイッチング電源、スイッチング電源を制御する制御回路、スイッチング電源の制御方法およびモジュール基板に関する。

例えば降圧型のＤＣ−ＤＣコンバータは情報機器に用いられている。このようなＤＣ−ＤＣコンバータにはスイッチを用いたスイッチング電源が用いられている。特許文献１の図２および特許文献２の図２９には、スイッチに並列に、過度電流スイッチとキャパシタとを直列に接続し、さらにこのキャパシタに並列に抵抗を接続したスイッチング電源が開示されている。

特許文献１および特許文献２によれば、スイッチをオンオフした際の過度電流をキャパシタに蓄積し、キャパシタに蓄積された電荷を抵抗で消費することができる。
特開２００６−１７３７１７号公報国際公開第２００５／０４１２３１号パンフレット

しかしながら、特許文献１および特許文献２に記載されたスイッチング電源によれば、キャパシタに蓄積された電荷を抵抗を用い消費するため、抵抗において電力の損失が生じる。

本発明は、上記課題に鑑みなされたものであり、電力損失を抑制することを目的とする。

本発明は、直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、前記第１スイッチと並列に設けられた第２スイッチと、前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせる制御回路と、を具備することを特徴とするスイッチング電源である。本発明によれば、第１インダクタと第１キャパシタとの共振現象を用い、第１キャパシタに充電された電荷を直流電源側に放電することができる。これにより、電力の回生が可能となり、電力損失を抑制することができる。

上記構成において、前記第１インダクタの前記直流電源側のノードと前記直流電源の負側端子との間に設けられた第２キャパシタを具備する構成とすることができる。この構成によれば、第１キャパシタが放電した電荷を第２キャパシタに蓄積し、電力を回生することができる。よって、消費電力を抑制することができる。

上記構成において、前記第１スイッチの前記負荷側のノードと前記直流電源の前記負側端子側との間に設けられた第３スイッチを具備し、前記制御回路は、前記第１スイッチをオフした後に前記第３スイッチをオンさせる構成とすることができる。この構成によれば、第３スイッチを経由する電流により第１キャパシタが放電した電荷を第２キャパシタに充電させることができる。

上記構成において、前記第１インダクタのインダクタンス値をＬ、前記第２スイッチのオン抵抗をＲ、前記第１キャパシタのキャパシタンス値をＣとしたとき、Ｌ＞Ｒ^２×Ｃ／４である構成とすることができる。この構成によれば、第１キャパシタと第１インダクタとの過渡現象を振動させることができる。

上記構成において、前記制御回路は、前記第１キャパシタ両端の電圧が０となった時点で前記第２スイッチをオフさせる構成とすることができる。この構成によれば、電力損失をより抑制することができる。

上記構成において、カソードが前記直流電源側およびアノードが前記負荷側となるように、前記第２スイッチに並列に接続されたダイオードを有する構成とすることができる。この構成によれば、第２スイッチＳＷ２が第１キャパシタ両端の電圧が０となる前にオフしてもダイオードを介して電流を流すことができる。

上記構成において、前記第１キャパシタに並列に設けられた抵抗を具備する構成とすることができる。この構成によれば、第１キャパシタから放電された電荷のうち第２キャパシタに充電されない電荷を上記抵抗により、消費することができる。

上記構成において、前記制御回路は、前記第１キャパシタ両端の電圧差が所定値以下の場合、かつ前記第２スイッチをオンオフするための信号がオフを示す場合、前記第２スイッチをオフさせ、前記第１キャパシタ両端の電位差が所定値より大きい場合、および前記第２スイッチをオンオフさせるための信号がオフを示す場合、の少なくとも一方の場合、前記第２スイッチをオンさせる構成とすることができる。この構成によれば、第１キャパシタ両端の電位差がほぼ０となった時間において、第２スイッチをオフすることができる。

上記構成において、前記制御回路は、前記第２スイッチをオンオフするための信号がオフからオンになると第２スイッチをオンさせ、前記第１キャパシタを流れる電流の絶対値が所定値以上となると第２スイッチをオフさせる構成とすることができる。この構成によれば、第１キャパシタ両端の電位差がほぼ０となった時間において、第２スイッチをオフすることができる。

本発明は、上記スイッチング電源が単一基板に形成されてモジュール基板である。

本発明は、上記スイッチング電源と、前記スイッチング電源から電源が供給される電子部品と、を具備することを特徴とするモジュール基板である。

本発明は、直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、前記第１スイッチと並列に設けられた第２スイッチと、前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、を有するスイッチング電源を制御する制御回路であって、前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせることを特徴とするスイッチング電源を制御する制御回路である。

本発明は、直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、前記第１スイッチと並列に設けられた第２スイッチと、前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、を有するスイッチング電源を制御する制御方法であって、前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせるステップを有することを特徴とするスイッチング電源の制御方法である。

本発明によれば、第１インダクタと第１キャパシタとの共振現象を用い、第１キャパシタに充電された電荷を直流電源側に放電することができる。これにより、電力の回生が可能となり、電力損失を抑制することができる。

図１は比較例に係るスイッチング電源の回路図である。図２は実施例１に係るスイッチング電源の回路図である。図３は実施例１の動作を示す図である。図４は実施例１の動作を示す回路図である。図５は比較例のシミュレーション結果を示す図（その１）である。図６は比較例のシミュレーション結果を示す図（その２）である。図７は実施例１のシミュレーション結果を示す図（その１）である。図８は実施例１のシミュレーション結果を示す図（その２）である。図９は等価回路の回路図である。図１０は等価回路のシミュレーション結果を示す図である。図１１は実施例２に係るスイッチング電源の回路図である。図１２は実施例３に係るスイッチング電源の一部の回路図である。図１３は実施例３の動作を示す図である。図１４は実施例４に係るスイッチング電源の一部の回路図である。図１５は実施例４の動作を示す図である。図１６は実施例５に係るモジュール基板の模式図である。

以下、図面を用い本発明に係る実施例について説明する。

まず、実施例１と比較する比較例について説明する。図１は比較例に係るバック型降圧スイッチング電源の回路図である。図１を参照に、スイッチング電源１０ａには直流電源２０および負荷３０が接続されている。直流電源２０は、電源Ｓ１と内部抵抗Ｒ２から構成される。負荷３０は、等価回路的に抵抗Ｒ３で構成される。

スイッチング電源１０ａは、降圧電源部１４と過度電流抑制部１６ａとからなる。降圧電源部１４は、直流電源２０の正側端子に端子Ｎ２１において接続され、直流電源２０の負側端子に端子Ｎ２２において接続されている。降圧電源部１４は、負荷３０の正側端子に端子Ｎ３１において接続され、負荷３０の負側端子に端子Ｎ３２において接続されている。直流電源２０用の端子Ｎ２１とＮ２２との間に第２キャパシタＣ２が接続され、負荷用の端子Ｎ３１とＮ３２との間に第３キャパシタＣ３が設けられている。端子Ｎ２１とＮ３１との間には第１スイッチＳＷ１およびインダクタＬ２が接続されている。第１スイッチＳＷ１の直流電源２０側のノードがＮ１１、負荷３０側のノードがＮ１２である。ノードＮ１２と負側端子Ｎ２２およびＮ３２との間には第３スイッチＳＷ３が接続されている。

第１スイッチＳＷ１がオンすると、インダクタＬ２を通過し直流電源２０から負荷３０の方向に流れる電流は増加する。第１スイッチＳＷ１がオフするとインダクタＬ２を流れる電流は減少する。第１スイッチＳＷ１は、第３キャパシタＣ３に蓄積されている電荷が一定になるように、すなわち、負荷用の端子Ｎ３１とＮ３２との間の電圧が一定になるように制御される。これにより、端子Ｎ３１とＮ３２との間の電圧は、直流電源２０の電圧に対し低い電圧で一定に維持される。

過度電流抑制部１６ａにおいては、第１スイッチＳＷ１と並列にノードＮ１１とＮ１２との間に、第２スイッチＳＷ２と第１キャパシタＣ１とが接続されている。このように、第２スイッチＳＷ２は第１スイッチＳＷ１と並列に設けられている。第１キャパシタＣ１が第２スイッチＳＷ２とノードＮ１１との間に接続されている。第２スイッチＳＷ２と第１キャパシタＣ１との間がノードＮ１３である。抵抗Ｒ１は、ノードＮ１３とＮ１１との間に第１キャパシタＣ１と並列に接続されている。第２スイッチＳＷ２は第１スイッチＳＷ１が切り換わる際にオンする。これにより、過度電流による電荷は、第１キャパシタＣ１に充電される。充電された電荷は抵抗Ｒ１により消費される。

このように、比較例におけるスイッチング電源においては、降圧電源部１４において直流電源２０の電圧を降圧し、過度電流抑制部１６ａにおいてスイッチングによる過度電流を抑制する。

次に、実施例１について説明する。図２は実施例１に係るバック型降圧スイッチング電源１０の回路図である。図２を参照に、スイッチング電源１０は、降圧電源部１４、過度電流抑制部１６および制御回路４０を有している。降圧電源部１４、直流電源２０および負荷３０は比較例と同じであり説明を省略する。

過渡電流抑制部１６においては、ノードＮ１３とＮ１２との間に、第２スイッチＳＷ２に並列にダイオードＤ１が接続されている。ダイオードＤ１は、カソードが直流電源２０側、アノードが負荷３０側となるように接続されている。第１キャパシタＣ１に並列に抵抗は設けられていない。第１インダクタＬ１が、ノードＮ１１とＮ２１との間に接続されている。つまり、第１インダクタＬ１は第１キャパシタＣ１と端子Ｎ２１との間に接続されている。

制御回路４０は第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３のオンオフを制御する回路である。

降圧電源部１４の動作は比較例と同じであり説明を省略し、過渡電流抑制部１６の動作について説明する。図３は、第１スイッチＳＷ１を流れる電流、第２スイッチＳＷ２を流れる電流、第１キャパシタＣ１両端の電圧、並びに各スイッチＳＷ１、ＳＷ２およびＳＷ３の動作タイミングを時間に対し示した模式図である。なお、電流は、直流電源２０側から負荷３０側に流れる電流を正としている。図４は図２の回路図に各ステップでの電流の流れを示した図である。図３を参照に、時間ｔ０において、第１スイッチＳＷ１および第２スイッチＳＷ２はオフ、第３スイッチＳＷ３はオンしている。時間ｔ０からｔ１の期間においては、ノードＮ１２はほぼ負側端子Ｎ２２の電圧であり、第２インダクタＬ２の電流が減少する。時間ｔ０からｔ１の期間は、第３キャパシタＣ３が充電から放電状態に移行する期間である。

時間ｔ１において、第３スイッチＳＷ３がオフする。時間ｔ２において第１スイッチＳＷ１がオンする。第１スイッチＳＷ１がオンしている間（時間ｔ２からｔ４の間）、図４の実線矢印のように、直流電源２０から負荷３０に電流８０が流れる。図３のように、インダクタＬ１およびＬ２により、第１スイッチＳＷ１を流れる電流８０は徐々に増加する。時間ｔ２からｔ４の期間は、第３キャパシタＣ３が放電から充電状態に移行する期間である。この期間の任意の時間ｔ３において、第２スイッチＳＷ２がオンする。時間ｔ３からｔ４の期間は、第２スイッチＳＷ２はオンしているが第１スイッチＳＷ１もオンしているため、図４のように電流８０は第１スイッチＳＷ１を主に通過する。

図３の時間ｔ４において第１スイッチＳＷ１がオフすると、図４の点線矢印のように、電流８１は第２スイッチＳＷ２を通過し直流電源２０から負荷３０に流れる。時間ｔ４からｔ６の期間、電流８１は徐々に減少し、第１キャパシタＣ１が充電され、第１キャパシタＣ１両端の電圧は増加する。時間ｔ４からｔ６の期間における任意の時間ｔ５において第３スイッチＳＷ３がオンする。時間ｔ６において、第２スイッチＳＷ２を流れる電流８１は０になる。時間ｔ６からｔ７の期間においては、第１キャパシタＣ１と第１インダクタＬ１の共振現象により、図４の破線矢印で示した電流８２のように、直流電源２０の負側端子Ｎ２２から第３スイッチＳＷ３、第２スイッチＳＷ２を経由し第２キャパシタＣ２に電流が流れ、第１キャパシタＣ１の電荷は第２キャパシタＣ２に充電される。時間ｔ７において第１キャパシタＣ１の両端の電圧が０になったとき、つまり第１キャパシタＣ１の電荷が０となったとき第２スイッチＳＷ２がオフし、第２スイッチＳＷ２を流れる電流は０となる。

比較例と実施例１についてシミュレーションを行った結果について説明する。シミュレーションした比較例および実施例１に係るスイッチング電源においては、図１および図２を参照に、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３をｎ型ＭＯＳＦＥＴとした。ｎ型ＭＯＳＦＥＴは、オン抵抗が５ｍΩのＦＥＴとして、ＩＲＦ３７１１の特性を使用した。第２スイッチＳＷ２に用いたＭＯＳＦＥＴは、図２のダイオードＤ１を実質的に内蔵している。第１キャパシタＣ１、第２キャパシタＣ２および第３キャパシタＣ３の容量値をそれぞれ３３０ｎＦ、５６０μＦおよび５６０μＦとし、第２インダクタＬ２のインダクタンス値を７０ｎＨとした。直流電源２０は５Ｖの電源Ｓ１とし、内部抵抗Ｒ２の抵抗値を１０ｍΩとした。負荷３０においては抵抗Ｒ２の抵抗値を１００ｍΩとした。比較例においては、抵抗Ｒ１の抵抗値を５００ｍΩとした。実施例１においては、第１インダクタＬ１のインダクタンスを３０ｎＨとした。

図５は比較例の第１スイッチＳＷ１のゲート電圧、第２スイッチＳＷ２のゲート電圧、第３スイッチＳＷ３のゲート電圧および第１スイッチＳＷ１を流れる電流を任意スケールの時間に対し示した図である。スイッチＳＷ１からＳＷ３はｎ型ＭＯＳＦＥＴのため、ゲート電圧が大きいとオンし、小さいとオフする。図６は比較例の第２スイッチＳＷ２を流れる電流、第２インダクタＬ２を流れる電流、第１キャパシタＣ１を流れる電流および抵抗Ｒ１が消費する電力を示している。なお、第１スイッチＳＷ１の電流はノードＮ１１からＮ１２に流れる電流を正に、第２スイッチＳＷ２の電流はノードＮ１２からＮ１３に流れる電流を正に、第２インダクタ電流はノードＮ１２からＮ３１に流れる電流を正に、第１キャパシタＣ１に流れる電流は、ノードＮ１１からＮ１３に流れる電流を正としている。

図５および図６を参照に、第１スイッチＳＷ１がオフしている時間ｔ９からｔ１２の期間内の時間ｔ１０からｔ１１の期間において、第２スイッチＳＷ２がオンする。これにより、第２スイッチＳＷ２に電流が流れ第１キャパシタＣ１が充電される。充電された電荷は抵抗Ｒ１を流れ放電される。このため、抵抗Ｒ１の消費電力Ｐ１が生じる。

図７は実施例１の第１スイッチＳＷ１のゲート電圧、第２スイッチＳＷ２のゲート電圧、第３スイッチＳＷ３のゲート電圧および第１スイッチＳＷ１を流れる電流を任意スケールの時間に対し示した図である。図８は実施例１の第２スイッチＳＷ２を流れる電流、第１キャパシタＣ１を流れる電流、第１インダクタＬ１を流れる電流および第２キャパシタＣ２を流れる電流を示している。第１スイッチＳＷ１を流れる電流はノードＮ１１からＮ１２を正に、第２スイッチＳＷ２を流れる電流はノードＮ１３からＮ１２を正に、第１キャパシタＣ１を流れる電流はノードＮ１１からＮ１３を正に、第１インダクタＬ１を流れる電流はノードＮ２１からＮ１１を正に、第２キャパシタＣ２を流れる電流はノードＮ２１からＮ２２を正とした。

図７および図８を参照に、時間ｔ６からｔ７の期間において、第１インダクタＬ１に負の電流が流れ、第２スイッチＳＷ２に負の電流が流れる。この電流により、第２キャパシタＣ２が充電される。第２キャパシタＣ２は、Ｑ１の範囲の電荷を放電し、Ｑ２の範囲の電荷を充電する。このように、第１キャパシタＣ１に充電された電荷を第２キャパシタＣ２に充電し、その後第３キャパシタＣ３を充電する際に放電する。このように、第１スイッチＳＷ１のオフの際に生じる過度電流により、第１キャパシタＣ１に充電された電荷を回生することができる。よって、スイッチング電源の効率を向上させることができる。

実施例１によれば、制御回路４０が第１キヤパシタＣ１両端の電圧が０となった時間ｔ７において、第２スイッチＳＷ２をオフさせる。これにより、第１インダクタＬ１と第１キャパシタＣ１との共振現象を用い、第１キャパシタＣ１に充電された電荷を直流電源２０側に放電することができる。これにより、電力の回生が可能となり、電力損失を抑制することができる。第１キャパシタＣ１に充電された電荷をすべて第２キャパシタＣ２に放電するためには、実施例１のように第２スイッチＳＷ２は時間ｔ７にオフすることが好ましい。しかしながら、制御回路４０が、第１スイッチＳＷ１がオフした後であり、かつ第１キャパシタＣ１の両端の電圧が０になる時点またはそれ以前（すなわち時間ｔ４からｔ７の間）に、第２スイッチＳＷ２をオフさせてもよい。時間６と時間７との間に第２スイッチＳＷ２をオフさせることでも、第１キャパシタＣ１に充電された電荷を放電させることができる。

また、第２キャパシタＣ２が第１インダクタＬ１の直流電源２０側の正側端子Ｎ２１と直流電源２０の負側端子Ｎ２２との間に接続されていることが好ましい。これにより、第１キャパシタＣ１が放電した電荷を第２キャパシタＣ２に蓄積し、電力を回生することができる。よって、消費電力を抑制することができる。

さらに、制御回路４０は、第１スイッチＳＷ１をオフした後に第３スイッチＳＷ３をオンさせる。これにより、第３スイッチＳＷ３を経由する図３の電流８２により第１キャパシタＣ１が放電した電荷を第２キャパシタＣ２に充電することができる。第３スイッチＳＷ３は、第１スイッチＳＷ１のオフ直後にオンすることが好ましい。

図２のように、カソードが直流電源２０側およびアノードが負荷３０側となるように、第２スイッチに並列にダイオードＤ１が接続されている。これにより、第２スイッチＳＷ２が時間ｔ７より早くオフしてもノードＮ１２からノードＮ１１にダイオードＤ１を介して電流を流すことができる。

図２のように、スイッチング電源１０は、単一基板６０に形成されている。このように、スイッチング電源１０は単一基板６０に形成されたモジュール基板でもよい。

次に、第１インダクタＬ１のインダクタンス値Ｌの好ましい範囲について説明する。図９は第２スイッチＳＷ２と第３スイッチＳＷ３がオンしている図３の時間ｔ５からｔ７の期間における図２の等価回路である。抵抗Ｒ０は、直流電源２０の内部抵抗Ｒ２、第２スイッチＳＷ２および第３スイッチＳＷ３のオン抵抗の和である。第１インダクタＬ１のインダクタンス値をＬ、第１キャパシタＣ１の容量値をＣ、抵抗Ｒ０の抵抗値をＲ、図９の等価回路を流れる電流をＩ、時間をｔとすると、図９の等価回路の回路方程式は、数１となる。

数１より、第１キャパシタＣ１と第１インダクタＬ１との過渡現象が振動する条件は、第１キャパシタＣ１の容量値をＣ、第１インダクタＬ１のインダクタンス値をＬとすると数２となる。

第１スイッチＳＷ１がオフする時間ｔ４をｔ＝０、ｔ＝０のときの電流をＩ_０としたときの第１キャパシタＣ１の両端の電圧Ｖｃは、数３となる。

ここで、

図１０は、数３を用い第１インダクタＬ１のインダクタンス値Ｌを変え、第１キャパシタＣ１両端の電圧Ｖｃの時間依存を示した図である。インダクタンス値Ｌが大きくなると電圧の変動が大きくなる。Ｌが３０ｎＨでは、第１キャパシタＣ１の電圧が負になる。電圧Ｖｃが０となる時点で第２スイッチＳＷ２をオフする。第１キャパシタＣ１の電圧が負になることにより、図３の電流８２が流れ、第１キャパシタＣ１が放電した電荷を第２キャパシタＣ２に充電させることができる。図９および数３のように、この過渡現象には負荷抵抗Ｒ３は関与しない。よって、第２スイッチＳＷ２をオフするタイミングが定まれば、スイッチング電源に接続される負荷によらず、第１キャパシタＣ１が放電した電荷を第２キャパシタＣ２に充電させることができる。

実施例２は、第１キャパシタＣ１に並列に抵抗Ｒ１を接続した例である。図１１を参照に、実施例２に係るスイッチング電源は第１キャパシタＣ１に並列に抵抗Ｒ１が接続されている。その他の構成は実施例１の図２と同じである。なお、図１１では制御回路４０は図示していない。実施例２によれば、第１キャパシタＣ１から放電された電荷のうち第２キャパシタＣ２に充電されない電荷を抵抗Ｒ１により、消費することができ、第１スイッチＳＷ１における発熱を抑えることができる。

実施例３は実施例１に係るスイッチング電源の制御回路４０の一例であり、第１キャパシタＣ１両端の電位差で第２スイッチＳＷ２を制御する例である。図１２は実施例３の過度電流抑制部１６および制御回路４０の一部を示す回路図である。図１２を参照に、制御回路４０は電圧検知回路５０、バッファ回路４２およびＯＲ回路４４を有している。電圧検知回路５０は、ノードＮ１１とＮ１３との電圧差が所定値以下の場合ローレベルを、所定値以上の場合ハイレベルを出力する。所定値を小さくすることにより、電圧検知回路５０は、ノードＮ１１とＮ１３との電圧差がほぼ０のときローレベルを信号Ｖ５０として出力する。バッファ回路４２は、信号Ｖ５０を所定のレベルに整形し信号Ｖ４２としてＯＲ回路４４に出力する。ＯＲ回路４４は、第２スイッチＳＷ２をオンオフするための信号Ｖｏｎおよび信号Ｖ４２の少なくとも一方がハイレベルの場合、制御信号Ｖｓｗ２としてハイレベルを第２スイッチＳＷ２に出力する。これにより、第２スイッチＳＷ２はオンする。一方、信号Ｖｏｎおよび信号Ｖ４２がいずれもローレベルの場合、制御信号Ｖｓｗ２としてローレベルを第２スイッチＳＷ２に出力する。これにより、第２スイッチＳＷ２はオフする。

図１３は信号Ｖｏｎ、第１キャパシタＣ１両端の電圧、第１スイッチＳＷ１のオンオフ、および第２スイッチＳＷ２のオンオフを時間に対し示した図である。図１３を参照に、時間ｔ０においては、信号Ｖｏｎはローレベル、第１キャパシタＣ１両端の電圧は０Ｖ、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はオフである。時間ｔ３において、第２スイッチＳＷ２はオンする。時間ｔ４において、第１スイッチＳＷ１がオフすると、信号Ｖ５０およびＶ４２はハイレベルとなる。制御信号Ｖｓｗ２はハイレベルのままであり、第２スイッチＳＷ２はオンしたままである。時間ｔ４とｔ７との間の期間で信号Ｖｏｎがローレベルとなるが、信号Ｖ５０およびＶ４２はハイレベルであるため、第２スイッチＳＷ２はオンのままである。時間ｔ７において、第１キャパシタＣ１両端の電圧が０になると、信号Ｖ５０およびＶ４２がローレベルとなり、第２スイッチＳＷ２はオフする。

実施例３においては、制御回路４０は、第１キャパシタＣ１両端の電圧差が所定値以下の場合、かつ第２スイッチＳＷ２をオンオフするための信号Ｖｏｎがオフを示す場合、第２スイッチＳＷ２をオフさせる。一方、第１キャパシタＣ１両端の電位差が所定値より大きい場合、および第２スイッチＳＷ２をオンオフさせるための信号Ｖｏｎがオフを示す場合、の少なくとも一方の場合、制御回路４０は第２スイッチＳＷ２をオンさせる。これにより、第１キャパシタＣ１両端の電位差がほぼ０となった時間ｔ７において、第２スイッチＳＷ２をオフさせることができる。図２を参照に、ダイオードＤ１に順方向電流が流れると、ターンオン電圧の相当する消費電力が発生する。実施例３によれば、ダイオードＤ１を介した電流がほとんど流れないため消費電力を削減することができる。

実施例４は実施例１に係るスイッチング電源の制御回路４０の別の一例であり、第１キャパシタＣ１を流れる電流を検知し第２スイッチＳＷ２を制御する例である。図１４は実施例４の過度電流抑制部１６および制御回路４０の一部を示す回路図である。図１４を参照に、制御回路４０はコンパレータ回路５２およびフリップフロップ回路４８を有している。過度電流抑制部１６のノードＮ１３と第１キャパシタＣ１との間の線路の近くに電流検出コイルＬ３を配置する。第１キャパシタＣ１の電流は、コイルＬ３により電圧ＶＬ３に変換される。コンパレータ回路５２は、コイルＬ３の電圧ＶＬ３が所定電圧ＶＣ０に達すると、信号Ｖ５２としてハイレベルをフリップフロップ回路４８のリセットＲに出力する。ここで、所定電圧ＶＣ０は、第１キャパシタＣ１電流の最小値に近い所定値ＩＣ０に対応する。フリップフロップ回路４８のセットＳには信号Ｖｏｎが事前に入力する。フリップフロップ回路４８の出力Ｑは制御信号Ｖｓｗ２として第２スイッチＳＷ２に出力する。フリップフロップ回路４８は、信号Ｖｏｎがハイレベルとなると制御信号Ｖｓｗ２としてハイレベルを出力し、信号Ｖ５２がハイレベルとなると制御信号Ｖｓｗ２としてローレベルを出力する。

なお、図１４において、ノードＮ１３と第１キャパシタＣ１との間に数十ｍΩ以下の低抵抗を接続し、低抵抗両端の電圧より、第１キャパシタＣ１を流れる電流を検知してもよい。以上のように、第１キャパシタＣ１の電流検出のために、コイルＬ３や低抵抗を用いることにより、消費電力を抑制することができる。

図１５は信号Ｖｏｎ、第１スイッチＳＷ１のオンオフ、第２スイッチＳＷ２のオンオフ、第１キャパシタＣ１両端の電圧、第１キャパシタＣ１を流れる電流（ノードＮ１３からＮ１１に流れる電流を正とした）、コイルＬ３両端の電圧ＶＬ３、コンパレータ回路５２の出力信号Ｖ５２を時間に対し示した図である。図１５を参照に、時間ｔ０においては、信号Ｖｏｎはローレベル、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はオフ、第１キャパシタＣ１電圧は０Ｖ、第１キャパシタＣ１電流は０、コンパレータ回路５２の出力はローレベルである。時間ｔ３において、信号Ｖｏｎがハイレベルとなると、フリップフロップ回路４８にはハイレベルがセットされ、第２スイッチＳＷ２がオンする。時間ｔ４において、第１スイッチＳＷ１がオフしても、フリップフロップ回路４８はハイレベルを保持したままであり、第２スイッチＳＷ２はオンしたままである。時間ｔ４からｔ７の期間において、第１キャパシタＣ１電流が正から減少し負になるに従い、コイルＬ３の電圧ＶＬ３は負から増加し正になる。第１キャパシタＣ１電流が最小になる直前の時間ｔ１３において、第１キャパシタＣ１電流は所定値ＩＣ０となる。所定値ＩＣ０に対応するコイルＬ３の電圧が所定電圧ＶＣ０である。

時間ｔ４からｔ７の期間において、信号Ｖｏｎがローレベルとなるが、フリップフロップ回路４８はハイレベルを保持したままであり、第２スイッチＳＷ２はオンのままである。時間ｔ１３において、第１キャパシタＣ１の電流が所定値ＩＣ０以下（絶対値では所定値以上）になると、コイルＬ３両端の電圧ＶＬ３は所定電圧ＶＣ０以上となる。これにより、コンパレータ回路５２の出力信号Ｖ５２がハイレベルとなる。よって、フリップフロップ回路４８がリセットされ、制御信号Ｖｓｗ２はローレベルとなり、第２スイッチＳＷ２はオフする。時間ｔ７において、第１キャパシタＣ１の電流が所定値ＩＣ０以上となるためコイルＬ３両端の電圧ＶＬ３は所定電圧ＶＣ０以下となり、コンパレータ回路５２の出力信号Ｖ５２はローレベルとなる。

実施例４においては、制御回路４０は、第２スイッチＳＷ２をオンオフするための信号Ｖｏｎがオフからオンになると第２スイッチＳＷ２をオンさせる。さらに、第１キャパシタＣ１を流れる電流の絶対値が所定値以上となると第２スイッチＳＷ２をオフさせる。これにより、第１キャパシタＣ１を流れる電流がほぼ最大となった時間ｔ７において、第２スイッチＳＷ２をオフすることができる。よって、実施例３と同様に、消費電力を削減することができる。

実施例５は、スイッチング電源が電子部品と同じ基板に形成されたモジュール基板の例である。図１６を参照に、マザーボード７０は、実施例１から実施例４のいずれかのスイッチング電源を組み込んだモジュール１００と、ＣＰＵ等の電子部品９０と、ＰＣＢ基板等の基板６０を有している。スイッチング電源モジュール１００および電子部品９０は同一基板６０に搭載されている。スイッチング電源モジュール１００は、端子６２に供給される直流電圧を降圧し、電子部品９０に供給する。これにより、マザーボード７０の消費電力を削減することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims

直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、
前記第１スイッチと並列に設けられた第２スイッチと、
前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、
前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、
前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせる制御回路と、を具備することを特徴とするスイッチング電源。
前記第１インダクタの前記直流電源側のノードと前記直流電源の負側端子との間に設けられた第２キャパシタを具備することを特徴とする請求項１記載のスイッチング電源。
前記第１スイッチの前記負荷側のノードと前記直流電源の前記負側端子側との間に設けられた第３スイッチを具備し、
前記制御回路は、前記第１スイッチをオフした後に前記第３スイッチをオンさせることを特徴とする請求項２記載のスイッチング電源。
前記第１インダクタのインダクタンス値をＬ、前記第２スイッチのオン抵抗をＲ、前記第１キャパシタのキャパシタンス値をＣとしたとき、
Ｌ＞Ｒ^２×Ｃ／４
であることを特徴とする請求項１から３のいずれか一項記載のスイッチング電源。
前記制御回路は、前記第１キャパシタ両端の電圧が０となった時点で前記第２スイッチをオフさせることを特徴とする請求項１から４のいずれか一項記載のスイッチング電源。
カソードが前記直流電源側およびアノードが前記負荷側となるように、前記第２スイッチに並列に接続されたダイオードを有することを特徴とする請求項１から５のいずれか一項記載のスイッチング電源。
前記第１キャパシタに並列に設けられた抵抗を具備することを特徴とする請求項１から６のいずれか一項記載のスイッチング電源。
前記制御回路は、
前記第１キャパシタ両端の電圧差が所定値以下の場合、かつ前記第２スイッチをオンオフするための信号がオフを示す場合、前記第２スイッチをオフさせ、
前記第１キャパシタ両端の電位差が所定値より大きい場合、および前記第２スイッチをオンオフさせるための信号がオフを示す場合、の少なくとも一方の場合、前記第２スイッチをオンさせることを特徴とする請求項１から７のいずれか一項記載のスイッチング電源。
前記制御回路は、
前記第２スイッチをオンオフするための信号がオフからオンになると第２スイッチをオンさせ、
前記第１キャパシタを流れる電流の絶対値が所定値以上となると第２スイッチをオフさせることを特徴とする請求項１から７のいずれか一項記載のスイッチング電源。
請求項１から９のいずれか一項記載のスイッチング電源が単一基板に形成されてモジュール基板。
請求項１から９のいずれか一項記載のスイッチング電源と、
前記スイッチング電源から電源が供給される電子部品と、
を具備することを特徴とするモジュール基板。
直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、前記第１スイッチと並列に設けられた第２スイッチと、前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、を有するスイッチング電源を制御する制御回路であって、
前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせることを特徴とするスイッチング電源を制御する制御回路。
直流電源の正側端子と負荷の正側端子との間に設けられた第１スイッチと、前記第１スイッチと並列に設けられた第２スイッチと、前記第２スイッチと前記第１スイッチの前記直流電源側のノードとの間に設けられた第１キャパシタと、前記第１キャパシタと前記直流電源の正側端子との間に設けられた第１インダクタと、を有するスイッチング電源を制御する制御方法であって、
前記第１スイッチをオフした後であり、かつ前記第１キャパシタ両端の電圧が０になる時点またはそれ以前に、前記第２スイッチをオフさせるステップを有することを特徴とするスイッチング電源の制御方法。