JPWO2005091376A1 - Organic vertical transistor and manufacturing method thereof - Google Patents
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Abstract
有機縦形トランジスタにおいて、集積化を容易にするとともに、オン電流の上昇、及びオフ電流の低減を可能としつつ短チャネル化を図ることができる有機縦形トランジスタ及びその製造方法を提供する。基板上に垂直方向に積層されるソース電極と、このソース電極上に垂直方向に積層されるソース・ドレイン電極間絶縁膜と、このソース・ドレイン電極間絶縁膜上に垂直方向に積層されるドレイン電極と、前記基板上の水平方向であって、前記ソース電極と、前記ソース・ドレイン電極間絶縁膜と、前記ドレイン電極のそれぞれの両側に接触するように積層される有機半導体活性層と、この有機半導体活性層に接触するように積層されるゲート絶縁膜と、このゲート絶縁膜に接触するように積層されるゲート電極と、を有し、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体活性層各々を加工する。(EN) Provided are an organic vertical transistor, which can be integrated easily, and can have a short channel while increasing an on-current and reducing an off-current, and a manufacturing method thereof. A source electrode vertically stacked on the substrate, a source-drain electrode insulating film vertically stacked on the source electrode, and a drain vertically stacked on the source-drain electrode insulating film. An electrode, a horizontal direction on the substrate, the source electrode, the source-drain electrode insulating film, and an organic semiconductor active layer laminated so as to contact both sides of the drain electrode, A gate insulating film laminated so as to contact the organic semiconductor active layer, and a gate electrode laminated so as to contact the gate insulating film, the gate electrode, the gate insulating film, and the organic semiconductor active layer. Process each layer.
Description
本発明は、有機縦形トランジスタおよびその製造方法に関するものである。 The present invention relates to an organic vertical transistor and a method for manufacturing the same.
近年、軽量、フレキシブルなプラスチック基板上に作製可能なトランジスタとして、有機トランジスタの研究が活発に行われている。ここで、有機トランジスタの高駆動能力実現には、リソグラフィの制約なしに短チャネル化が可能な縦形構造が望ましく、盛んに研究が行われている。 In recent years, as a transistor that can be formed on a lightweight and flexible plastic substrate, research on an organic transistor has been actively conducted. Here, in order to realize a high driving capability of the organic transistor, a vertical structure capable of shortening the channel without restriction of lithography is desirable, and research is actively conducted.
従来の単結晶シリコン（Ｓｉ）系の静電誘導トランジスタ（ＳＩＴ）及び非晶質Ｓｉ系の静電誘導トランジスタを有機材料に適用したトランジスタ（下記特許文献１、非特許文献１参照）が提案されており、現在では、有機ＥＬ素子との積層構造について研究が実施されている。また、縦形構造を有する電荷注入制御型有機トランジスタ（下記特許文献２、非特許文献２参照）が提案されている。電界効果トランジスタ（ＦＥＴ）としては、トップ＆ボトムコンタクト型ＦＥＴ（下記特許文献３、非特許文献３参照）が提案されており、チャネル長０．５μｍのトランジスタ動作に成功している。また、エンボス形成したＶ溝に斜めにトランジスタ構造を形成する方法（下記非特許文献４参照）が示されている。更に、フォトレジスト膜厚で規定された縦形領域でのＦＥＴ作製方法（下記非特許文献５参照）が提案されている。
A transistor in which a conventional single crystal silicon (Si)-based static induction transistor (SIT) and an amorphous Si-based static induction transistor are applied to an organic material (see
また、ガラス基板上に形成可能である非晶質Ｓｉによる縦形トランジスタ（下記非特許文献６参照）が報告されており、また、トランジスタの縦形化の提案、種々のデバイス構造と高駆動能力化や、ゲート（Ｇ）−ソース（Ｓ）、ドレイン（Ｄ）間の寄生容量低減を図り自己整合化を行った自己整合縦形トランジスタと集積化した高性能回路特性（下記非特許文献７参照）が報告されている。
In addition, a vertical transistor made of amorphous Si that can be formed on a glass substrate (see Non-Patent
さらに、下記特許文献４では、正六角形構造を有する縦形トランジスタが、下記特許文献５ではショートチャネル構造を有するトランジスタが、下記特許文献６では新しいグリッド構造を有する有機トランジスタが、また下記特許文献７ではソース／有機半導体／ドレインの縦形構造に対し、絶縁膜／ゲート電極構造を有する有機縦形トランジスタが報告されている。
上記に示したように、従来より種々の縦形トランジスタの作製法が提案されているが、有機トランジスタの実用化、回路試作を考えるならば、活性層のパターニングによる集積化が必須の課題である。また、有機トランジスタにより駆動するデバイス、例えば大面積液晶ディスプレイや有機エレクトロルミネッセンス素子を考えた場合、大きな駆動電流を得るためには、短チャネル化が必要不可欠となる。反面、短チャネルトランジスタを実現しようとすると、トランジスタの微細化に伴いオフ電流の増加が懸念される。例えば、蓄積動作モードのトランジスタ動作においては、低電流域ではオーミック電流、高電流域では空間電荷制限電流が流れる。そのため、ゲート電極／ゲート絶縁膜構造から離れ、ゲート電界により空乏化できないソース−ドレイン間の半導体層断面積が増大すると、大きなオフ電流の増大を招き、トランジスタとして使用できない。 As described above, various vertical transistor fabrication methods have been proposed in the past, but integration of the active layer by patterning the active layer is an indispensable subject when considering practical application of organic transistors and circuit trial production. Further, when considering a device driven by an organic transistor, for example, a large-area liquid crystal display or an organic electroluminescence element, shortening the channel becomes indispensable in order to obtain a large driving current. On the other hand, when attempting to realize a short channel transistor, there is a concern that the off current will increase with the miniaturization of the transistor. For example, in the transistor operation in the accumulation operation mode, an ohmic current flows in the low current region and a space charge limited current flows in the high current region. Therefore, if the semiconductor layer cross-sectional area between the source and the drain which cannot be depleted by the gate electric field increases away from the gate electrode/gate insulating film structure, a large increase in off current is caused, and the transistor cannot be used as a transistor.
さて、有機トランジスタにより縦形構造を実現する際の条件として、（１）ＦＥＴ動作すること、（２）ゲート電極パターンにより、ゲート絶縁膜／有機半導体層をパターニングすること、（３）低寄生容量化のため、ソース、ドレインが絶縁物を介して縦方向に形成されること、（４）ソース／絶縁膜／ドレイン構造の両側に、チャネルとなる有機半導体／ゲート絶縁膜／ゲート電極を囲むように形成することで、一対のソース・ドレイン領域に対し、チャネル幅を二倍とする構造を取ること、（５）ソース−ドレイン間の絶縁膜が、価電子帯近傍に局在準位を多く含む膜であり、バックゲート効果が抑制可能なこと、（６）縦形構造が４５°から７５°の斜め構造であること、（７）ソース／絶縁膜／ドレイン縦構造形成後、良好な有機層形成のための界面活性剤処理を行うこと、（８）ソース／絶縁膜／ドレイン縦構造を平滑加工が可能な三層構造レジストを使用し加工すること、（９）ゲート絶縁膜としてアルミナを使用すること、等の条件が必要ないしは望ましい。しかしながら、（１）〜（４）のすべての条件を基本として、（５）〜（９）の種々の組合せを持つ有機縦形トランジスタ構造は、これまで報告が無かった。 Now, as conditions for realizing a vertical structure with an organic transistor, (1) FET operation, (2) gate insulating film/organic semiconductor layer patterning with a gate electrode pattern, (3) reduction of parasitic capacitance Therefore, the source and the drain are formed in the vertical direction through the insulator. (4) On both sides of the source/insulating film/drain structure, surround the organic semiconductor/gate insulating film/gate electrode to be the channel. By forming it, the channel width is doubled with respect to the pair of source/drain regions. (5) The insulating film between the source and the drain contains many localized levels near the valence band. It is a film and can suppress the back gate effect, (6) the vertical structure is an oblique structure of 45° to 75°, and (7) the formation of a good organic layer after the formation of the source/insulating film/drain vertical structure. (8) processing the source/insulating film/drain vertical structure using a three-layer structure resist capable of smoothing, and (9) using alumina as the gate insulating film. Conditions such as that are necessary or desirable. However, the organic vertical transistor structure having various combinations of (5) to (9) based on all the conditions of (1) to (4) has not been reported so far.
本発明は、上記状況に鑑みて、集積化を容易にするとともに、オン電流の上昇、及びオフ電流の低減を可能としつつ短チャネル化を図ることができる有機縦形トランジスタ及びその製造方法を提供することを目的とする。 In view of the above situation, the present invention provides an organic vertical transistor that facilitates integration and can achieve a short on-channel while increasing an on-current and reducing an off-current, and a manufacturing method thereof. The purpose is to
本発明は、上記目的を達成するために、
〔１〕有機縦形トランジスタにおいて、基板上に垂直方向に積層されるソース電極と、このソース電極上に垂直方向に積層されるソース・ドレイン電極間絶縁膜と、このソース・ドレイン電極間絶縁膜上に垂直方向に積層されるドレイン電極と、前記基板上の水平方向であって、前記ソース電極と、前記ソース・ドレイン電極間絶縁膜と、前記ドレイン電極のそれぞれの両側に接触するように積層される有機半導体活性層と、この有機半導体活性層に接触するように積層されるゲート絶縁膜と、このゲート絶縁膜に接触するように積層されるゲート電極と、を有し、前記ゲート電極、前記ゲート絶縁膜、前記有機半導体活性層各々を加工する、ことを特徴とする。The present invention, in order to achieve the above object,
[1] In an organic vertical transistor, a source electrode vertically stacked on a substrate, a source-drain electrode insulating film vertically stacked on the source electrode, and a source-drain electrode insulating film on the source electrode. A drain electrode that is vertically stacked on the substrate, a drain electrode that is on the substrate in the horizontal direction, and the source electrode, the source-drain electrode insulating film, and the drain electrode that are stacked on both sides of the drain electrode. An organic semiconductor active layer, a gate insulating film laminated so as to be in contact with the organic semiconductor active layer, and a gate electrode laminated so as to be in contact with the gate insulating film. Each of the gate insulating film and the organic semiconductor active layer is processed.
〔２〕上記〔１〕記載の有機縦形トランジスタにおいて、前記ソース・ドレイン電極として、有機導電性高分子膜を用いることを特徴とする。 [2] In the organic vertical transistor according to [1], an organic conductive polymer film is used as the source/drain electrodes.
〔３〕上記〔２〕記載の有機縦形トランジスタにおいて、前記有機導電性高分子膜がＰｏｌｙ（ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）／Ｐｏｌｙ（Ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）膜であることを特徴とする。 [3] In the organic vertical transistor according to [2], the organic conductive polymer film is a poly(ethylenedioxythiophene)/Poly(styrenesulfonate) film.
〔４〕上記〔２〕記載の有機縦形トランジスタにおいて、前記有機導電性高分子膜がチオフェン系有機膜であることを特徴とする。 [4] In the organic vertical transistor described in [2] above, the organic conductive polymer film is a thiophene-based organic film.
〔５〕上記〔１〕〜〔４〕の何れか一項記載の有機縦形トランジスタにおいて、前記トランジスタのゲート絶縁膜がＡｌ2Ｏ3ないしはそれから化学量論組成のずれた材料であることを特徴とする。[5] In the organic vertical transistor according to any one of [1] to [4], the gate insulating film of the transistor is Al 2 O 3 or a material having a stoichiometric composition shifted from that of Al 2 O 3. To do.
〔６〕上記〔１〕〜〔４〕の何れか一項記載の有機縦形トランジスタにおいて、前記トランジスタのゲート絶縁膜がＴａ2Ｏ5ないしはそれから化学量論組成のずれた材料であることを特徴とする。[6] In the organic vertical transistor according to any one of [1] to [4], the gate insulating film of the transistor is Ta 2 O 5 or a material having a stoichiometric composition deviated from Ta 2 O 5. To do.
〔７〕上記〔１〕〜〔６〕の何れか一項記載の有機縦形トランジスタにおいて、前記有機半導体活性層がペンタセンであることを特徴とする。 [7] In the organic vertical transistor according to any one of [1] to [6], the organic semiconductor active layer is pentacene.
〔８〕上記〔１〕〜〔６〕の何れか一項記載の有機縦形トランジスタにおいて、前記有機半導体活性層がポリ−３−ヘキシルチオフェンであることを特徴とする。 [8] In the organic vertical transistor according to any one of [1] to [6], the organic semiconductor active layer is poly-3-hexylthiophene.
〔９〕上記〔１〕〜〔８〕の何れか一項記載の有機縦形トランジスタにおいて、前記ソース・ドレイン電極間絶縁膜がシリコン窒化膜であることを特徴とする。 [9] In the organic vertical transistor according to any one of [1] to [8], the insulating film between the source and drain electrodes is a silicon nitride film.
〔１０〕上記〔１〕〜〔８〕の何れか一項記載の有機縦形トランジスタにおいて、前記ソース・ドレイン電極間絶縁膜が有機絶縁性材料であることを特徴とする。 [10] The organic vertical transistor according to any one of the above [1] to [8], wherein the source-drain electrode insulating film is an organic insulating material.
〔１１〕上記〔１〕〜〔１０〕の何れか一項記載の有機縦形トランジスタにおいて、前記ゲート電極として、有機導電性高分子膜を用いることを特徴とする。 [11] In the organic vertical transistor according to any one of [1] to [10], an organic conductive polymer film is used as the gate electrode.
〔１２〕上記〔１１〕記載の有機縦形トランジスタにおいて、前記ゲート電極としての有機導電性高分子膜がＰｏｌｙ（ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）／Ｐｏｌｙ（Ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）膜であることを特徴とする。 [12] In the organic vertical transistor described in [11], the organic conductive polymer film as the gate electrode is a poly(ethylenedioxythiophene)/Poly(styrenesulfone) film.
〔１３〕上記〔１〕〜〔１２〕の何れか一項記載の有機縦形トランジスタにおいて、前記基板がガラス基板であることを特徴とする。 [13] In the organic vertical transistor according to any one of [1] to [12], the substrate is a glass substrate.
〔１４〕上記〔１〕〜〔１２〕の何れか一項記載の有機縦形トランジスタにおいて、前記基板がプラスチック基板であることを特徴とする。 [14] In the organic vertical transistor according to any one of [1] to [12], the substrate is a plastic substrate.
〔１５〕上記〔１〕〜〔１４〕の何れか一項記載の有機縦形トランジスタにおいて、前記縦形構造の形成角度が基板面に対し４５°から７５°であることを特徴とする。 [15] In the organic vertical transistor according to any one of [1] to [14], the formation angle of the vertical structure is 45° to 75° with respect to the substrate surface.
〔１６〕上記〔１〕〜〔１５〕の何れか一項記載の有機縦形トランジスタにおいて、前記有機導電性高分子膜形成以前にその膜質向上可能な表面処理を施すことを特徴とする。 [16] The organic vertical transistor according to any one of the above [1] to [15], characterized by being subjected to a surface treatment capable of improving the film quality thereof before the formation of the organic conductive polymer film.
〔１７〕上記〔１６〕記載の有機縦形トランジスタにおいて、前記表面処理が界面活性剤処理であることを特徴とする。 [17] In the organic vertical transistor described in [16], the surface treatment is a surfactant treatment.
〔１８〕上記〔１７〕記載の有機縦形トランジスタにおいて、前記界面活性剤処理がヘキサメチルジシラザン処理であることを特徴とする。 [18] The organic vertical transistor according to the above [17], characterized in that the surfactant treatment is hexamethyldisilazane treatment.
〔１９〕上記〔１７〕記載の有機縦形トランジスタにおいて、前記界面活性剤処理がオクタデシルトリクロロシラン処理であることを特徴とする。 [19] In the organic vertical transistor described in [17], the surfactant treatment is octadecyltrichlorosilane treatment.
〔２０〕上記〔１〕〜〔１９〕の何れか一項記載の有機縦形トランジスタにおいて、前記ソース電極／前記ソース・ドレイン電極間絶縁膜／前記ドレイン電極の加工で、三層レジスト加工を用いることを特徴とする。 [20] In the organic vertical transistor according to any one of [1] to [19], a three-layer resist process is used for processing the source electrode/the source-drain electrode insulating film/the drain electrode. Is characterized by.
〔２１〕上記〔１〕〜〔２０〕の何れか一項記載の、有機縦形トランジスタを作製する有機縦形トランジスタの製造方法。 [21] A method for manufacturing an organic vertical transistor according to any one of [1] to [20] above, which is for manufacturing the organic vertical transistor.
〔２２〕有機縦形トランジスタの製造方法において、垂直方向に積層して加工したソース・ドレイン部に有機半導体活性層／ゲート絶縁膜／ゲート電極を縦形に形成し、リソグラフィとドライエッチングを用いパターニング・加工することによって、集積可能な構造にすることを特徴とする。 [22] In a method of manufacturing an organic vertical transistor, an organic semiconductor active layer/gate insulating film/gate electrode is vertically formed in a source/drain portion which is vertically stacked and processed, and patterning/processing is performed by using lithography and dry etching. It is characterized by making it possible to integrate the structure.
基板上に垂直方向に積層されるソース電極と、このソース電極上に垂直方向に積層されるソース・ドレイン電極間絶縁膜と、このソース・ドレイン電極間絶縁膜上に垂直方向に積層されるドレイン電極と、前記基板上の水平方向であって、前記ソース電極と、前記ソース・ドレイン電極間絶縁膜と、前記ドレイン電極のそれぞれの両側の側面に接触するように積層される有機半導体活性層と、この有機半導体活性層に接触するように積層されるゲート絶縁膜と、このゲート絶縁膜に接触するように積層されるゲート電極とを設け、ゲート電極、ゲート絶縁膜、有機半導体活性層各々を加工するようにしたことで、集積化を容易にするとともに、短チャネル化を図ることができるようにした。 A source electrode vertically stacked on the substrate, a source-drain electrode insulating film vertically stacked on the source electrode, and a drain vertically stacked on the source-drain electrode insulating film. An electrode, a horizontal direction on the substrate, the source electrode, the source-drain electrode insulating film, and an organic semiconductor active layer stacked so as to contact side surfaces on both sides of the drain electrode, respectively. A gate insulating film laminated so as to be in contact with the organic semiconductor active layer and a gate electrode laminated so as to be in contact with the gate insulating film, and the gate electrode, the gate insulating film and the organic semiconductor active layer are respectively provided. The processing facilitates integration and shortens the channel length.
以下、本発明の実施の形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail.
図１は本発明の実施例を示す有機縦形トランジスタの模式図である。 FIG. 1 is a schematic view of an organic vertical transistor showing an embodiment of the present invention.
この図において、１は基板、２はその基板１上に垂直方向に積層されるソース電極、３はそのソース電極２上に垂直方向に積層されるソース・ドレイン電極間絶縁膜、４はそのソース・ドレイン電極間絶縁膜３上に垂直方向に積層されるドレイン電極、５は基板１上の水平方向であって、ソース電極２、ソース・ドレイン電極間絶縁膜３、ドレイン電極４の側面に接触するように積層される有機半導体活性層、６はその有機半導体活性層５に接触するように積層されるゲート絶縁膜、７はそのゲート絶縁膜６に接触するように積層されるゲート電極である。
In this figure, 1 is a substrate, 2 is a source electrode vertically stacked on the
このように、この有機縦形トランジスタは、ソース電極２上にソース・ドレイン電極間絶縁膜３、ドレイン電極４を持つ。このソース・ドレイン電極間絶縁膜３の膜厚が、トランジスタのチャネル長となる。その後、有機半導体活性層５、ゲート絶縁膜６、ゲート電極７を形成加工することで有機縦形トランジスタが完成する。
Thus, the organic vertical transistor has the source-drain
この有機縦形トランジスタの有機半導体活性層５としては、蒸着系を中心に研究されているペンタセンや、塗布型ポリマー材料であるポリ−３−ヘキシルチオフェン等、種々の有機材料が適用可能である。ゲート絶縁膜６には、有機半導体活性層５にダメージを与えない膜が望ましいが、材料系として絶縁性を有する無機、有機の様々な材料系が適用可能である。ソース電極２、ドレイン電極４、ゲート電極７についても、無機、有機を問わず種々の材料系が適用可能である。ただし、ゲート電極７については、仕事関数がトランジスタのしきい電圧に影響する点を考慮する必要がある。また、ソース電極２、ドレイン電極４、ゲート電極７については、チャネルを伝導する正孔、ないしは電子キャリアに対しオーミック注入可能である必要がある。ソース・ドレイン電極間絶縁膜３については、適切な種類の材料を選択しないと、ドレイン電圧を印加した際に有機半導体活性層５のゲート電極に対して反対側となるソース・ドレイン電極間絶縁膜３側にチャネルを生ずる、所謂バックゲート効果が問題となる。これを防ぐために、本発明においては、Ｓｉなどで半導体の価電子帯近傍に局在準位を持つ絶縁膜となるシリコン窒化膜（ＳｉＮ）が適している。また、この部分がもし有機半導体層であるとすると、低電流時はオーミック電流、高電流時は空間電荷制限電流の大幅なオフ電流増加を招き、実用に供さない。
As the organic semiconductor
次に、ソース電極２／ソース・ドレイン電極間絶縁膜３／ドレイン電極４の形状について考える。縦形ＦＥＴとしてチャネル長の短縮による性能の向上のみを考えると、実効チャネル長を短くする観点より垂直形成が望ましいが、反面、蒸着プロセスの際に側面への膜形成ができない。また、形状加工の際に金属と半導体間の接触抵抗を上昇させるフロロカーボン生成が問題となるが、その除去のためのＡｒスパッタが、完全な垂直形状の際は効果がなくなるという欠点がある。以上の観点を総合して、以下に考える。実効チャネル長の観点より、角度が４５°以下となるとチャネル長は１．５倍となり、それによる真性応答速度は、チャネル長の逆二乗に比例するため２倍となり、縦形構造の有効性を失う。これより４５°以上の傾斜角を要する。スパッタリング収率は、イオンの入射角が７０°となるときに最大となる。また、蒸着については、垂直方向に対し２５％以上の膜厚形成を想定すると７５．５°以下が望ましい。これらの観点より、７０°程度に最適値が存在する。範囲としては、４５°から７５°程度で有効性が確認できる。
Next, the shape of the
実際の構造作製には、加工時に形成したマスク材料が横方向に後退する条件を、うまく最適化することでテーパー状の形状加工及び角度制御が可能となる。 In the actual structure fabrication, the taper shape processing and the angle control can be performed by properly optimizing the condition that the mask material formed during processing recedes in the lateral direction.
有機半導体層形成では、基板の材料と性質により、薄膜形成の諸性質が変化する。例えば、有機半導体材料の代表であるペンタセンでは、基板に疎水性処理を行うことでペンタセン分子が基板より起き上がり配列し、多結晶状態の膜形成が可能となる。この際の表面処理剤としては、ヘキサメチルジシラザン（ＨＭＤＳ）、オクタデシルトリクロロシラン（ＯＴＳ）等の界面活性剤が使用される。また、多結晶という性質を鑑みると、電極材料上での形成では、その結晶粒径に差を生じる。例えばＡｕ上では結晶粒径が小さくなり、実質上のコンタクト抵抗上昇を招く。 In the formation of the organic semiconductor layer, various properties of thin film formation change depending on the material and properties of the substrate. For example, in pentacene, which is a typical organic semiconductor material, when the substrate is subjected to a hydrophobic treatment, the pentacene molecules rise up from the substrate and are arranged, and a film in a polycrystalline state can be formed. As the surface treating agent at this time, a surfactant such as hexamethyldisilazane (HMDS) or octadecyltrichlorosilane (OTS) is used. Further, in view of the property of polycrystal, there is a difference in the crystal grain size in the formation on the electrode material. For example, on Au, the crystal grain size becomes small, which causes a substantial increase in contact resistance.
縦形構造のデバイス形成では、曲がりが数十ナノメートル以下の良好な直線性を有するパターン形成が必要となる。これを成し遂げる一つの方法としては、三層レジスト法が挙げられる。本手法は、ドライエッチングによる半導体レーザの端面加工時や、一時期サブミクロン化合物半導体ＭＥＳＦＥＴ作製の微細加工で用いられた。本手法の一例を説明する。まず、下部フォトレジスト／ＳｉＯ2／上部フォトレジスト構造を順次形成する。その後、上部フォトレジストをパターニングし、それを用いＳｉＯ2をドライエッチングする。さらに、上部フォトレジスト、ＳｉＯ2をマスクとして下部のフォトレジストを酸素プラズマにより加工する。ここで、酸素プラズマによりフォトレジストは垂直加工されるとともに、残留ラジカルの拡散長だけ横方向にサイドエッチングが進む。上部マスクが数十ナノメートルオーダーで蛇行した形であったとしても、下部レジストはサイドエッチングにより加工が進み、滑らかな形状に加工される。この様に加工したレジストをマスクとして縦形構造であるソース電極／ソース・ドレイン間絶縁膜／ドレイン電極の加工を行うことで、綺麗な直線形状を有する断面ができ、トランジスタ用有機半導体層も平坦な構造上に形成できる。ここで、記載する材料、例えばＳｉＯ2については、他の絶縁膜であるＳｉＮや、金属であるＴｉ膜など、種々の材料が選択可能で、特に上記した材料に限定されるものではない。In forming a device having a vertical structure, it is necessary to form a pattern having good linearity with a bend of several tens of nanometers or less. One method of achieving this is the tri-layer resist method. This method has been used in the end face processing of a semiconductor laser by dry etching and in the fine processing for manufacturing a submicron compound semiconductor MESFET for a period of time. An example of this method will be described. First, a lower photoresist/SiO 2 /upper photoresist structure is sequentially formed. After that, the upper photoresist is patterned, and SiO 2 is dry-etched using it. Further, using the upper photoresist and SiO 2 as a mask, the lower photoresist is processed by oxygen plasma. Here, the photoresist is vertically processed by oxygen plasma, and side etching proceeds laterally by the diffusion length of the residual radicals. Even if the upper mask has a meandering shape on the order of several tens of nanometers, the lower resist is processed by side etching to be processed into a smooth shape. By processing the source electrode/source-drain insulating film/drain electrode having a vertical structure by using the resist thus processed as a mask, a cross section having a beautiful linear shape can be formed, and the organic semiconductor layer for a transistor can be flat. It can be formed on the structure. Here, for the material to be described, for example, SiO 2 , various materials such as SiN which is another insulating film and a Ti film which is a metal can be selected, and the material is not particularly limited to the above-mentioned materials.
具体例では、ソース電極２にＣｒ膜／Ｔａ膜／Ｃｒ膜を、ソース・ドレイン電極間絶縁膜３にはＳｉＮを、ドレイン電極４にはＴａ膜／Ｃｒ膜を用いた。また、ゲート絶縁膜６にＡｌ2Ｏ3（アルミナ）を用いた。このゲート絶縁膜材料としてはＴａ2Ｏ5（タンタル酸化膜）を用いた場合についても検討を行った。アルミナを用いた場合と比較して、タンタル酸化膜を用いることで、同一ゲート絶縁膜膜厚時のゲート容量が増大し、それにより相互コンダクタンスが増大する。これより、有機縦形トランジスタの電流駆動能力の増大が図れ、トランジスタによる容量やアクティブ駆動する対象となる液晶素子、有機ＥＬ素子等の駆動時の応答時間が短くなるという長所がある。トランジスタ構造を簡便に作製するために、フォトマスクは三枚としたが、有機縦形トランジスタの基本動作は十分確認できる。ゲート電極７はＭｏ膜／Ｃｒ膜とし、パターニング時にフォトレジストの溶媒、及び現像時に水溶液が、極力その内部に染みこなまいよう工夫した。In the specific example, a Cr film/Ta film/Cr film was used for the
実際の有機縦形トランジスタの工程手順を以下に示す。 The process steps of an actual organic vertical transistor are shown below.
図２は本発明の実施例を示す有機縦形トランジスタの製造工程断面図であり、図２（ｇ）は、図３に示したＡ−Ａ′線の断面図である。 FIG. 2 is a sectional view of a manufacturing process of an organic vertical transistor showing an embodiment of the present invention, and FIG. 2(g) is a sectional view taken along line AA' shown in FIG.
（１）まず、図２（ａ）に示すように、ガラス基板１１上にＣｒ膜１２Ａ／Ｔａ膜１２Ｂ／Ｃｒ膜１２Ｃからなるソース電極１２を形成する。そのソース電極１２の下部Ｃｒ膜１２Ａは、その後のドライエッチング時にガラス基板１１上へ加工が及ばないようにするエッチングストッパの機能を果たす。すなわち、有機縦形トランジスタ作製時に基板上に下部Ｃｒ膜１２Ａを残しておくことで、基板が平坦に保て、有機縦形トランジスタ作製を歩留まり良く行えるのみならず、有機縦形トランジスタ作製後の配線形成も容易となる。中間のＴａ膜１２Ｂは、低抵抗化のために用いた。上部のＣｒ膜１２Ｃはソースエッチング時のドライエッチング用マスクである。
(1) First, as shown in FIG. 2A, the
（２）次に、図２（ｂ）に示すように、ソース電極１２の上部Ｃｒ膜１２Ｃを硝酸アンモニウムセリウム溶液を用いてレジスト加工した後、この上部Ｃｒ膜１２ＣをマスクとしてプラズマエッチングでＴａ膜１２Ｂをドライ加工した。なお、エッチングストッパの機能を果たした下部のＣｒ膜１２Ａはこのプロセス以降も残る。
(2) Next, as shown in FIG. 2B, the
（３）次いで、図２（ｃ）に示すように、絶縁膜としてのＳｉＮ膜１３を膜厚０．５μｍで形成した。この膜厚が１．０μｍの際も、同様にプロセスが可能であることを確認した。
(3) Next, as shown in FIG. 2C, a
（４）次に、図２（ｄ）に示すように、Ｔａ膜１４Ａ／Ｃｒ膜１４Ｂからなるドレイン電極１４を形成した。
(4) Next, as shown in FIG. 2D, the
（５）次に、図２（ｅ）に示すように、ドレイン電極１４の上部Ｃｒ膜１４Ｂを硝酸アンモニウムセリウム溶液を用いてレジスト加工した後、このＣｒ膜１４Ｂをマスクとして、ＣＦ4ガスを用いた反応性イオンエッチングによりＴａ膜１４Ａ及びＳｉＮ膜１３を垂直加工した。この際の加工形状は、基板平面からの角度７０°のテーパ加工となった。その後、エッチング時のフロロカーボン付着物除去のため、Ａｒスパッタを行った。(5) Next, as shown in FIG. 2E, the
（６）さらに、図２（ｆ）に示すように、有機半導体活性層としてペンタセン膜１５、ゲート絶縁膜としてＡｌ2Ｏ3膜１６、Ｍｏ膜１７Ａ／Ｃｒ膜１７Ｂからなるゲート電極１７を形成した。ここで、ソース電極１２／ソース・ドレイン電極間絶縁膜１３／ドレイン電極１４の側壁部の形状は基板１１に対して垂直に近いが、ペンタセン膜１５を蒸着により形成できることを確認した。また、ソース・ドレイン間に７０°のテーパ加工が施されるため、垂直方向から有機半導体活性層１５以降の薄膜形成を行っても、トランジスタとして十分動作することを確認した。より均一性のよい薄膜形成には、ガラス基板１１を傾斜させ回転蒸着する方法が望ましい。ただし装置の大型化を招くため、テーパ加工が有望である。ペンタセン膜１５の形成時の基板温度は、７０℃とした。また、ゲート電極１７としてＭｏ膜１７Ａ、Ｃｒ膜１７Ｂを形成したが、その後、フォトレジスト塗布、現像を行っても、パターン下への溶液の染み込みやパターン剥がれはなかった。(6) Further, as shown in FIG. 2F, a
特に、ペンタセンは有機膜であり、密着性が良くないが、フォトレジスト塗布や現像といった溶液につける工程でも剥がれなかった。 In particular, pentacene is an organic film and has poor adhesion, but it did not peel off even in the step of applying it to a solution such as photoresist coating and development.
（７）次に、図２（ｇ）に示すように、ゲート電極１７、ゲート絶縁膜１６、及び有機半導体活性層１５をドライエッチングにより加工する。これにより、下部にあったソース電極１２、ドレイン電極１４が現れた。その後、スパッタエッチングを行うことで、Ｃｒ膜１２Ａがパターニングされる。
(7) Next, as shown in FIG. 2G, the gate electrode 17, the
上記のように構成したので、特に、ソース電極１２／絶縁膜１３／ドレイン電極１４の側壁部の形状は基板に対して垂直に近く、そのため、その側壁部に蒸着でペンタセン膜１５を形成できることは重要である。
With the above-mentioned structure, the shape of the side wall portion of the
図３に、本発明の実施例を示す有機縦形トランジスタのレイアウト図を示す。２１がソース電極パターン、２２がドレイン電極パターン、２３がゲート電極パターンとなる。 FIG. 3 shows a layout diagram of an organic vertical transistor showing an embodiment of the present invention. 21 is a source electrode pattern, 22 is a drain electrode pattern, and 23 is a gate electrode pattern.
図２に示したプロセスの後、絶縁膜の形成、コンタクトホールの形成、配線の形成を行うことで、有機縦形トランジスタを用いた集積回路を製造できる。 After the process shown in FIG. 2, an insulating film, a contact hole, and a wiring are formed, whereby an integrated circuit using an organic vertical transistor can be manufactured.
上記の工程により作製した本発明の有機縦形トランジスタは、ゲート電圧が−５Ｖ時のオン電流は７μＡで、フィッティングにより求められた電界効果移動度は０．０２５ｃｍ2／Ｖｓという値が得られた。The on-state current of the organic vertical transistor of the present invention manufactured by the above steps was 7 μA when the gate voltage was −5 V, and the field effect mobility obtained by fitting was 0.025 cm 2 /Vs.
なお、本発明の有機縦形トランジスタのソース電極又はドレイン電極には、上記非特許文献１０で述べられているように、Ｐｏｌｙ（ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）／Ｐｏｌｙ（Ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）〔ＰＥＤＯＴ／ＰＳＳ〕膜（上記非特許文献８）や、Ｐｔ、Ｎｉ、Ｃｏ、Ａｕ、Ｐｄ、Ｗなどの高仕事関数材料を採用することにより、より一層の高性能化を図ることができる。 As described in Non-Patent Document 10, a poly(ethylenedioxythiophene)/Poly(Styrenesulfonate) [PEDOT/PSS] film (the above Non-Patent Document) is used for the source electrode or the drain electrode of the organic vertical transistor of the present invention. 8) or by adopting a high work function material such as Pt, Ni, Co, Au, Pd, or W, it is possible to further improve the performance.
また、有機半導体活性層として、Ｈｅｘａｃｅｎｅ、Ｈｅｐｔａｃｅｎｅ等を使用すれば、より一層の高移動度化を図ることができる。 Further, if Hexacene, Heptacene or the like is used as the organic semiconductor active layer, the mobility can be further increased.
また、ゲート電極については、ある程度の低抵抗化が望ましい。しかしながら有機縦形トランジスタの移動度が１ｃｍ2／Ｖｓまで向上したとしても、そのオン抵抗は高々数ｋΩ／ｍｍであることを考えると、シート抵抗として数百Ω／□程度で十分である。有機導電性高分子膜であるＰｏｌｙ（ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）／Ｐｏｌｙ（Ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）〔ＰＥＤＯＴ／ＰＳＳ〕膜を用いてもよい。また、基板としては、単にトランジスタを支持するだけではなく、デバイスの信頼性向上のために低い透湿性、ガスバリア性等が望まれる。そこで、通常はガラス基板が良好であるが、条件を満たせば、フレキシブルであるプラスチック基板を用いてもよい。In addition, it is desirable that the resistance of the gate electrode be reduced to some extent. However, even if the mobility of the organic vertical transistor is improved to 1 cm 2 /Vs, a sheet resistance of several hundreds Ω/□ is sufficient considering that the on-state resistance is at most several kΩ/mm. It is also possible to use a poly(ethylenedioxythiophene)/Poly(styrene sulfonate) [PEDOT/PSS] film, which is an organic conductive polymer film. In addition, the substrate is desired to have low moisture permeability, gas barrier property, etc. not only to support the transistor but also to improve device reliability. Therefore, a glass substrate is usually good, but a flexible plastic substrate may be used if the conditions are satisfied.
さらにゲート絶縁膜としてはＡｌ2Ｏ3、Ｔａ2Ｏ5に限定されるものではなく、それらから化学量論組成のずれた材料（例えば、蒸着やスパッタといった材料形成法により組成ずれが生じるが、そうした、ＡｌＯx、ＴａＯxであってもよい。）を挙げることができる。それ以外の無機膜のみならず、絶縁性有機膜であるシアノエチルプルラン等も、ゲート絶縁膜として適用可能である。Further, the gate insulating film is not limited to Al 2 O 3 and Ta 2 O 5, and a material having a stoichiometric composition deviation from them (for example, composition deviation occurs due to a material forming method such as vapor deposition or sputtering, Such may be AlO x or TaO x .). In addition to the other inorganic films, cyanoethyl pullulan, which is an insulating organic film, can be applied as the gate insulating film.
さらに、本発明の要素技術であるゲート絶縁膜積層技術としては、上記非特許文献９に示された対向電極型スパッタ、電子サイクロトロン共鳴（ＥＣＲ）型化学気相成長、ＥＣＲスパッタ等種々の技術が適用できる。 Further, as the gate insulating film laminating technique which is the elemental technique of the present invention, various techniques such as the counter electrode type sputtering, the electron cyclotron resonance (ECR) type chemical vapor deposition, and the ECR sputtering shown in Non-Patent Document 9 described above are available. Applicable.
このように、本発明により、大電流を得ることができ、より性能の高いトランジスタ実現が期待できる。 As described above, according to the present invention, a large current can be obtained, and a transistor with higher performance can be expected to be realized.
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。 It should be noted that the present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
本発明によれば、有機縦形トランジスタにおいて、垂直方向に積層して加工したソース・ドレイン部を囲むように有機半導体活性層／ゲート絶縁膜／ゲート電極を形成し、リソグラフィとドライエッチングを用いパターニング・加工することによって、集積可能な構造を有し、かつ大電流を得ることができるようにしたものである。 According to the present invention, in an organic vertical transistor, an organic semiconductor active layer/gate insulating film/gate electrode is formed so as to surround a source/drain portion which is vertically stacked and processed, and patterning is performed using lithography and dry etching. By processing, it has a structure that can be integrated and is capable of obtaining a large current.
本発明の有機縦形トランジスタおよびその製造方法は、短チャネル化を図ることができる有機縦形トランジスタデバイスとして利用可能である。 INDUSTRIAL APPLICABILITY The organic vertical transistor and the manufacturing method thereof according to the present invention can be used as an organic vertical transistor device capable of achieving a short channel.
Claims (22)
（ｂ）該ソース電極上に垂直方向に積層されるソース・ドレイン電極間絶縁膜と、
（ｃ）該ソース・ドレイン電極間絶縁膜上に垂直方向に積層されるドレイン電極と、
（ｄ）前記基板上の水平方向であって、前記ソース電極と、前記ソース・ドレイン電極間絶縁膜と、前記ドレイン電極のそれぞれの両側に接触するように積層される有機半導体活性層と、
（ｅ）該有機半導体活性層に接触するように積層されるゲート絶縁膜と、
（ｆ）該ゲート絶縁膜に接触するように積層されるゲート電極と、を有し、
（ｇ）前記ゲート電極、前記ゲート絶縁膜、前記有機半導体活性層各々を加工することを特徴とする有機縦形トランジスタ。(A) a source electrode vertically stacked on the substrate,
(B) a source-drain electrode insulating film vertically stacked on the source electrode,
(C) a drain electrode vertically stacked on the source-drain electrode insulating film,
(D) The source electrode, the source-drain electrode insulating film, and the organic semiconductor active layer stacked so as to contact both sides of the drain electrode in the horizontal direction on the substrate,
(E) a gate insulating film laminated so as to be in contact with the organic semiconductor active layer,
(F) a gate electrode laminated so as to be in contact with the gate insulating film,
(G) An organic vertical transistor characterized by processing the gate electrode, the gate insulating film, and the organic semiconductor active layer.
18. The organic vertical transistor according to claim 17, wherein the surfactant treatment is octadecyltrichlorosilane treatment.
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