JPS647353U - - Google Patents

Description

【図面の簡単な説明】

第１図〜第４図はこの考案の説明図であつて、
第１図はアドレス生成部のブロツク図、第２図は
２面のメモリとアドレス制御ユニツトのブロツク
図、第３図はメモリ・マツプ、第４図はアドレス
制御ユニツトのブロツク図であり、第５図と第６
図は従来技術の説明に用いた図である。 １……アドレス制御ユニツト、２，３……メモ
リ、４……アドレス線、５……プログラム制御部
、６……アドレス生成部、７……制御線、８……
マルチプレクサ、９……インデツクス・レジスタ
、１０……加算器。

Claims (1)

1. 【実用新案登録請求の範囲】 連続する２Ｎ^＋１個のアドレスが付与された２
   面のメモリに対して制御を行うアドレス制御ユニ
   ツトにおいて、 アドレス生成部とこのアドレス生成部の動作を
   制御するプログラム制御部とで構成し、 前記のアドレス生成部を、 Ｎビツト幅のインデツクス・レジスタと、 オフセツト値と前記のインデツクス・レジスタ
   の内容との和を求める加算器と、 加算器の出力をアドレスの第０ビツト〜第Ｎ―
   １ビツトとして出力する回路と、 前記の２面のメモリの内からいずれか一方のメ
   モリを選択する選択情報をアドレスの第Ｎビツト
   として出力する回路と、 前記のプログラム制御部からの制御信号により
   、インデツクス値と前記の加算器の出力値とのい
   ずれか一方を選択し、前記のインデツクス・レジ
   スタに供給するマルチプレクサとで構成したこと
   を特徴とするアドレス制御ユニツト。