JPS647315U - - Google Patents
Info
- Publication number
- JPS647315U JPS647315U JP9943087U JP9943087U JPS647315U JP S647315 U JPS647315 U JP S647315U JP 9943087 U JP9943087 U JP 9943087U JP 9943087 U JP9943087 U JP 9943087U JP S647315 U JPS647315 U JP S647315U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- input
- contact switch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Control Of Position Or Direction (AREA)
Description
第１図は本考案の一実施例に係る四方向制御装
置の回路構成図、第２図は第１図に示した同上回
路において第１と第２の接点スイツチをオンした
場合における各部の入出力状態表示記号を付加し
て示した回路図、第３図は第１図に示した同上回
路において第１と第３の接点スイツチをオンした
場合における各部の入出力状態表示記号を付加し
て示した回路図、第４図は第２図に示した同上回
路においてさらに第３と第４のスイツチをオンし
た場合における各部の入出力状態表示記号を付加
して示した回路図、第５図は第１図乃至第４図に
示した同上装置で使用可能なスイツチユニツトの
一実施例におけるスイツチユニツトの正面図、第
６図は第５図のＡ―Ａ線に沿う同上ユニツトの断
面図、第７図は同上ユニツトにおける絶縁基板単
品の平面図、第８図は同上ユニツトにおける押圧
ノブ単品の底面図である。 １……スイツチユニツト、３６……第１の接点
スイツチ、３７……第２の接点スイツチ、３８…
…第３の接点スイツチ、３９……第４の接点スイ
ツチ、４１……第１のモータ（被制御手段）、４
２……第２のモータ（被制御手段）、５０……第
１のＡＮＤ回路、５１……第２のＡＮＤ回路、５
２……第３のＡＮＤ回路、５３……第４のＡＮＤ
回路。
置の回路構成図、第２図は第１図に示した同上回
路において第１と第２の接点スイツチをオンした
場合における各部の入出力状態表示記号を付加し
て示した回路図、第３図は第１図に示した同上回
路において第１と第３の接点スイツチをオンした
場合における各部の入出力状態表示記号を付加し
て示した回路図、第４図は第２図に示した同上回
路においてさらに第３と第４のスイツチをオンし
た場合における各部の入出力状態表示記号を付加
して示した回路図、第５図は第１図乃至第４図に
示した同上装置で使用可能なスイツチユニツトの
一実施例におけるスイツチユニツトの正面図、第
６図は第５図のＡ―Ａ線に沿う同上ユニツトの断
面図、第７図は同上ユニツトにおける絶縁基板単
品の平面図、第８図は同上ユニツトにおける押圧
ノブ単品の底面図である。 １……スイツチユニツト、３６……第１の接点
スイツチ、３７……第２の接点スイツチ、３８…
…第３の接点スイツチ、３９……第４の接点スイ
ツチ、４１……第１のモータ（被制御手段）、４
２……第２のモータ（被制御手段）、５０……第
１のＡＮＤ回路、５１……第２のＡＮＤ回路、５
２……第３のＡＮＤ回路、５３……第４のＡＮＤ
回路。
Claims (1)
- 異なる第１、第２、第３、第４の４つの接点ス
イツチで被制御手段を四方向へ切り換え制御する
四方向制御装置であつて、各々第１、第２、第３
、第４の４入力端を有する第１、第２、第３、第
４のＡＮＤ回路を備え前記各ＡＮＤ回路の出力で
前記被制御手段を異なる方向へ制御する論理回路
を構成し、前記第１のＡＮＤ回路が前記第１の入
力端を前記第２の接点スイツチに、前記第２の入
力端を前記第１の接点スイツチにそれぞれ接続し
ているとともに出力端を前記第２のＡＮＤ回路の
前記第３の入力端と前記第４のＡＮＤ回路の前記
第３の入力端に接続し、前記第２のＡＮＤ回路が
前記第１の入力端を前記第４の接点スイツチに、
前記第２の入力端を前記第３の接点スイツチにそ
れぞれ接続しているとともに出力端を前記第１の
ＡＮＤ回路の前記第３の入力端と前記第３のＡＮ
Ｄ回路の前記第３の入力端に接続し、前記第３の
ＡＮＤ回路が前記第１の入力端を前記第３の接点
スイツチに、前記第２の入力端を前記第１の接点
スイツチにそれぞれ接続しているとともに出力端
を前記第２のＡＮＤ回路の前記第４の入力端と前
記第４のＡＮＤ回路の前記第４の入力端に接続し
、前記第４のＡＮＤ回路が前記第１の入力端を前
記第４の接点スイツチに、前記第２の入力端を前
記第２の接点スイツチにそれぞれ接続していると
ともに出力端を前記第３のＡＮＤ回路の前記第４
の入力端と前記第１のＡＮＤ回路の前記第４の入
力端に接続してなり、かつ前記各ＡＮＤ回路の前
記第３、第４の入力端に入力する信号を各々反転
入力処理するとともに前記各ＡＮＤ回路の出力が
前記被制御手段の各制御に干渉し合わないとき同
時出力を行なわせ、干渉するとき後から入力した
前記接点スイツチの入力信号を無効にすることを
特徴とする四方向制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9943087U JPS647315U (ja) | 1987-06-30 | 1987-06-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9943087U JPS647315U (ja) | 1987-06-30 | 1987-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS647315U true JPS647315U (ja) | 1989-01-17 |
Family
ID=31326582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9943087U Pending JPS647315U (ja) | 1987-06-30 | 1987-06-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS647315U (ja) |
-
1987
- 1987-06-30 JP JP9943087U patent/JPS647315U/ja active Pending