JPS643920U - - Google Patents
Info
- Publication number
- JPS643920U JPS643920U JP9849887U JP9849887U JPS643920U JP S643920 U JPS643920 U JP S643920U JP 9849887 U JP9849887 U JP 9849887U JP 9849887 U JP9849887 U JP 9849887U JP S643920 U JPS643920 U JP S643920U
- Authority
- JP
- Japan
- Prior art keywords
- contact switch
- input terminal
- contact
- circuit
- controlled means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Control Of Position Or Direction (AREA)
Description
第1図は本考案の一実施例に係る四方向制御装
置の回路構成図、第2図は第1図に示した同上回
路において第1の接点スイツチをオンにした場合
における各部の入出力状態表示信号記号を付加し
て示した回路図、第3図は第1図に示した同上回
路において第2の接点スイツチをオンした場合に
おける各部の入出力状態表示記号を付加して示し
た回路図、第4図は第2図に示した同上回路にお
いてさらに第3のスイツチをオンした場合におけ
る各部の入出力状態表示記号を付加して示した回
路図、第5図は第1図乃至第4図に示した同上装
置で使用可能なスイツチユニツトの一実施例を示
す正面図、第6図は第5図のA―A線に沿う同上
ユニツトの断面図、第7図は同上ユニツトにおけ
る絶縁基板単品の平面図、第8図は同上ユニツト
における押圧ノブ単品の底面図である。 1…スイツチユニツト、36…第1の接点スイ
ツチ、37…第2の接点スイツチ、38…第3の
接点スイツチ、39…第4の接点スイツチ、41
…第1のモータ(被制御手段)、42…第2のモ
ータ(被制御手段)、50…第1のAND回路、
51…第2のAND回路、52…第3のAND回
路、53…第4のAND回路。
置の回路構成図、第2図は第1図に示した同上回
路において第1の接点スイツチをオンにした場合
における各部の入出力状態表示信号記号を付加し
て示した回路図、第3図は第1図に示した同上回
路において第2の接点スイツチをオンした場合に
おける各部の入出力状態表示記号を付加して示し
た回路図、第4図は第2図に示した同上回路にお
いてさらに第3のスイツチをオンした場合におけ
る各部の入出力状態表示記号を付加して示した回
路図、第5図は第1図乃至第4図に示した同上装
置で使用可能なスイツチユニツトの一実施例を示
す正面図、第6図は第5図のA―A線に沿う同上
ユニツトの断面図、第7図は同上ユニツトにおけ
る絶縁基板単品の平面図、第8図は同上ユニツト
における押圧ノブ単品の底面図である。 1…スイツチユニツト、36…第1の接点スイ
ツチ、37…第2の接点スイツチ、38…第3の
接点スイツチ、39…第4の接点スイツチ、41
…第1のモータ(被制御手段)、42…第2のモ
ータ(被制御手段)、50…第1のAND回路、
51…第2のAND回路、52…第3のAND回
路、53…第4のAND回路。
Claims (1)
- 異なる第1、第2、第3、第4の4つの接点ス
イツチで被制御手段を四方向へ切り換え制御する
四方向制御装置であつて、各々第1、第2、第3
、第4の4入力端子を有する第1、第2、第3、
第4のAND回路を備えて前記各AND回路の出
力で前記被制御手段を異なる方向へ制御する論理
回路を構成し、前記第1のAND回路が前記第1
の接点スイツチに前記第1の入力端を、前記第4
の接点スイツチに前記第2の入力端を、前記第2
の接点スイツチに前記第3の入力端を、前記第3
の接点スイツチに前記第4の入力端をそれぞれ接
続し、前記第2のAND回路が前記第3の接点ス
イツチに前記第1の入力端を、前記第2の接点ス
イツチに前記第2の入力端を、前記第4の接点ス
イツチに前記第3の入力端を、前記第1の接点ス
イツチに前記第4の入力端をそれぞれ接続し、前
記記第3のAND回路が前記第2の接点スイツチ
に前記第1の入力端を、前記第3の接点スイツチ
に前記第2の入力端を、前記第4の接点スイツチ
に前記第3の入力端を、前記第1の接点スイツチ
に前記第4の入力端をそれぞれ接続し、前記第4
のAND回路が前記第4の接点スイツチに前記第
1の入力端を、前記第3の接点スイツチに前記第
2の入力端を、前記第2の接点スイツチに前記第
3の入力端を、前記第1の接点スイツチに前記第
4の入力端をそれぞれ接続してなり、かつ前記各
接点スイツチが並行操作された場合に前記被制御
手段の操作を停止することを特徴とする四方向制
御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9849887U JPS643920U (ja) | 1987-06-29 | 1987-06-29 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9849887U JPS643920U (ja) | 1987-06-29 | 1987-06-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS643920U true JPS643920U (ja) | 1989-01-11 |
Family
ID=31324822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9849887U Pending JPS643920U (ja) | 1987-06-29 | 1987-06-29 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS643920U (ja) |
-
1987
- 1987-06-29 JP JP9849887U patent/JPS643920U/ja active Pending