JPS643223Y2 - - Google Patents
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- JPS643223Y2 JPS643223Y2 JP9156880U JP9156880U JPS643223Y2 JP S643223 Y2 JPS643223 Y2 JP S643223Y2 JP 9156880 U JP9156880 U JP 9156880U JP 9156880 U JP9156880 U JP 9156880U JP S643223 Y2 JPS643223 Y2 JP S643223Y2
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- Japan
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- resistor
- resistance value
- junction
- input terminal
- operational amplifier
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Links
- 230000006835 compression Effects 0.000 claims description 24
- 238000007906 compression Methods 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 10
- 238000013016 damping Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 238000009499 grossing Methods 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004606 Fillers/Extenders Substances 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【考案の詳細な説明】
本考案は雑音低減回路に係り、半導体のPN接
合部の抵抗を利用することにより、一般の汎用回
路部品のみで折線近似により求めた所望の圧縮、
伸長特性により雑音を低減し得る回路を提供する
ことを目的とする。
合部の抵抗を利用することにより、一般の汎用回
路部品のみで折線近似により求めた所望の圧縮、
伸長特性により雑音を低減し得る回路を提供する
ことを目的とする。
第１図は従来の雑音低減回路の一例のブロツク
系統図を示す。同図中、入力端子１に入来した入
力信号は入力増幅器２により増幅された後バケツ
ト・ブリゲード・デバイス（BBD）３に印加さ
れ、ここで所要時間遅延されてミユーテイング回
路４に供給される。ここで、ミユーテイング回路
４は入力信号レベルを検出する入力信号センサー
回路５の出力信号をミユーテイング制御信号とし
て供給されており、入力端子１に入力信号が入来
している期間はBBD３の出力遅延信号を通過さ
せ出力端子６へ出力し、他方、入力端子１に入力
信号が入来しないときはBBD３の出力遅延信号
を遮断する構成とされている。上記出力端子６の
出力信号は例えば入力端子１の入力信号が音声信
号である場合は、この入力音声信号と多重されて
エコー音のある音声信号とすることができる。
系統図を示す。同図中、入力端子１に入来した入
力信号は入力増幅器２により増幅された後バケツ
ト・ブリゲード・デバイス（BBD）３に印加さ
れ、ここで所要時間遅延されてミユーテイング回
路４に供給される。ここで、ミユーテイング回路
４は入力信号レベルを検出する入力信号センサー
回路５の出力信号をミユーテイング制御信号とし
て供給されており、入力端子１に入力信号が入来
している期間はBBD３の出力遅延信号を通過さ
せ出力端子６へ出力し、他方、入力端子１に入力
信号が入来しないときはBBD３の出力遅延信号
を遮断する構成とされている。上記出力端子６の
出力信号は例えば入力端子１の入力信号が音声信
号である場合は、この入力音声信号と多重されて
エコー音のある音声信号とすることができる。
上記のBBD３は内部より熱雑音、表面準位の
不安定さに起因するパルス性雑音を発生し出力信
号のSN比を悪化させるが、第１図示の従来回路
によれば無信号時にBBD３の出力をミユーテイ
ングしているため、無信号時に特に目立つ上記パ
ルス性雑音を除去できる。しかし、この従来回路
は信号出力時においては、SN比の改善に何ら寄
与できないという欠点があつた。
不安定さに起因するパルス性雑音を発生し出力信
号のSN比を悪化させるが、第１図示の従来回路
によれば無信号時にBBD３の出力をミユーテイ
ングしているため、無信号時に特に目立つ上記パ
ルス性雑音を除去できる。しかし、この従来回路
は信号出力時においては、SN比の改善に何ら寄
与できないという欠点があつた。
また第２図に示す従来の雑音低減回路は、入力
端子７に入来した入力信号を入力増幅器８で増幅
する際に、入力増幅器８を構成する演算増幅器９
の利得を、切換スイツチ１０を切換接続すること
により切換えていた。すなわち、演算増幅器９の
利得は抵抗RSと帰還抵抗Rf1及びRf1に並列接続さ
れる抵抗Rf2，Rf3又はRf4により決定されるが、
抵抗Rf2，Rf3又はRf4のいずれか一の抵抗を、使
用者が入力信号レベルに応じて切換スイツチ１０
を切換えることにより帰還抵抗Rf1に選択的に並
列接続し、これにより演算増幅器９の利得が可変
される。この入力増幅器８の出力信号は入力信号
レベルが小なるときでも大レベルにされており、
例えばBBD１１に供給されて遅延された後出力
端子１２より出力される。この従来の雑音低減回
路によれば、BBD１１に常に大きなレベルの信
号を供給でき、SN比を改善できる。
端子７に入来した入力信号を入力増幅器８で増幅
する際に、入力増幅器８を構成する演算増幅器９
の利得を、切換スイツチ１０を切換接続すること
により切換えていた。すなわち、演算増幅器９の
利得は抵抗RSと帰還抵抗Rf1及びRf1に並列接続さ
れる抵抗Rf2，Rf3又はRf4により決定されるが、
抵抗Rf2，Rf3又はRf4のいずれか一の抵抗を、使
用者が入力信号レベルに応じて切換スイツチ１０
を切換えることにより帰還抵抗Rf1に選択的に並
列接続し、これにより演算増幅器９の利得が可変
される。この入力増幅器８の出力信号は入力信号
レベルが小なるときでも大レベルにされており、
例えばBBD１１に供給されて遅延された後出力
端子１２より出力される。この従来の雑音低減回
路によれば、BBD１１に常に大きなレベルの信
号を供給でき、SN比を改善できる。
しかるに、この従来の雑音低減回路によれば、
常に使用者が入力信号レベルを把握し、切換スイ
ツチ１０を適正なポジシヨンに設定しなければな
らず、操作が煩雑であり、またダイナミツクレン
ジの広い入力信号に対しては雑音低減効果は低下
するという欠点を有していた。
常に使用者が入力信号レベルを把握し、切換スイ
ツチ１０を適正なポジシヨンに設定しなければな
らず、操作が煩雑であり、またダイナミツクレン
ジの広い入力信号に対しては雑音低減効果は低下
するという欠点を有していた。
更に従来の他の雑音低減回路として、入力信号
レベルを圧縮、伸長する回路が考えられる。しか
し、この種のレベル圧縮伸長回路はテープデツキ
用に開発されたものが多く、また集積回路（IC）
化されているため、テープやヘツドの特性を考慮
し、圧伸特性は周波数特性を持たせたものが多
く、しかもその特性も各社の方式により異なり、
かつ、IC化により圧伸特性が決まつているから、
BBDを用いた遅延回路などのテープデツキ以外
の用途に供する場合は必要な圧伸特性が得られな
いことが多く、更にコストも高価であるという欠
点があつた。
レベルを圧縮、伸長する回路が考えられる。しか
し、この種のレベル圧縮伸長回路はテープデツキ
用に開発されたものが多く、また集積回路（IC）
化されているため、テープやヘツドの特性を考慮
し、圧伸特性は周波数特性を持たせたものが多
く、しかもその特性も各社の方式により異なり、
かつ、IC化により圧伸特性が決まつているから、
BBDを用いた遅延回路などのテープデツキ以外
の用途に供する場合は必要な圧伸特性が得られな
いことが多く、更にコストも高価であるという欠
点があつた。
本考案は上記の諸欠点を除去したものであり、
以下第３図乃至第９図と共にその各実施例につい
て説明する。
以下第３図乃至第９図と共にその各実施例につい
て説明する。
第３図は本考案回路の要部をなす抵抗減衰器の
一実施例の回路図を示す。抵抗値R1の抵抗は入
力端子と出力端子との間に接続されており、抵抗
値R2，RRNの各抵抗よりなる直列回路と抵抗値R3
の抵抗とが夫々R1の抵抗と出力端子との間に並
列に接続されている。ここで上記抵抗値RPNの抵
抗はダイオード、トランジスタ等の半導体のPN
接合部の抵抗であり、それ以外の抵抗は純抵抗で
ある。
一実施例の回路図を示す。抵抗値R1の抵抗は入
力端子と出力端子との間に接続されており、抵抗
値R2，RRNの各抵抗よりなる直列回路と抵抗値R3
の抵抗とが夫々R1の抵抗と出力端子との間に並
列に接続されている。ここで上記抵抗値RPNの抵
抗はダイオード、トランジスタ等の半導体のPN
接合部の抵抗であり、それ以外の抵抗は純抵抗で
ある。
一般にPN接合部における電圧Ｖと電流Ｉとの
関係は次式で示されることが知られている。
関係は次式で示されることが知られている。
Ｉ＝IS｛exp（qV／kV）−１｝ (1)
ただしIS：飽和電流、ｑ：電子の電荷
ｋ：ボルツマン定数、Ｔ：絶対温度
ここで、上記RPNの抵抗は電流制御抵抗として
動作することにつき説明するため、まず上記(1)式
の両辺の対数をとると Ｖ＝（kT／ｑ）lo（Ｉ＋IS／IS） (2) となり、(2)式で表わされる接合部電圧Ｖを電流Ｉ
で微分することによりPN接合部の抵抗値RPNを
求めることができる。
動作することにつき説明するため、まず上記(1)式
の両辺の対数をとると Ｖ＝（kT／ｑ）lo（Ｉ＋IS／IS） (2) となり、(2)式で表わされる接合部電圧Ｖを電流Ｉ
で微分することによりPN接合部の抵抗値RPNを
求めることができる。
RPN＝dV／dI＝（kT／ｑ）（１／Ｉ＋IS） (3)
(3)式より明らかなように、抵抗値RPNのPN接
合部抵抗は電流制御抵抗として動作することがわ
かる。
合部抵抗は電流制御抵抗として動作することがわ
かる。
次にこのPN接合部抵抗を利用した第４図に示
す抵抗減衰器の減衰比特性について説明する。減
衰比Ａは(3)式を用いると次式で示される。
す抵抗減衰器の減衰比特性について説明する。減
衰比Ａは(3)式を用いると次式で示される。
Ａ＝−20log（RPN＋R2）R3／R1＋（RPN＋R2）R3
＝−20log｛（kT／ｑ）（１／Ｉ＋Is）＋R2｝R3
／R1＋｛（kT／ｑ）（１／Ｉ＋Is）＋R2｝R3〔dB〕(4
) ここでＩ＝０、すなわちダイオード、トランジ
スタ等の半導体がカツトオフ状態においては、
PN接合部抵抗は飽和電流ISで決められることは
(3)式より明らかである。従つて、上記カツトオフ
状態では半導体による飽和電流ISのばらつきは、
減衰比特性のばらつきとなる。そこで、本実施例
では上記抵抗値R3を R3≪（kT／ｑ）／IS (5) に選定することにより、飽和電流ISの半導体によ
るばらつきが減衰比特性へ影響することを無くし
ている。これは(4)式の計算に際してISを省略でき
ることを意味するから、結局、半導体（PN接合
部）がカツトオフ時における減衰比AOFFは(4)式よ
り AOFF＝limA＝−20logR3／R1＋R3〔dB〕 (6) となる。
／R1＋｛（kT／ｑ）（１／Ｉ＋Is）＋R2｝R3〔dB〕(4
) ここでＩ＝０、すなわちダイオード、トランジ
スタ等の半導体がカツトオフ状態においては、
PN接合部抵抗は飽和電流ISで決められることは
(3)式より明らかである。従つて、上記カツトオフ
状態では半導体による飽和電流ISのばらつきは、
減衰比特性のばらつきとなる。そこで、本実施例
では上記抵抗値R3を R3≪（kT／ｑ）／IS (5) に選定することにより、飽和電流ISの半導体によ
るばらつきが減衰比特性へ影響することを無くし
ている。これは(4)式の計算に際してISを省略でき
ることを意味するから、結局、半導体（PN接合
部）がカツトオフ時における減衰比AOFFは(4)式よ
り AOFF＝limA＝−20logR3／R1＋R3〔dB〕 (6) となる。
次に電流Ｉが増加するに従つて実際のダイオー
ド、トランジスタ等の半導体ではPN接合部以外
の抵抗による電圧降下による伝導度変調があり、
これら特性のばらつきを軽減させるため、本実施
例では上記抵抗値R2を R2≫lim（kT／ｑ）（１／Ｉ＋IS） (7) なる値に選定する。これにより、RPNをもつ半導
体がオン状態では(4)式中のRPNを無視でき、従つ
てこのときの減衰比AONは(4)式より AON＝limA ＝−20logR2R3／R1＋（R2R3） (8) となる。なお、半導体がオン、オフのいずれでも
ないときは、減衰比は(4)式で示される。
ド、トランジスタ等の半導体ではPN接合部以外
の抵抗による電圧降下による伝導度変調があり、
これら特性のばらつきを軽減させるため、本実施
例では上記抵抗値R2を R2≫lim（kT／ｑ）（１／Ｉ＋IS） (7) なる値に選定する。これにより、RPNをもつ半導
体がオン状態では(4)式中のRPNを無視でき、従つ
てこのときの減衰比AONは(4)式より AON＝limA ＝−20logR2R3／R1＋（R2R3） (8) となる。なお、半導体がオン、オフのいずれでも
ないときは、減衰比は(4)式で示される。
このように、本実施例によれば、半導体（PN
接合部）がカツトオフ状態、オン状態の減衰比
AOFF，AONは、(6)式、(8)式より明らかなように接
合部抵抗値RPNに無関係に、純抵抗R1，R2及びR3
により決定されることがわかる。すなわち、電流
Ｉを０から増加させるに従つて、減衰比Ａは(6)式
による抵抗規定部→(4)式によるPN接合部指数関
数利用連続可変部→(8)式による抵抗規定部で変化
することがわかる。
接合部）がカツトオフ状態、オン状態の減衰比
AOFF，AONは、(6)式、(8)式より明らかなように接
合部抵抗値RPNに無関係に、純抵抗R1，R2及びR3
により決定されることがわかる。すなわち、電流
Ｉを０から増加させるに従つて、減衰比Ａは(6)式
による抵抗規定部→(4)式によるPN接合部指数関
数利用連続可変部→(8)式による抵抗規定部で変化
することがわかる。
第４図は上記抵抗値R1，R2を10kΩ、R3を
100kΩ、(4)式中の絶対温度Ｔを300〓、飽和電流
ISを０とした場合の第３図示の抵抗減衰器の減衰
比特性を示す。第４図に示す如く、半導体（PN
接合部）がカツトオフ時における減衰比AOFFは
0.829dB、半導体（PN接合部）がオン時におけ
る減衰比AONは6.444dBとなる。
100kΩ、(4)式中の絶対温度Ｔを300〓、飽和電流
ISを０とした場合の第３図示の抵抗減衰器の減衰
比特性を示す。第４図に示す如く、半導体（PN
接合部）がカツトオフ時における減衰比AOFFは
0.829dB、半導体（PN接合部）がオン時におけ
る減衰比AONは6.444dBとなる。
第５図は第３図示の抵抗減衰器を使用した本考
案回路の第１実施例のレベル圧縮系の回路図を示
す。同図中、第３図と同一抵抗値の抵抗には同一
符号を付してある。１３は演算増幅器で、その反
転入力端子には抵抗値R3の抵抗の一端が接続さ
れ、またその非反転入力端子には抵抗値R5の抵
抗を介して接地されている。また演算増幅器１３
の出力端子より抵抗値R4の帰還抵抗を介してそ
の反転入力端子に接続されている。またPN接合
部抵抗の抵抗値RPNは、入力端子１４に入力され
る電圧によつてPN接合部に流される電流が制御
されるため、入力端子１４の入力電圧によつて変
化する。
案回路の第１実施例のレベル圧縮系の回路図を示
す。同図中、第３図と同一抵抗値の抵抗には同一
符号を付してある。１３は演算増幅器で、その反
転入力端子には抵抗値R3の抵抗の一端が接続さ
れ、またその非反転入力端子には抵抗値R5の抵
抗を介して接地されている。また演算増幅器１３
の出力端子より抵抗値R4の帰還抵抗を介してそ
の反転入力端子に接続されている。またPN接合
部抵抗の抵抗値RPNは、入力端子１４に入力され
る電圧によつてPN接合部に流される電流が制御
されるため、入力端子１４の入力電圧によつて変
化する。
第５図において、入力端子１４に入来した入力
電圧は、上記抵抗値R1，R2，R3，RPNの各抵抗よ
りなる抵抗減衰器を経て演算増幅器１３の反転入
力端子に印加され、ここでR3，R4により決まる
利得で増幅された後出力端子１５より出力され
る。従つて、入力子１４より出力端子１５に至る
増幅器の利得GCONは次式で表わされる。
電圧は、上記抵抗値R1，R2，R3，RPNの各抵抗よ
りなる抵抗減衰器を経て演算増幅器１３の反転入
力端子に印加され、ここでR3，R4により決まる
利得で増幅された後出力端子１５より出力され
る。従つて、入力子１４より出力端子１５に至る
増幅器の利得GCONは次式で表わされる。
GCON＝20logR4／R3−Ａ〔dB〕 (9)
第５図に示す回路の入出力特性は(9)式より第６
図にＩで示す如きレベル圧縮特性が得られる。第
４図示の減衰比特性が得られる前記抵抗定数を使
用した場合は、第６図に示す如く5.615dB（＝AON
−AOFF）のレベル圧縮が行なわれる。
図にＩで示す如きレベル圧縮特性が得られる。第
４図示の減衰比特性が得られる前記抵抗定数を使
用した場合は、第６図に示す如く5.615dB（＝AON
−AOFF）のレベル圧縮が行なわれる。
本考案回路は上記の如きレベル圧縮系を通した
信号をレベル伸長系に通してレベル圧縮特性とは
相補的なレベル伸長特性を付与して雑音を低減す
るものであり、第７図は第３図示の抵抗減衰器を
使用した本考案回路の第１実施例の上記レベル伸
長系の回路図を示す。第７図中、第３図及び第５
図と同一抵抗値の抵抗には同一符号を付してあ
る。演算増幅器１６の反転入力端子は抵抗値R4
の抵抗を介して入力端子１７に接続される一方、
抵抗値R3，R1の各抵抗を直列に介して出力端子
１８に接続されており、また演算増幅器１６の非
反転入力端子は抵抗R5を介して接地されている。
更に上記抵抗値R1，R3の抵抗の接続点と接地間
には抵抗値R2，RPNの各抵抗が直列に接続されて
いる。第７図示のPN接合部抵抗の抵抗値RPNは、
入力端子１７又は入力端子１４の入力電圧によつ
て変化するように構成されている。
信号をレベル伸長系に通してレベル圧縮特性とは
相補的なレベル伸長特性を付与して雑音を低減す
るものであり、第７図は第３図示の抵抗減衰器を
使用した本考案回路の第１実施例の上記レベル伸
長系の回路図を示す。第７図中、第３図及び第５
図と同一抵抗値の抵抗には同一符号を付してあ
る。演算増幅器１６の反転入力端子は抵抗値R4
の抵抗を介して入力端子１７に接続される一方、
抵抗値R3，R1の各抵抗を直列に介して出力端子
１８に接続されており、また演算増幅器１６の非
反転入力端子は抵抗R5を介して接地されている。
更に上記抵抗値R1，R3の抵抗の接続点と接地間
には抵抗値R2，RPNの各抵抗が直列に接続されて
いる。第７図示のPN接合部抵抗の抵抗値RPNは、
入力端子１７又は入力端子１４の入力電圧によつ
て変化するように構成されている。
上記構成のレベル伸長系において、入力端子１
７に所定の伝送路を経て入来したレベル圧特縮性
が付与されている入力電圧は抵抗値R4の抵抗を
介して演算増幅器１６の反転入力端子に印加さ
れ、ここで所定の利得で増幅された後出力端子１
８より出力される。出力端子１８の出力電圧は、
抵抗値R1，R2，RPN，R3よりなる抵抗減衰器で減
衰されて演算増幅器１６の反転入力端子へ帰還さ
れる構成とされており、従つて第７図示の入力端
子１７より出力端子１８までの増幅器の利得Gexp
は次式で表わされる。
７に所定の伝送路を経て入来したレベル圧特縮性
が付与されている入力電圧は抵抗値R4の抵抗を
介して演算増幅器１６の反転入力端子に印加さ
れ、ここで所定の利得で増幅された後出力端子１
８より出力される。出力端子１８の出力電圧は、
抵抗値R1，R2，RPN，R3よりなる抵抗減衰器で減
衰されて演算増幅器１６の反転入力端子へ帰還さ
れる構成とされており、従つて第７図示の入力端
子１７より出力端子１８までの増幅器の利得Gexp
は次式で表わされる。
Gexp＝20logR3／R4＋Ａ〔dB〕 (10)
ここで、上記利得Gexpは前記利得GCONとは
Gexp＋GCON
＝20（logR3／R4＋logR4／R3）＝０ (11)
なる関係がある。従つて(11)式よりGexpはGCONとは
相補的なレベル伸長特性を示すことがわかる。こ
れにより、出力端子１８には入力端子１４と同一
の信号であつて、かつ、雑音が抑圧された信号が
取り出される。
相補的なレベル伸長特性を示すことがわかる。こ
れにより、出力端子１８には入力端子１４と同一
の信号であつて、かつ、雑音が抑圧された信号が
取り出される。
上記の実施例では説明の簡単のため、レベル圧
縮系、レベル伸長系に用いられる第３図示の抵抗
減衰器は各１段としたが、実際には各々複数段縦
続接続して構成され、第８図に破線で示す所望
のレベル圧縮特性曲線を得たい場合は、同図に実
線で示すレベル圧縮特性曲線を得るように各抵
抗値の値を選定することにより、所望のレベル圧
縮特性曲線に折線近似することができる。
縮系、レベル伸長系に用いられる第３図示の抵抗
減衰器は各１段としたが、実際には各々複数段縦
続接続して構成され、第８図に破線で示す所望
のレベル圧縮特性曲線を得たい場合は、同図に実
線で示すレベル圧縮特性曲線を得るように各抵
抗値の値を選定することにより、所望のレベル圧
縮特性曲線に折線近似することができる。
第９図は第３図示の抵抗減衰器を３段縦続接続
した本考案回路の第２実施例の回路図を示す。同
図中、第５図及び第７図と同一構成部分には同一
符号を付し、その説明を省略する。第９図におい
て、入力端子１９より出力端子４０までの回路部
分がレベル圧縮回路部分、入力端子４１より出力
端子５１までの回路部分がレベル伸長回路部分を
示す。レベル圧縮回路部分において、NPNトラ
ンジスタQ1，Q2，Q3はコレクタ負荷抵抗（抵抗
値R′2，R″2，Ｒ2）と、抵抗値R1，R2の抵抗値
とコンデンサ３８等と共に３段縦続接続された抵
抗減衰器を構成しており、ベースバイアス用抵抗
３２及び３３，３４及び３５，３６及び３７は異
なる値に選定されており、トランジスタQ1〜Q3
は順次オンとなるように構成されている。他方、
レベル伸長回路部分内のNPNトランジスタQ4，
Q5，Q6もコレクタ負荷抵抗（抵抗値R′2，R″2，
Ｒ2）と、抵抗値R1，R2の抵抗とコンデンサ４
９等と共に演算増幅器１６の帰還路に挿入された
３段縦続接続された抵抗減衰器を構成している。
またトランジスタQ4〜Q6の各ベースバイアス用
抵抗４３及び４４，４５及び４６，４７及び４８
の抵抗値の選定により、トランジスタQ4，Q5，
Q6は夫々順次オンとなるようにされている。上
記のトランジスタQ1〜Q6は第３図に示すPN接合
部の抵抗値RPNを有している。
した本考案回路の第２実施例の回路図を示す。同
図中、第５図及び第７図と同一構成部分には同一
符号を付し、その説明を省略する。第９図におい
て、入力端子１９より出力端子４０までの回路部
分がレベル圧縮回路部分、入力端子４１より出力
端子５１までの回路部分がレベル伸長回路部分を
示す。レベル圧縮回路部分において、NPNトラ
ンジスタQ1，Q2，Q3はコレクタ負荷抵抗（抵抗
値R′2，R″2，Ｒ2）と、抵抗値R1，R2の抵抗値
とコンデンサ３８等と共に３段縦続接続された抵
抗減衰器を構成しており、ベースバイアス用抵抗
３２及び３３，３４及び３５，３６及び３７は異
なる値に選定されており、トランジスタQ1〜Q3
は順次オンとなるように構成されている。他方、
レベル伸長回路部分内のNPNトランジスタQ4，
Q5，Q6もコレクタ負荷抵抗（抵抗値R′2，R″2，
Ｒ2）と、抵抗値R1，R2の抵抗とコンデンサ４
９等と共に演算増幅器１６の帰還路に挿入された
３段縦続接続された抵抗減衰器を構成している。
またトランジスタQ4〜Q6の各ベースバイアス用
抵抗４３及び４４，４５及び４６，４７及び４８
の抵抗値の選定により、トランジスタQ4，Q5，
Q6は夫々順次オンとなるようにされている。上
記のトランジスタQ1〜Q6は第３図に示すPN接合
部の抵抗値RPNを有している。
入力端子１９に入来した入力信号はコンデンサ
２０及び上記したトランジスタQ1〜Q3等よりな
る抵抗減衰器を通して演算増幅器１３の反転入力
端子に印加される一方、コンデンサ２１及び抵抗
２２を夫々直列に介して演算増幅器２３の反転入
力端子に供給される。この演算増幅器２３は抵抗
２６〜２９、ダイオード２４及び２５、整流用ダ
イオード３０及び平滑用コンデンサ３１と共に制
御電圧発生器を構成しており、入力信号レベルが
ある程度の値以上となつたときには利得が低下せ
しめられ、広いダイナミツクレンジの入力信号に
対しても好適な制御電圧を発生する。
２０及び上記したトランジスタQ1〜Q3等よりな
る抵抗減衰器を通して演算増幅器１３の反転入力
端子に印加される一方、コンデンサ２１及び抵抗
２２を夫々直列に介して演算増幅器２３の反転入
力端子に供給される。この演算増幅器２３は抵抗
２６〜２９、ダイオード２４及び２５、整流用ダ
イオード３０及び平滑用コンデンサ３１と共に制
御電圧発生器を構成しており、入力信号レベルが
ある程度の値以上となつたときには利得が低下せ
しめられ、広いダイナミツクレンジの入力信号に
対しても好適な制御電圧を発生する。
平滑用コンデンサ３１より取り出された直流の
制御電圧は、トランジスタQ1〜Q3の各ベースに
印加され、トランジスタQ1〜Q3に流れるコレク
タ電流を可変してPN接合部抵抗の抵抗値RPNを
可変制御する。これにより、抵抗減衰器の減衰比
が変化せしめられ、前記した如く演算増幅器１３
よりコンデンサ３９を介して出力端子４０に所望
のレベル圧縮特性が付与された信号が出力され
る。
制御電圧は、トランジスタQ1〜Q3の各ベースに
印加され、トランジスタQ1〜Q3に流れるコレク
タ電流を可変してPN接合部抵抗の抵抗値RPNを
可変制御する。これにより、抵抗減衰器の減衰比
が変化せしめられ、前記した如く演算増幅器１３
よりコンデンサ３９を介して出力端子４０に所望
のレベル圧縮特性が付与された信号が出力され
る。
この出力信号は所定の伝送路（例えば前記の
BBD、あるいは記録媒体など）を経て入力端子
４１に入来し、コンデンサ４２、抵抗値R4の抵
抗を介して演算増幅器１６の反転入力端子に供給
される。この演算増幅器１６の帰還路には３段縦
続接続された抵抗減衰器が接続されており、その
減衰比が上記平滑用コンデンサ３１より取り出さ
れた制御電圧に応じてトランジスタQ4〜Q6のPN
接合部抵抗の抵抗値RPNが変化せしめられること
により可変制御される。この結果、入力端子４１
に入来した信号は上記レベル圧縮特性とは相補的
なレベル伸長特性を付与されて、演算増幅器１６
よりコンデンサ５０を介して出力端子５１から出
力される。
BBD、あるいは記録媒体など）を経て入力端子
４１に入来し、コンデンサ４２、抵抗値R4の抵
抗を介して演算増幅器１６の反転入力端子に供給
される。この演算増幅器１６の帰還路には３段縦
続接続された抵抗減衰器が接続されており、その
減衰比が上記平滑用コンデンサ３１より取り出さ
れた制御電圧に応じてトランジスタQ4〜Q6のPN
接合部抵抗の抵抗値RPNが変化せしめられること
により可変制御される。この結果、入力端子４１
に入来した信号は上記レベル圧縮特性とは相補的
なレベル伸長特性を付与されて、演算増幅器１６
よりコンデンサ５０を介して出力端子５１から出
力される。
上述の如く、本考案になる雑音低減回路は、第
１の入力端子を第１の抵抗値の第１の抵抗及び第
３の抵抗値の第３の抵抗を直列に介して帰還抵抗
を有する第１の演算増幅器の反転入力端子に接続
し、かつ、第１及び第３の抵抗の接続点と共通端
子との間に第２の抵抗値の第２の抵抗と半導体の
PN接合部を利用した第１のPN接合抵抗とより
なる直列回路が該半導体のしきい値を互いに異な
らせて並列に複数設けられた構成のレベル圧縮増
幅回路と、前記第１の入力端子の入力信号が前記
第１の演算増幅器で増幅されてレベル圧縮信号と
されて取り出され、これが伝送路を介して入力さ
れる第２の入力端子を前記帰還抵抗と同じ抵抗値
の第４の抵抗を介して第２の演算増幅器の反転入
力端子に接続し、かつ、第２の演算増幅器の出力
端子よりその反転入力端子に前記第１の抵抗値の
第５の抵抗と前記第３の抵抗値の第６の抵抗とを
直列に接続すると共に、第５及び第６の抵抗の接
続点と共通端子との間に前記第２の抵抗値の第７
の抵抗と半導体のPN接合部を利用した第２の
PN接合抵抗とよりなる直列回路が該半導体のし
きい値を互いに異ならせて並列に複数設けられ、
第２の演算増幅器の出力端子よりレベルが復元さ
れた信号を出力する構成のレベル伸長増幅回路
と、前記レベル圧縮増幅回路及びレベル伸長増幅
回路の各入力信号レベルに応じて複数の前記第１
及び第２のPN接合抵抗の値を夫々可変制御する
制御信号を生成する制御信号生成回路とより構成
したため、一般汎用回路部品のみで所望のレベル
圧縮、伸長特性を得ることができ、これにより所
望の雑音低減特性を得ることができ、雑音低減動
作は入力信号に応じて自動的に行なわれるので使
用者による切換スイツチ操作を不要にでき、また
ICのように特性は固定されておらず用途に応じ
た所望のレベル圧縮特性を得ることができ、更に
その圧縮、伸長比も任意に設定でき、汎用性を持
たせることができ、また更に特殊な回路部品を必
要としないから安価に構成できる等の数々の特長
を有するものである。
１の入力端子を第１の抵抗値の第１の抵抗及び第
３の抵抗値の第３の抵抗を直列に介して帰還抵抗
を有する第１の演算増幅器の反転入力端子に接続
し、かつ、第１及び第３の抵抗の接続点と共通端
子との間に第２の抵抗値の第２の抵抗と半導体の
PN接合部を利用した第１のPN接合抵抗とより
なる直列回路が該半導体のしきい値を互いに異な
らせて並列に複数設けられた構成のレベル圧縮増
幅回路と、前記第１の入力端子の入力信号が前記
第１の演算増幅器で増幅されてレベル圧縮信号と
されて取り出され、これが伝送路を介して入力さ
れる第２の入力端子を前記帰還抵抗と同じ抵抗値
の第４の抵抗を介して第２の演算増幅器の反転入
力端子に接続し、かつ、第２の演算増幅器の出力
端子よりその反転入力端子に前記第１の抵抗値の
第５の抵抗と前記第３の抵抗値の第６の抵抗とを
直列に接続すると共に、第５及び第６の抵抗の接
続点と共通端子との間に前記第２の抵抗値の第７
の抵抗と半導体のPN接合部を利用した第２の
PN接合抵抗とよりなる直列回路が該半導体のし
きい値を互いに異ならせて並列に複数設けられ、
第２の演算増幅器の出力端子よりレベルが復元さ
れた信号を出力する構成のレベル伸長増幅回路
と、前記レベル圧縮増幅回路及びレベル伸長増幅
回路の各入力信号レベルに応じて複数の前記第１
及び第２のPN接合抵抗の値を夫々可変制御する
制御信号を生成する制御信号生成回路とより構成
したため、一般汎用回路部品のみで所望のレベル
圧縮、伸長特性を得ることができ、これにより所
望の雑音低減特性を得ることができ、雑音低減動
作は入力信号に応じて自動的に行なわれるので使
用者による切換スイツチ操作を不要にでき、また
ICのように特性は固定されておらず用途に応じ
た所望のレベル圧縮特性を得ることができ、更に
その圧縮、伸長比も任意に設定でき、汎用性を持
たせることができ、また更に特殊な回路部品を必
要としないから安価に構成できる等の数々の特長
を有するものである。
第１図及び第２図は夫々従来回路の各例を示す
ブロツク系統図、第３図は本考案回路の要部をな
す抵抗減衰器の一実施例を示す回路図、第４図は
第３図示回路の特性の一例を示す図、第５図は本
考案回路の第１実施例のレベル圧縮系を示す回路
図、第６図は第５図示回路の入出力特性の一例を
示す図、第７図は本考案回路の第１実施例のレベ
ル伸長系を示す回路図、第８図は本考案回路のレ
ベル圧縮系の入出力特性の他の例を示す図、第９
図は本考案回路の第２実施例を示す回路図であ
る。 １３，１６，２３……演算増幅器、１４，１９
……入力端子、１５，４０……圧縮器出力端子、
１７，４１……伸長器入力端子、１８，５１……
出力端子、RPN……PN接合部抵抗の抵抗値、Q1
〜Q6……NPNトランジスタ。
ブロツク系統図、第３図は本考案回路の要部をな
す抵抗減衰器の一実施例を示す回路図、第４図は
第３図示回路の特性の一例を示す図、第５図は本
考案回路の第１実施例のレベル圧縮系を示す回路
図、第６図は第５図示回路の入出力特性の一例を
示す図、第７図は本考案回路の第１実施例のレベ
ル伸長系を示す回路図、第８図は本考案回路のレ
ベル圧縮系の入出力特性の他の例を示す図、第９
図は本考案回路の第２実施例を示す回路図であ
る。 １３，１６，２３……演算増幅器、１４，１９
……入力端子、１５，４０……圧縮器出力端子、
１７，４１……伸長器入力端子、１８，５１……
出力端子、RPN……PN接合部抵抗の抵抗値、Q1
〜Q6……NPNトランジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 第１の入力端子を第１の抵抗値の第１の抵抗及
び第３の抵抗値の第３の抵抗を直列に介して帰還
抵抗を有する第１の演算増幅器の反転入力端子に
接続し、かつ、該第１及び第３の抵抗の接続点と
共通端子との間に第２の抵抗値の第２の抵抗と半
導体のPN接合部を利用した第１のPN接合抵抗
とよりなる直列回路が該半導体のしきい値を互い
に異ならせて並列に複数設けられた構成のレベル
圧縮増幅回路と、 前記第１の入力端子の入力信号が前記第１の演
算増幅器で増幅されてレベル圧縮信号とされて取
り出され、これが伝送路を介して入力される第２
の入力端子を前記帰還抵抗と同じ抵抗値の第４の
抵抗を介して第２の演算増幅器の反転入力端子に
接続し、かつ、該第２の演算増幅器の出力端子よ
りその反転入力端子に前記第１の抵抗値の第５の
抵抗と前記第３の抵抗値の第６の抵抗とを直列に
接続すると共に、該第５及び第６の抵抗の接続点
と共通端子との間に前記第２の抵抗値の第７の抵
抗と半導体のPN接合部を利用した第２のPN接
合抵抗とよりなる直列回路が該半導体のしきい値
を互いに異ならせて並列に複数設けられ、該第２
の演算増幅器の出力端子よりレベルが復元された
信号を出力する構成のレベル伸長増幅回路と、 前記レベル圧縮増幅回路及びレベル伸長増幅回
路の各入力信号レベルに応じて複数の前記第１及
び第２のPN接合抵抗の値を夫々可変制御する制
御信号を生成する制御信号生成回路とよりなり、 上記半導体がオフ又はオンのときの前記第１及
び第２のPN接合抵抗により定まるレベル圧縮、
伸長特性部と上記以外のときのPN接合部指数関
数特性利用レベル圧縮、伸長特性部とよりなる折
線特性の繰り返しによる近似により所望のレベル
圧縮、伸長特性を得るよう構成した雑音低減回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156880U JPS643223Y2 (ja) | 1980-06-30 | 1980-06-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156880U JPS643223Y2 (ja) | 1980-06-30 | 1980-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5714515U JPS5714515U (ja) | 1982-01-25 |
| JPS643223Y2 true JPS643223Y2 (ja) | 1989-01-27 |
Family
ID=29453542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156880U Expired JPS643223Y2 (ja) | 1980-06-30 | 1980-06-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS643223Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5664265B2 (ja) | 2011-01-19 | 2015-02-04 | ヤマハ株式会社 | ダイナミックレンジ圧縮回路 |
-
1980
- 1980-06-30 JP JP9156880U patent/JPS643223Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5714515U (ja) | 1982-01-25 |
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