JPS642284B2 - - Google Patents
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- JPS642284B2 JPS642284B2 JP56039125A JP3912581A JPS642284B2 JP S642284 B2 JPS642284 B2 JP S642284B2 JP 56039125 A JP56039125 A JP 56039125A JP 3912581 A JP3912581 A JP 3912581A JP S642284 B2 JPS642284 B2 JP S642284B2
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- Japan
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- circuit
- oscillator
- voltage
- sine wave
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- 238000007493 shaping process Methods 0.000 claims description 7
- 238000012360 testing method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2839—Fault-finding or characterising using signal generators, power supplies or circuit analysers
- G01R31/2841—Signal generators
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、雑音電圧の波形を容易に選択できか
つ繰り返し周期も簡単に設定することができる雑
音電圧発生試験器に関する。
つ繰り返し周期も簡単に設定することができる雑
音電圧発生試験器に関する。
電子計算機と入出力機器とはケーブルにより接
続され、このケーブルも静電気などによる雑音混
入を防ぐためシールドケーブルを使用することが
多いが、それでも雑音混入による誤動作がない訳
ではない。そこで実際に計算機に雑音試験電圧を
加えてみてどの程度の電圧値で誤動作し始める
か、誤動作したのはどの部分かなどの試験研究を
する必要がある。この種の試験で雑音を加える箇
所は例えば第１図に略示するように計算機出力端
のケーブル１０の接地線１２とシールド線１４と
の間Ｔである。なお１６は信号線、CPUは電子
計算機、Ｉ／Ｏは入出力装置、１８は計算機の論
理回路部、２０はＩ／Ｏの論理回路部である。接
地線１２は論理回路部１８，２０の各グランド配
線（これはシグナルグランドSGと呼ばれる）を
接続するもので、このグランド配線は計算機側で
筐体（フレームグランドFG）と共にアースされ
る。ケーブル１０の出力パルス線は一端が計算機
のまた他端が入出力装置の筐体へ接続される。入
出力装置の筐体もアースされるが、その論理回路
部はアースされないことが多い。
続され、このケーブルも静電気などによる雑音混
入を防ぐためシールドケーブルを使用することが
多いが、それでも雑音混入による誤動作がない訳
ではない。そこで実際に計算機に雑音試験電圧を
加えてみてどの程度の電圧値で誤動作し始める
か、誤動作したのはどの部分かなどの試験研究を
する必要がある。この種の試験で雑音を加える箇
所は例えば第１図に略示するように計算機出力端
のケーブル１０の接地線１２とシールド線１４と
の間Ｔである。なお１６は信号線、CPUは電子
計算機、Ｉ／Ｏは入出力装置、１８は計算機の論
理回路部、２０はＩ／Ｏの論理回路部である。接
地線１２は論理回路部１８，２０の各グランド配
線（これはシグナルグランドSGと呼ばれる）を
接続するもので、このグランド配線は計算機側で
筐体（フレームグランドFG）と共にアースされ
る。ケーブル１０の出力パルス線は一端が計算機
のまた他端が入出力装置の筐体へ接続される。入
出力装置の筐体もアースされるが、その論理回路
部はアースされないことが多い。
試験に用いる雑音電圧は従来は第２図の如きイ
ンパルスまたは第３図に示す如き減衰振動波を用
いていた。この第２図ａ〜E0は直流電源、Ｃは
コンデンサ、Ｓはリレー接点、Ｒは抵抗である。
接点Ｓがａ側にあるとコンデンサＣは電源E0で
充電され、ｂ側にあると抵抗Ｒを通して放電し、
この際出力端t1，t2には同図ｂに示すインパルス
が現われる。第３図の場合もほゞ同様であるが放
電はインダクタンスＬおよび抵抗R1，R2を通し
て行なわれるので出力波形は同図ｂに示す減衰振
動波形となる。
ンパルスまたは第３図に示す如き減衰振動波を用
いていた。この第２図ａ〜E0は直流電源、Ｃは
コンデンサ、Ｓはリレー接点、Ｒは抵抗である。
接点Ｓがａ側にあるとコンデンサＣは電源E0で
充電され、ｂ側にあると抵抗Ｒを通して放電し、
この際出力端t1，t2には同図ｂに示すインパルス
が現われる。第３図の場合もほゞ同様であるが放
電はインダクタンスＬおよび抵抗R1，R2を通し
て行なわれるので出力波形は同図ｂに示す減衰振
動波形となる。
しかしこの従来方式ではリレーを使用している
ので出力雑音電圧の繰り返し周波数が低く（例え
ば１秒に１回など）オツシロスコープでの観測に
不向きである。また第２図の場合は単発性である
が、雑音には複数波からなるものが多い。この点
第３図のものは複数波からなる減衰振動である
が、波形は回路によつてほゞ一義的に定まつてし
まい、波形を変えることは容易でない。
ので出力雑音電圧の繰り返し周波数が低く（例え
ば１秒に１回など）オツシロスコープでの観測に
不向きである。また第２図の場合は単発性である
が、雑音には複数波からなるものが多い。この点
第３図のものは複数波からなる減衰振動である
が、波形は回路によつてほゞ一義的に定まつてし
まい、波形を変えることは容易でない。
それ故本発明は波数選択が容易であり、その選
択した数の雑音電圧波の周波数の変更、繰り返し
生起する該雑音電圧波の周期の変更が容易であ
り、高速でオツシロスコープでの観測が容易であ
る雑音電圧発生器を提供しようとするものであ
る。
択した数の雑音電圧波の周波数の変更、繰り返し
生起する該雑音電圧波の周期の変更が容易であ
り、高速でオツシロスコープでの観測が容易であ
る雑音電圧発生器を提供しようとするものであ
る。
本発明の雑音電圧発生試験器は正弦波可変周波
数発振器と、該発振器から出力される正弦波を波
形整形して矩形波とする整形回路、該整形回路の
出力の極性を反転する極性切換回路、および該切
換回路の出力パルスを計数し、スイツチで選択さ
れる所望パルス数に対応するパルス幅および所望
繰り返し周期に対応するパルス周期の出力信号を
生じるパルスカウンタ回路と、前記発振器および
パルスカウンタ回路の各出力を入力されて該発振
器出力中の該パルスカウンタ出力信号で選択され
る正弦波を出力するアナログスイツチと、該アナ
ログスイツチの出力電圧を可変にする電圧増幅器
とを備えることを特徴とするが次に実施例を参照
しながら更にこれを詳細に説明する。
数発振器と、該発振器から出力される正弦波を波
形整形して矩形波とする整形回路、該整形回路の
出力の極性を反転する極性切換回路、および該切
換回路の出力パルスを計数し、スイツチで選択さ
れる所望パルス数に対応するパルス幅および所望
繰り返し周期に対応するパルス周期の出力信号を
生じるパルスカウンタ回路と、前記発振器および
パルスカウンタ回路の各出力を入力されて該発振
器出力中の該パルスカウンタ出力信号で選択され
る正弦波を出力するアナログスイツチと、該アナ
ログスイツチの出力電圧を可変にする電圧増幅器
とを備えることを特徴とするが次に実施例を参照
しながら更にこれを詳細に説明する。
第４図は本発明の実施例を示し、３０は
100KHz〜10MHz程度の正弦波可変周波数発振
器で、回路部とはプラグ３２を介して接続され
る。３４は波形整形回路、３６は極性切換回路、
３８はパルスカウンタ、４０は位相調整回路であ
り、これらでサンプリングを行なうアナログスイ
ツチ４４の制御電圧を発生する。即ち波形整形回
路３４はコンパレータまたはシユミツトトリガな
どからなり、発振器３０からの正弦波を矩形波に
変形し、パルスカウンタ（ダウンカウンタ）３８
はこれを計数してスイツチSW1〜SWoで選択され
る所定のパルス幅および繰り返し周期を持つ矩形
波を出力する。カウンタは周知のようにフリツプ
フロツプを多段に接続してなり、各段は１／２、 １／４、１／８……各分周出力を生じるからこれらを適 宜組み合わせることにより上記の出力を得ること
ができる。また排他的オア回路などからなる極性
切換回路３６を動作させることにより、該出力の
正、負極性を逆にして、出力を立上りより出す
か、立下りより出すかを選択することができる。
第５図はこの極性切換えによる出力変化を説明す
る図で、ａに示すもの（正極性Ｐとする）が極性
切換でｂに示す極性（負極性Ｎとする）のものに
切換えられる。このような信号処理をすると若干
の信号遅延が生じるが、デイレイラインなどから
なる遅延回路４２および位相調整回路４０はこれ
を補償するものである。CMOSトランジスタな
どからなるアナログスイツチ４４へは発振器３０
からのかつ遅延回路４２で遅延された連続正弦波
が入力し、また位相調整回路４０からの信号Sg
が入力してスイツチ開閉動作を行ない、該連続正
弦波中の信号Sgで選択された波を出力する。こ
の出力波の波数、繰り返し周期は信号Sgにより
任意に決定される。
100KHz〜10MHz程度の正弦波可変周波数発振
器で、回路部とはプラグ３２を介して接続され
る。３４は波形整形回路、３６は極性切換回路、
３８はパルスカウンタ、４０は位相調整回路であ
り、これらでサンプリングを行なうアナログスイ
ツチ４４の制御電圧を発生する。即ち波形整形回
路３４はコンパレータまたはシユミツトトリガな
どからなり、発振器３０からの正弦波を矩形波に
変形し、パルスカウンタ（ダウンカウンタ）３８
はこれを計数してスイツチSW1〜SWoで選択され
る所定のパルス幅および繰り返し周期を持つ矩形
波を出力する。カウンタは周知のようにフリツプ
フロツプを多段に接続してなり、各段は１／２、 １／４、１／８……各分周出力を生じるからこれらを適 宜組み合わせることにより上記の出力を得ること
ができる。また排他的オア回路などからなる極性
切換回路３６を動作させることにより、該出力の
正、負極性を逆にして、出力を立上りより出す
か、立下りより出すかを選択することができる。
第５図はこの極性切換えによる出力変化を説明す
る図で、ａに示すもの（正極性Ｐとする）が極性
切換でｂに示す極性（負極性Ｎとする）のものに
切換えられる。このような信号処理をすると若干
の信号遅延が生じるが、デイレイラインなどから
なる遅延回路４２および位相調整回路４０はこれ
を補償するものである。CMOSトランジスタな
どからなるアナログスイツチ４４へは発振器３０
からのかつ遅延回路４２で遅延された連続正弦波
が入力し、また位相調整回路４０からの信号Sg
が入力してスイツチ開閉動作を行ない、該連続正
弦波中の信号Sgで選択された波を出力する。こ
の出力波の波数、繰り返し周期は信号Sgにより
任意に決定される。
第６図は波数選択の態様を説明する図で、ａは
正弦波１つを出力させた例、ｂは同２個を出力さ
せた例、ｃは同ｎ個を出力させた例である。また
第４図で４６は出力電圧調整用の可変抵抗、４８
は電圧増幅器、５０は電力増幅器であり、該増幅
器５０の出力が試験用雑音電圧となる。電力増幅
器５０は出力インピーダンスを低くするもので、
前述の試験箇所Ｔのインピーダンス（FG，SG間
インピーダンス）Z0≒6.8Ωに本試験器出力イン
ピーダンスを適合させる。
正弦波１つを出力させた例、ｂは同２個を出力さ
せた例、ｃは同ｎ個を出力させた例である。また
第４図で４６は出力電圧調整用の可変抵抗、４８
は電圧増幅器、５０は電力増幅器であり、該増幅
器５０の出力が試験用雑音電圧となる。電力増幅
器５０は出力インピーダンスを低くするもので、
前述の試験箇所Ｔのインピーダンス（FG，SG間
インピーダンス）Z0≒6.8Ωに本試験器出力イン
ピーダンスを適合させる。
この試験器の出力電圧は例えば０―Ｐ（零点よ
りピークまで）で10Vである。前記試験箇所Ｔへ
の印加電圧は２〜3Vで誤動作するものもある反
面、７〜8Vでも誤動作しないものもあるが、出
力電圧が10Vもあれば試験には充分である。試験
電圧の波形は正弦波１または複数個であるが、こ
れを試験回路へ加えると減衰振動が発生し、雑音
によく見られる振動波形と類似のものになる。な
お第４図で５２は直流電源で＋V1，＋V2，−V3な
る正、負直流電圧を出力する。５４はノイズフイ
ルタであり、交流電源ACから混入する雑音を除
去する。
りピークまで）で10Vである。前記試験箇所Ｔへ
の印加電圧は２〜3Vで誤動作するものもある反
面、７〜8Vでも誤動作しないものもあるが、出
力電圧が10Vもあれば試験には充分である。試験
電圧の波形は正弦波１または複数個であるが、こ
れを試験回路へ加えると減衰振動が発生し、雑音
によく見られる振動波形と類似のものになる。な
お第４図で５２は直流電源で＋V1，＋V2，−V3な
る正、負直流電圧を出力する。５４はノイズフイ
ルタであり、交流電源ACから混入する雑音を除
去する。
以上説明したように本発明によれば波形、周波
数、繰り返し周期の制御が容易であり、また周波
数が高く、精度が高いので観測が容易であつて、
計算機の耐雑音試験などに好適な雑音電圧発生試
験器が得られる。
数、繰り返し周期の制御が容易であり、また周波
数が高く、精度が高いので観測が容易であつて、
計算機の耐雑音試験などに好適な雑音電圧発生試
験器が得られる。
第１図は雑音試験要領を説明する図、第２図お
よび第３図各ａ，ｂは従来例を示す回路図および
出力波形図、第４図は本発明の実施例を示すブロ
ツク図、第５図および第６図は出力波形例を示す
波形図である。 図面で３０は可変周波数発振器、３４は波形整
形回路、３６は極性切換回路、３８はパルスカウ
ンタ回路、４４はアナログスイツチ、４８，５０
は増幅回路である。
よび第３図各ａ，ｂは従来例を示す回路図および
出力波形図、第４図は本発明の実施例を示すブロ
ツク図、第５図および第６図は出力波形例を示す
波形図である。 図面で３０は可変周波数発振器、３４は波形整
形回路、３６は極性切換回路、３８はパルスカウ
ンタ回路、４４はアナログスイツチ、４８，５０
は増幅回路である。
Claims (1)
- １ 正弦波可変周波数発振器と該発振器から出力
される正弦波を波形整形して矩形波とする整形回
路、該整形回路の出力の極性を反転する極性切換
回路、および該切換回路の出力パルスを計数し、
スイツチで選択される所望パルス数に対応するパ
ルス幅および所望繰り返し周期に対応するパルス
周期の出力信号を生じるパルスカウンタ回路と、
前記発振器およびパルスカウンタ回路の各出力を
入力されて該発振器出力中の該パルスカウンタ出
力信号で選択される正弦波を出力するアナログス
イツチと、該アナログスイツチの出力電圧を可変
にする電圧増幅器とを備えることを特徴とした雑
音電圧発生試験器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039125A JPS57153346A (en) | 1981-03-18 | 1981-03-18 | Noise voltage generation tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56039125A JPS57153346A (en) | 1981-03-18 | 1981-03-18 | Noise voltage generation tester |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153346A JPS57153346A (en) | 1982-09-21 |
| JPS642284B2 true JPS642284B2 (ja) | 1989-01-17 |
Family
ID=12544373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56039125A Granted JPS57153346A (en) | 1981-03-18 | 1981-03-18 | Noise voltage generation tester |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57153346A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332091Y2 (ja) * | 1986-01-20 | 1991-07-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553216A (en) * | 1978-06-23 | 1980-01-11 | Hitachi Ltd | Gate circuit |
-
1981
- 1981-03-18 JP JP56039125A patent/JPS57153346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153346A (en) | 1982-09-21 |
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