JPS6412366B2

JPS6412366B2 -

Info

Publication number: JPS6412366B2
Application number: JP4608981A
Authority: JP
Inventors: Asao Hayashi; Kenichi Ooikami; Masatoshi Ida; Masahiro Aoki
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1981-03-28
Filing date: 1981-03-28
Publication date: 1989-02-28
Also published as: JPS57161710A

Description

【発明の詳細な説明】本発明はカメラ、顕微鏡、高密度光学的記録再
生装置等の焦点検出を電気的に行なう合焦検出方
法に関するものである。

焦点検出を電気的に行なう装置は従来種々提案
されており、本願人も例えば特開昭55−8102号公
報において既に提案している。本願人が提案した
焦点検出装置においては、光学系により形成され
る物体像の少く共一部分を画素単位に配列した複
数の受光素子で受光し、これら受光素子の光電出
力を積分して少く共１つの受光素子の光電出力が
所定の基準レベルに達したときに全ての受光素子
の光電出力を画素情報として同時にサンプルホー
ルドし、これらサンプルホールドしたアナログ画
素情報を並列的にデジタル信号に変換してから、
このデジタル信号を所定の評価関数に基いて演算
処理して焦点状態を検出している。かかる焦点検
出装置によれば複数のアナログ画素情報を並列的
にデジタル信号に変換しているから、これらを順
次にアナログ−デジタル（Ａ／Ｄ）変換するもの
に比べＡ／Ｄ変換に要する時間を著しく短縮する
ことができると共に、同一瞬時のアナログ画素情
報を使うから正確な焦点検出を行なうことができ
る利点がある。しかし、かかる焦点検出装置で
は、複数の受光素子からの光電出力をサンプルホ
ールドするための基準レベルを１つ設定し、その
最も大きいレベルの光電出力が基準レベルを超え
た時点で全ての受光素子の光電出力をサンプルホ
ールドするようにしている。このため、被写体が
暗いときは積分を開始してからサンプルホールド
するまでの時間が非常に長くかかり、例えばカメ
ラに適用した場合には手振れ等により合焦検出精
度が低下する等の不具合を惹起する恐れがある。

本発明の目的は上述した不具合を解決し、常に
正確に焦点検出ができる合焦検出方法を提供しよ
うとするものである。

本発明は、光学系により形成される物体像の少
く共一部分を画素単位に配列した複数の受光素子
で受光し、これら受光素子の光電出力を積分して
少く共１つの受光素子の光電出力が所定の基準レ
ベルに達したときに全ての受光素子の光電出力を
画素情報として同時にサンプルホールドし、これ
らサンプルホールドした画素情報に基いて前記物
体像の合焦状態を検出するにあたり、前記光電出
力の積分を開始してから少く共１つの受光素子の
光電出力が所定の基準レベルに達するまでの経過
時間を検出し、この経過時間が予じめ定めた時間
よりも長いときは前記基準レベルを低下させるこ
とを特徴とするものである。

以下図面を参照して本発明を詳細に説明する。

第１図は本発明の合焦検出方法を実施する焦点
検出装置の一例の構成を示すブロツク図である。
本例では被写体１の像の一部を撮影光学系２を通
してそれぞれ画素単位に配列した多数の受光素子
およびサンプルホールド回路を有する２個の受光
装置３Ａ，３Ｂ上に投影し、これら受光装置３
Ａ，３Ｂにおいて各受光素子の光電出力を積分し
てその同一瞬時の光電出力をアナログ画素情報と
して対応するサンプルホールド回路に保持する。
これら各受光装置においてサンプルホールドした
それぞれ多数の受光素子のアナログ画素情報は受
光装置毎に信号処理回路４において並列的にデジ
タル情報に変換された後中央処理装置５に取り込
まれ、ここで例えば隣接する受光素子間の画素情
報に対応するデジタル値の差の絶対値を算出し、
これらの絶対値の総和を評価関数として用いて焦
点状態を表わす焦点検出信号を得る。この焦点検
出信号は表示装置６に送られて撮影者に焦点状態
を知らせると共に光学系駆動回路７、光学系駆動
装置８を通して撮影用光学系２を矢印で示すよう
に光軸方向に変位させて焦点調節を行なう。なお
簡易型の装置においては光学系の駆動は撮影者が
表示装置６の指示によつて手動で行なうようにし
て、駆動回路７、駆動装置８は省略してもよい。

受光装置３Ａ，３Ｂは例えば撮影光学系２の予
定焦平面の前後等しい距離にそれぞれ配置する。
例えば本実施例に示す焦点検出装置を一眼レフカ
メラに適用する場合には、第２図に示すように撮
影光学系２とフイルム９との間の光路中に配置さ
れるクイツクリターンミラー１０の中央部をハー
フミラー１１とし、このハーフミラー１１で反射
される撮影光束をピント板１２、ペンタプリズム
１３等を具える観察光学系に導き、ハーフミラー
１１を透過する光束を、クイツクリターンミラー
１０の裏面に設けた反射ミラー１４で下方に導く
ようにし、この下方に導かれた光束をハーフミラ
ー１５を透過させて一方の受光装置３Ａに入射さ
せ、ハーフミラー１５で反射された光束を反射ミ
ラー１６を経て他方の受光装置３Ｂに入射させる
ように構成する。受光装置３Ａ，３Ｂは上述した
ように、フイルム９と光学的に共役な平面の前後
等しい位置に配置する。

上述した信号処理回路４におけるアナログ−デ
ジタル（Ａ／Ｄ）変換処理は、例えば受光装置３
Ａ，３Ｂにサンプルホールドしたそれぞれ多数の
受光素子の出力アナログ画素情報を順次に取出
し、これを逐次デジタル値に変換するよう構成す
ることもできるが、このような逐次変換方式を採
用した場合にはすべての必要なデータをデジタル
値に変換するのに時間がかかり不利である。

このため、本実施例では多数のアナログ量をほ
ぼ同時にデジタル値に変換することができる並列
形のＡ／Ｄ変換回路を用いる。以下、このような
並列形Ａ／Ｄ変換回路を用いた実施例についてさ
らに詳細に説明する。

第３図はこのような並列的なアナログ−デジタ
ル変換を行なう場合の受光装置３Ａ，３Ｂ、信号
処理回路４、中央処理装置５の部分を詳細に示す
ものである。受光装置３Ａおよび３Ｂは、それぞ
れ受光素子を有する多数の光電変換回路１７Ａ−
１〜１７Ａ−ｎ，１７Ｂ−１〜１７Ｂ−ｎと、こ
れら光電変換回路の光電出力をそれぞれサンプリ
ングしてホールドするサンプルホールド回路１８
Ａ−１〜１８Ａ−ｎ，１８Ｂ−１〜１８Ｂ−ｎと
を具える。光電変換回路１７Ａ−１〜１７Ａ−
ｎ，１７Ｂ−１〜１７Ｂ−ｎには、中央処理装置
５からのチヤージ信号ラインａを並列に接続し、
このチヤージ信号ラインａを経て中央処理装置５
から供給されるチヤージ信号により光電出力の積
分を制御する。また、サンプルホールド回路１８
Ａ−１〜１８Ａ−ｎ，１８Ｂ−１〜１８Ｂ−ｎに
は中央処理装置５からのサンプルホールド信号ラ
インｂと、サンプルホールド回路１８Ａ−１〜１
８Ａ−ｎおよび１８Ｂ−１〜１８Ｂ−ｎのいずれ
か、すなわち受光装置３Ａおよび３Ｂのいずれか
を選択するための中央処理装置５からの選択信号
ラインｃおよびｄとをそれぞれ並列に接続し、サ
ンプルホールド信号ラインｂを経て供給されるサ
ンプルホールド信号により、各光電変換回路にお
いて積分した同一瞬時の光電出力（アナログ画素
情報）をサンプルホールド回路１８Ａ−１〜１８
Ａ−ｎ，１８Ｂ−１〜１８Ｂ−ｎに同時にサンプ
ルホールドすると共に、これらサンプルホールド
したアナログ画素情報を選択信号ラインｃ，ｄを
経て供給される選択信号により受光装置毎に並列
的に出力するよう構成する。サンプルホールド回
路１８Ａ−１〜１８Ａ−ｎ，１８Ｂ−１〜１８Ｂ
−ｎの各出力端子は、受光装置３Ａおよび３Ｂに
対して共通に用いられるコンパレータ１９−１〜
１９−ｎの一方の入力端子にそれぞれ接続する。
すなわち、サンプルホールド回路１８Ａ−１およ
び１８Ｂ−１をコンパレータ１９−１に、サンプ
ルホールド回路１８Ａ−２および１８Ｂ−２をコ
ンパレータ１９−２に、サンプルホールド回路１
８Ａ−ｎおよび１８Ｂ−ｎをコンパレータ１９−
ｎに接続する。これらコンパレータ１９−１〜１
９−ｎの他方の入力端子はデジタル−アナログ
（Ｄ／Ａ）変換装置２０に並列に接続し、この
Ｄ／Ａ変換装置２０には中央処理装置５によつて
制御されるパルスジエネレータ付きのカウンタ２
１から予じめ定めた数種の所定の数値のデジタル
信号および所定の範囲にある数値を表わす次々に
発生されるデジタル信号を選択的に供給する。コ
ンパレータ１９−１〜１９−ｎの出力端子は、そ
れぞれ対応するデジタルメモリ２２−１〜２２−
ｎに接続すると共にAND回路２３およびOR回路
２４にそれぞれ並列に接続する。AND回路２３
およびOR回路２４の出力端子はそれぞれ中央処
理装置５に接続すると共に、更にOR回路２４の
出力端子はタイマ２５に接続する。このタイマ２
５は中央処理装置５によつて制御し、積分開始か
らOR回路２３が作動するまでの時間を計測し
て、これを中央処理装置５に供給する。また、デ
ジタルメモリ２２−１〜２２−ｎにはカウンタ２
１の出力を並列に供給し、これらの出力端子は中
央処理装置５に並列に接続して、所要のメモリに
記憶されたデジタル信号をアドレスバス２６を経
てアドレスデコーダ２７を制御して中央処理装置
５に取込むよう構成する。

第４図は第３図に示した受光装置３Ａ，３Ｂの
回路構成図である。受光装置３Ａ，３Ｂはそれぞ
れ同一半導体チツプ上に高密度に形成されたｎ個
の同一構成より成る光電変換回路１７Ａ−１〜１
７Ａ−ｎ，１７Ｂ−１〜１７Ｂ−ｎおよびサンプ
ルホールド回路１８Ａ−１〜１８Ａ−ｎ，１８Ｂ
−１〜１８Ｂ−ｎを具えるが、ここでは受光装置
３Ａの１つの光電変換回路１７Ａ−１およびサン
プルホールド回路１８Ａ−１の構成のみを説明す
る。光電変換回路１７Ａ−１は並列に接続したホ
トダイオード３０Ａ−１およびコンデンサ３１Ａ
−１と電界効果形トランジスタ（FET）より成
る第１のゲート３２Ａ−１とを具え、サンプルホ
ールド回路１８Ａ−１はFET３３Ａ−１および
３４Ａ−１よりなる第１のバツフア３５Ａ−１
と、FETより成る第２のゲート３６Ａ−１と、
コンデンサ３７Ａ−１と、FET３８Ａ−１およ
び３９Ａ−１より成る第２のバツフア４０Ａ−１
と、FETより成る第３のゲート４１Ａ−１とを
具える。ホトダイオード３０Ａ−１およびコンデ
ンサ３１Ａ−１の並列回路は第１のゲート３２Ａ
−１を介して直流電源（図示せず）のV_DD電圧ラ
インV_SS電圧ラインとの間に接続する。ホトダイ
オード３０Ａ−１およびコンデンサ３１Ａ−１と
第１のゲート３２Ａ−１との接続点Ｘは第１のバ
ツフア３５Ａ−１のFET３４Ａ−１のゲートに
接続する。FET３４Ａ−１の一端はV_SS電圧ライ
ンに接続し、他端はFET３３Ａ−１の一端に接
続する。このFET３３Ａ−１の他端はV_DD電圧ラ
インに接続し、またゲートはV_SS電圧ラインに接
続する。第１のバツフア３５Ａ−１を構成する
FET３３Ａ−１とFET３４Ａ−１との接続点Ｙ
は第２のゲート３６Ａ−１を介してコンデンサ３
７Ａ−１の一端および第２のバツフア４０Ａ−１
のFET３９Ａ−１のゲートに接続する。コンデ
ンサ３７Ａ−１の他端およびFET３９Ａ−１の
一端はV_SS電圧ラインに接続し、このFET３９Ａ
−１の他端をFET３８Ａ−１を介してV_DD電圧ラ
インに接続して、FET３８Ａ−１とFET３９Ａ
−１との接続点Ｚの電位を第３のゲート４１Ａ−
１を介して出力し得るよう構成する。受光装置３
Ａを構成する他の光電変換回路およびサンプルホ
ールド回路も上記と同様に構成し、第１のゲート
３２Ａ−１〜３２Ａ−ｎを構成するFETのゲー
トはそれぞれチヤージ信号ラインａに共通に接続
し、第２のゲート３６Ａ−１〜３６Ａ−ｎを構成
するFETのゲートはそれぞれサンプルホールド
信号ラインｂに共通に接続し、第３のゲート４１
Ａ−１〜４１Ａ−ｎを構成するFETのゲートは
選択信号ラインｃに共通に接続して、この第３の
ゲート４１Ａ−１〜４１Ａ−ｎの出力をそれぞれ
対応するコンパレータ１９−１〜１９−ｎの一方
の入力端子に選択的に並列的に供給し得るよう構
成する。

また、受光装置３Ｂも上記受光装置３Ａと同様
に構成し、第１のゲート３２Ｂ−１〜３２Ｂ−ｎ
を構成するFETのゲートはそれぞれチヤージ信
号ラインａに共通に接続し、第２のゲート３６Ｂ
−１〜３６Ｂ−ｎを構成するFETのゲートはそ
れぞれサンプルホールド信号ラインｂに共通に接
続し、第３のゲート４１Ｂ−１〜４１Ｂ−ｎを構
成するFETのゲートは選択信号ラインｄに共通
に接続して、この第３のゲート４１Ｂ−１〜４１
Ｂ−ｎの出力をそれぞれ対応するコンパレータ１
９−１〜１９−ｎの一方の入力端子に選択的に並
列的に供給し得るよう構成する。

第５図は第３図に示すＤ／Ａ変換装置２０の更
に詳細な回路構成図である。本実施例では、受光
装置３Ａ，３Ｂの多数の光電出力をサンプルホー
ルドするための複数の基準レベルを設定すると共
に、Ａ／Ｄ変換の範囲を決定してそれに対応する
デジタル信号を選択するため、カウンタ２１から
の４ビツトのデジタル信号をそれぞれ６個（ビツ
ト）のバツフアを有する第１〜第４のトライステ
ートゲート回路４５−１〜４５−４にそれぞれ並
列に供給すると共に、これら第１〜第４のトライ
ステートゲート回路４５−１〜４５−４の出力を
６ビツトより成るＤ／Ａ変換器２０Ａに並列に供
給する。第１のトライステートゲート回路４５−
１は上位２ビツトの出力を「１」に固定し、第２
のトライステートゲート回路４５−２は最上位お
よび最下位ビツトの出力を、それぞれ「１」およ
び「０」に固定し、第３および第４のトライステ
ートゲート回路４５−３および４５−４は下位２
ビツトの出力を「０」に固定して、これら第１〜
第４のトライステートゲート回路４５−１〜４５
−４の残りの４ビツトにカウンタ２１から４ビツ
トのデジタル信号を供給する。これら第１〜第４
のトライステートゲート回路４５−１〜４５−４
のゲートは中央処理装置５により選択的に制御す
るよう構成する。

以下、本実施例の動作を第６図に示す信号波形
図および第７図に示すフローチヤートを参照しな
がら説明する。なお、本実施例では、Ａ／Ｄ変換
の範囲を第８図に示すように、一定範囲L_H
（111111）〜L_L（000000）で異なる数値のデジタ
ル信号L₁（110000）およびL₂（100000）をL_H，L₁，
L₂，L_Lの順に順次送出するようにしてL_H〜L₁，
L_H〜L₂およびL_H〜L_Lの３段階の範囲Ａ，Ｂおよ
びＣを設定し、決定された範囲内で符号ａ，ｂま
たはｃで示すように逐次大きい方から小さい方に
変化するデジタル信号を送出してアナログ画素情
報をＡ／Ｄ変換する。焦点検出を開始する初期状
態においては、サンプルホールド回路１８Ａ−１
〜１８Ａ−ｎ，１８Ｂ−１〜１８Ｂ−ｎには光電
出力がチヤージされておらず、デジタルメモリ２
２−１〜２２−ｎはデジタル量が０となつてい
る。積分開始前には受光装置３Ａ，３Ｂの第１の
ゲート３２Ａ−１〜３２Ａ−ｎ，３２Ｂ−１〜３
２Ｂ−ｎは閉じて（OFF）おり、コンデンサ３
１Ａ−１〜３１Ａ−ｎ，３１Ｂ−１〜３２Ｂ−ｎ
の端子間電圧は「０」である。したがつて第１の
バツフア３５Ａ−１〜３５Ａ−ｎ，３５Ｂ−１〜
３５Ｂ−Ｎへの入力電位はV_DDであり、これら第
１のバツフアの出力はV_DDに対応した所定の電位
Ｖ（第６図Ａ）となつている。第２のゲート３６
Ａ−１〜３６Ａ−ｎ，３６Ｂ−１〜３６Ｂ−ｎは
開いて（ON）おり、この電位がコンデンサ３７
Ａ−１〜３７Ａ−ｎ，３７Ｂ−１〜３７Ｂ−ｎに
印加され、これらのコンデンサは電位Ｖまで充電
されている。

この状態ではコンデンサ３７Ａ−１〜３７Ａ−
ｎ，３７Ｂ−１〜３７Ｂ−ｎの端子電圧Ｖが第２
のバツフア４０Ａ−１〜４０Ａ−ｎ，４０Ｂ−１
〜４０Ｂ−ｎに入力され、これに対応した電位
V′（第６図Ｂ）が出力されている。

積分をするには、まず中央処理装置５からチヤ
ージ信号ラインａを介して第６図Ｃに示すような
低(L)レベルのチヤージ信号を第１のゲート３２Ａ
−１〜３２Ａ−ｎ，３２Ｂ−１〜３２Ｂ−ｎに送
り、これら第１のゲートを開く。すると、Ｘ点の
電位がV_SSとなりコンデンサ３１Ａ−１〜３１Ａ
−ｎ，３１Ｂ−１〜３１Ｂ−ｎはV_DDまで充電さ
れる。また、これに伴い第１のバツフア３５Ａ−
１〜３５Ａ−ｎ，３５Ｂ−１〜３５Ｂ−ｎへの入
力電位が「V_SS」となるから、これに応じてこれ
らのバツフアの出力も「V_SS」又はこれに近い小
さな値となり、コンデンサ３７Ａ−１〜３７Ａ−
ｎ，３７Ｂ−１〜３７Ｂ−ｎは第２のゲート３６
Ａ−１〜３６Ａ−ｎ，３６Ｂ−１〜３６Ｂ−ｎお
よび第１のバツフア３５Ａ−１〜３５Ａ−ｎ，３
５Ｂ−１〜３５Ｂ−ｎを介して放電する。これに
より第２バツフア４０Ａ−１〜４０Ａ−ｎ，４０
Ｂ−１〜４０Ｂ−ｎへの入力が下がるから、その
出力も「V_SS」又はこれに近い小さな値となる。

所定時間ｔ経過後（コンデンサ３１Ａ−１〜３
１Ａ−ｎ，３１Ｂ−１〜３１Ｂ−ｎが充分に充電
された後）、第６図Ｃに示すようにチヤージ信号
を高(H)レベルにし、第１のゲート３２Ａ−１〜３
２Ａ−ｎ，３２Ｂ−１〜３２Ｂ−ｎを閉（OFF）
じて積分を開始する。するとコンデンサ３１Ａ−
１〜３１Ａ−ｎ，３１Ｂ−１〜３１Ｂ−ｎに蓄え
られた電荷はホトダイオード３０Ａ−１〜３０Ａ
−ｎ，３０Ｂ−１〜３０Ｂ−ｎに入射している光
に応じた強さの光電流として、各々のホトダイオ
ードを通じて放電され、それにつれて第１のバツ
フア３５Ａ−１〜３５Ａ−ｎ，３５Ｂ−１〜３５
Ｂ−ｎへの入力電位が上昇し、その出力も徐々に
大きくなる（第６図Ａ）。これに応じて、コンデ
ンサ３７Ａ−１〜３７Ａ−ｎ，３７Ｂ−１〜３７
Ｂ−ｎは、第１のバツフア３５Ａ−１〜３５Ａ−
ｎ，３５Ｂ−１〜３５Ｂ−ｎおよび第２ゲート３
６Ａ−１〜３６Ａ−ｎ，３６Ｂ−１〜３６Ｂ−ｎ
を介して充電されるから（第６図Ｂ）、第２のバ
ツフア４０Ａ−１〜４０Ａ−ｎ，４０Ｂ−１〜４
０Ｂ−ｎの入力電位および出力電位も徐々に大き
くなつてくる。ここで、受光装置３Ａの第３のゲ
ート４１Ａ−１〜４１Ａ−ｎが中央処理装置５か
らの選択信号により開（ON）しているとすれ
ば、これらのゲートを通して第２のバツフア４０
Ａ−１〜４０Ａ−ｎの出力電位が対応するコンパ
レータ１９−１〜１９−ｎの一方の入力端子に供
給される。

一方、上記積分開始と同時に中央処理装置５に
によりタイマ２５を始動させると共に、Ｄ／Ａ変
換装置２０の第１のトライステートゲート回路４
５−１のみを作動させ、カウンタ２１を制御して
Ｄ／Ａ変換装置２０に「1111」のデジタル信号を
供給してL_Hのデジタル信号「111111」をＤ／Ａ
変換器２０Ａに送出する。この一定値のデジタル
信号はＤ／Ａ変換器２０Ａによりアナログ信号に
変換され、コンパレータ１９−１〜１９−ｎの他
方の入力端子に入力する。コンパレータ１９−１
〜１９−ｎは、この一定値のデジタル信号
「111111」に対応するアナログ信号（第１の基準
レベル）と上記受光装置３Ａの第３のゲート４１
Ａ−１〜４１Ａ−ｎを通して供給される光電出力
（積分値）とを並列的に比較し、その少く共１つ
の出力が反転したこと、すなわち受光装置３Ａか
らの多数の光電出力の少く共１つがＤ／Ａ変換器
２０Ａから供給されている第１の基準レベルを越
えたことをOR回路２４で検出し、これにより中
央処理装置５からサンプルホールド信号ラインｂ
を経て第６図Ｄに示すようなＬレベルのサンプル
ホールド信号を受光装置３Ａおよび３Ｂの第２の
ゲート３６Ａ−１〜３６Ａ−ｎおよび３６Ｂ−１
〜３６Ｂ−ｎに供給してこれら第２のゲートを閉
（OFF）じ、そのときの積分値をコンデンサ３７
Ａ−１〜３７Ａ−ｎおよび３７Ｂ−１〜３７Ｂ−
ｎに同時にサンプルホールドする。第９図はこの
ときの各積分値の一例を示し、T_Oは積分開始時
刻を、T_Sはサンプルホールド時刻を、そして電
位Vref・maxは一定値のデジタル信号「111111」
に対応する第１の基準レベルをそれぞれ示してい
る。また、タイマ２５は積分開始からOR回路２
４が作動するまでの積分時間T_Hを計測し、これ
を中央処理装置５に供給する。

次に、Ａ／Ｄ変換の範囲を決定するため、
AND回路２３が動作するまで、中央処理装置５
によりカウンタ２１およびＤ／Ａ変換装置２０の
第１〜第３のトライステートゲート回路４５−１
〜４５−３を制御してＤ／Ａ変換器２０ＡにL₁，
L₂およびL_Lのデジタル信号「110000」、「100000」
および「000000」を順次送出する。すなわち、中
央処理装置５により第１のトライステートゲート
回路４５−１のみを作動させると共に、カウンタ
２１から「0000」のデジタル信号を送出して、
「110000」すなわちL₁のデジタル信号をＤ／Ａ変
換器２０Ａに送出し、同様に中央処理装置５によ
り第２のトライステートゲート回路４５−２およ
び４５−３のみを順次に作動させてカウンタ２１
から「0000」を送出することにより「100000」す
なわちL₂のデジタル信号および「000000」すな
わちL_Lのデジタル信号を順次Ｄ／Ａ変換器２０
Ａに送出する。これらL₁，L₂およびL_Lのデジタ
ル信号の送出はAND回路２３が動作した時点で
当該デジタル信号の送出を止めると共に、例えば
L₁のデジタル信号でAND回路２３が動作すれば
それ以降のデジタルL₂，L₁は送出しない。

例えば、L₂のデジタル信号でAND回路２３が
動作したとすれば、サンプルホールドされている
光電信号（アナログ画素情報）は全てL_H〜L₂の
範囲Ｂ内にあることになるから、これによりＡ／
Ｄ変換の範囲を範囲Ｂと決定する。

範囲Ｂが決定された後は、中央処理装置５によ
り第２のトライステートゲート回路４５−２のみ
のゲートを開放し、カウンタ２１から「1111」〜
「0000」まで大きい方から小さい方に逐次変化す
るデジタル信号（データ）を第２のトライステー
トゲート回路４５−２に送出し、このゲート回路
から第８図において符号ｂで示すように
「111110」から「100000」まで逐次変化する６ビ
ツトのデジタル信号（データ）をＤ／Ａ変換器２
０Ａに送出する。なお、この第２のトライステー
トゲート回路４５−２は最上位および最下位ビツ
トがそれぞれ「１」および「０」に固定されてい
るから、逐次変化するデジタル信号はこれらビツ
トを除く４ビツトがカウンタ２１から送出される
デジタル信号「1111」〜「0000」に応じて変化す
ることになる。Ｄ／Ａ変換器２０Ａは「111110」
〜「100000」迄逐次変化するデジタル信号を逐次
アナログ量に変換してコンパレータ１９−１〜１
９−ｎに供給する。コンパレータ１９−１〜１９
−ｎはその出力が反転した時点、すなわちサンプ
ルホールドしたアナログ画素情報がＤ／Ａ変換器
２０Ａから供給されるアナログ信号を越えた時点
で発するwrite enable信号により、対応するデジ
タルメモリを制御して、その時カウンタ２１が発
生しているデジタル信号を当該デジタルメモリに
書き込む。「111110」〜「100000」迄逐次変化す
る全てのデジタル信号の送出を完了した後、中央
処理装置５はデコーダ２７を制御してデジタルメ
モル２２−１〜２２−ｎに書き込まれたデジタル
量を取り込み、予じめ定められた評価関数に基い
て演算処理して評価値を求める。次に中央処理装
置５は選択信号ラインｄを介して受光装置３Ｂを
選択し、同様の操作で受光装置３Ｂの多数のアナ
ログ画素情報をＡ／Ｄ変換してその評価値を求
め、両者の評価値を比較することにより焦点状態
を表わす焦点検出信号を得、この焦点検出信号に
より第１図において説明したように表示装置６で
撮影者に焦点状態を知らせたり、或いは光学系駆
動回路７および光学系駆動装置８を経て撮影光学
系２の焦点調節を行なう。

なお、Ａ／Ｄ変換の範囲が範囲Ａに選択された
場合には、第１のトライステートゲート回路４５
−１のみのゲートを開放して、「111111」〜
「110000」迄逐次変化するデジタル信号をＤ／Ａ
変換器２０Ａに送出すればよい。同様に範囲Ｃが
選択された場合には、第３のトライステートゲー
ト回路４５−３のみのゲートを開放して、
「111100」〜「000000」迄逐次変化するデジタル
信号をＤ／Ａ変換器２０Ａに送出すればよい。

上述した合焦検出動作は、撮影レンズ２の移動
中に複数回行なわれる。中央処理装置５はこの順
次の合焦検出において、タイマ２５により計測し
た積分時間T_Hと予じめ定めた積分時間T_refとをそ
の都度比較し、T_H＜T_refのときは次の合焦検出に
おけるサンプルホールドの基準レベルを上述した
L_H（「111111」）に対応するレベル（V_ref-nax）と
し、T_H＞T_refのときは次の合焦検出におけるサン
プルホールドの基準レベルを第８図に示すように
L_H′（「111100」）に対応する第２のレベル
（V_ref

Claims

【特許請求の範囲】１光学系により形成される物体像の少く共一部
分を画素単位に配列した複数の受光素子で受光
し、これら受光素子の光電出力を積分して少く共
１つの受光素子の光電出力が所定の基準レベルに
達したときに全ての受光素子の光電出力を画素情
報として同時にサンプルホールドし、これらサン
プルホールドした画素情報に基いて前記物体像の
合焦状態を検出するにあたり、前記光電出力の積分を開始してから少く共１つ
の受光素子の光電出力が所定の基準レベルに達す
るまでの経過時間を検出し、この経過時間が予じ
め定めた時間よりも長いときは前記基準レベルを
低下させることを特徴とする合焦検出方法。