JPS6394664A - Semiconductor device - Google Patents

Semiconductor device

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JPS6394664A
JPS6394664A JP24010886A JP24010886A JPS6394664A JP S6394664 A JPS6394664 A JP S6394664A JP 24010886 A JP24010886 A JP 24010886A JP 24010886 A JP24010886 A JP 24010886A JP S6394664 A JPS6394664 A JP S6394664A
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JP
Japan
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capacitor
oxide film
film
silicon
electrode
Prior art date
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JP24010886A
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Japanese (ja)
Inventor
Kazuyoshi Kobayashi
和好 小林
Tadahachi Naiki
内貴 唯八
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPS6394664A publication Critical patent/JPS6394664A/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout

Abstract

PURPOSE:To reduce a leakage current in a capacitor and increase the capacity of the capacitor by a method wherein the capacitor is composed of 1st electrode made of metal wiring material, a dielectric layer composed of laminated silicon nitride film and silicon oxide film and 2nd electrode. CONSTITUTION:Field oxide films 2 and 3 are formed on a semiconductor substrate l such as a silicon substrate and a capacitor, which will be described later, is formed on the field oxide film 3. A MOS transistor is formed on the main surface of the semiconductor substrate 1 between the field oxide film 2 and the field oxide film 3 and a gate electrode 6 made of, for instance, polycrystalline silicon is formed on the main surface with a gate oxide film 5 in-between. A capacitor is formed above the field oxide film 3 where an aperture is formed in a layer insulating film 7 which can be subjected to reflow. The capacitor is patterned by, for instance, the same process as the patterning of the gate electrode 6 and a silicon oxide film 11 and a silicon nitride film 12 are laminated on a polycrystalline silicon layer 10 as 2nd electrode. With this constitution, the route of a leakage current is cut off and the leakage current itself can be reduced and, moreover, by regulating the film thickness or the like, the capacity can be increased.

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は、半導体基板上にキャパシタが形成される半導
体装置に関する。
DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a semiconductor device in which a capacitor is formed on a semiconductor substrate.

B1発明の概要 本発明は、半導体基板上に少なくともキャパシタが形成
された半導体装置において、上記キャパシタの構成を金
属配線材料により構成される第1の電極と、シリコン窒
化膜とシリコン酸化膜を積層してなる誘電体層と、第2
の電極とからなるようにすることにより、キャパシタに
おけるリーク電流の低減を図り、キャパシタの容量の増
大を実現するものである。
B1 Summary of the Invention The present invention provides a semiconductor device in which at least a capacitor is formed on a semiconductor substrate, in which the capacitor is configured by laminating a first electrode made of a metal wiring material, a silicon nitride film, and a silicon oxide film. a dielectric layer made of
By making the capacitor have the same electrodes, leakage current in the capacitor can be reduced and the capacitance of the capacitor can be increased.

C9従来の技術 A/DコンバータやD/Aコンバータ等の半導体装置に
おいては、半導体基板上に一対の電極を対向させ、その
間に誘電体層を形成したキャパシタが形成されるものが
ある。
C9 Prior Art In some semiconductor devices such as A/D converters and D/A converters, a capacitor is formed with a pair of electrodes facing each other on a semiconductor substrate and a dielectric layer formed between them.

第3図は、このようなキャパシタを形成した半導体装置
の一部の回路構成の一例であって、コンパレータの例を
示している。そして、この第3図における入力部31と
インバータ32の間や、インバータ32とインバータ3
3の間には、キャパシタCが配設され、これらは、例え
ば第412]若しくは第5図に示すような構造とされる
FIG. 3 shows an example of a circuit configuration of a part of a semiconductor device in which such a capacitor is formed, and shows an example of a comparator. 3, between the input section 31 and the inverter 32, or between the inverter 32 and the inverter 3.
A capacitor C is disposed between the capacitors 3 and 3, and these have a structure as shown in, for example, 412] or FIG.

これら第4図と第5図に示すキャパシタについて簡単に
説明すると、先ず、第4図に示すキャノiシタは、第1
導電型の半導体基板41上・に、フィールド酸化膜42
が形成され、このフィールド酸化膜42の間の領域に反
対導電型の不純物が通入され対向する電極の一方となる
高濃度不純物領域43が形成されている。そして、この
高濃度不純物領域43上には、その界面で電荷を保持す
るための上記フィールド酸化膜42と同様のシリコン酸
化膜により構成される誘電体層44が形成され、該誘電
体層44上には、対向する電極の他方としての、1層4
5が形成されている。
To briefly explain the capacitors shown in FIGS. 4 and 5, first, the capacitor shown in FIG.
A field oxide film 42 is formed on a conductive type semiconductor substrate 41.
is formed, and impurities of opposite conductivity type are injected into the region between the field oxide films 42 to form a high concentration impurity region 43 which becomes one of the opposing electrodes. A dielectric layer 44 made of a silicon oxide film similar to the field oxide film 42 is formed on this high concentration impurity region 43 to retain charge at its interface. includes one layer 4 as the other of the opposing electrodes.
5 is formed.

また、第5図に示すキャパシタは、フィールド酸化膜5
1上に、対向する電極の一方として機能し例えばゲート
電極等と同じプロセスにて形成される半導体]’i52
が形成され、その上の層間絶縁膜53を開口した部分で
は例えばシリコン酸化膜若しくはシリコン窒化膜にて構
成される誘電体層54が形成されている。そして、この
誘電体N54上には対向する電極の他方として機能する
A1層55が形成されている。
Further, the capacitor shown in FIG. 5 has a field oxide film 5
1, a semiconductor which functions as one of the opposing electrodes and is formed in the same process as, for example, a gate electrode]'i52
is formed, and a dielectric layer 54 made of, for example, a silicon oxide film or a silicon nitride film is formed in the open portion of the interlayer insulating film 53 thereon. Then, an A1 layer 55 is formed on the dielectric N54, which functions as the other of the opposing electrodes.

D0発明が解決しようとする問題点 ところが、上述のような半導体装置におけるキャパシタ
の構造では、次のような問題点があり、ひいては半導体
装置自体の特性が劣化するという技術的課題が残される
ことになる。
D0 Problems to be Solved by the Invention However, the structure of the capacitor in the semiconductor device as described above has the following problems, and the technical problem of deterioration of the characteristics of the semiconductor device itself remains. Become.

すなわち、第3図に示すように、キャパシタCに付随し
て寄生容量Csもその構造上形成され、例えば第4図に
おける高濃度不純物領域43と半導体基板41のPN接
合が、これに該当する。そして、この寄生容量C3の値
が十分に小さいものであれば問題が無いが、上記誘電体
層44による容量では不十分であり、動作上要求される
ところのキャパシタCと寄生容量C3の比を10対1程
度にすることが困難であり、寄生容51csの値が大き
くなり易い、また、PN接合は電圧に依存するため、キ
ャパシタCの容量が相対的に小さくなった場合には、容
量の電圧依存性が高くなり安定した動作を確保できない
等の問題が生ずる。
That is, as shown in FIG. 3, a parasitic capacitance Cs is also formed along with the capacitor C due to its structure, and for example, the PN junction between the high concentration impurity region 43 and the semiconductor substrate 41 in FIG. 4 corresponds to this. There is no problem if the value of the parasitic capacitance C3 is sufficiently small, but the capacitance provided by the dielectric layer 44 is insufficient, and the ratio of the capacitor C to the parasitic capacitance C3 required for operation is not sufficient. It is difficult to achieve a ratio of about 10 to 1, and the value of the parasitic capacitance 51cs tends to increase.Also, since the PN junction depends on the voltage, if the capacitance of the capacitor C becomes relatively small, the capacitance will increase. Problems arise, such as increased voltage dependence and inability to ensure stable operation.

また、第5図に示すようなキャパシタの構造では、誘電
体N54は、眉間絶縁膜53とは一体に形成されず当該
誘電体層54を介したリーク電流等が生じ易い。
Further, in the structure of the capacitor as shown in FIG. 5, the dielectric N54 is not formed integrally with the glabellar insulating film 53, and leakage current etc. are likely to occur through the dielectric layer 54.

そこで、本発明は上述の問題点に鑑み、キャパシタにお
けるリーク電流の低減を図り、キャパシタの容量の増大
を実現した半導体装置の提供を目的とする。
SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide a semiconductor device that reduces leakage current in a capacitor and increases the capacitance of the capacitor.

E1問題点を解決するための手段 本発明は、半導体基板上に少なくともキャパシタが形成
された半導体装置において、上記キャパシタは、金属配
線材料により構成される第1の電極と、シリコン窒化膜
とシリコン酸化膜を積層してなる誘電体層と、第2の電
極とから形成されることを特徴とする半導体装置により
上述の問題点を解決する。
Means for Solving Problem E1 The present invention provides a semiconductor device in which at least a capacitor is formed on a semiconductor substrate, in which the capacitor has a first electrode made of a metal wiring material, a silicon nitride film and a silicon oxide film. The above-mentioned problems are solved by a semiconductor device characterized in that it is formed from a dielectric layer formed by laminating films and a second electrode.

F3作用 キャパシタの誘電体層をシリコン窒化膜とシリコン酸化
膜を積層したものとすることにより、電流の経路を遮断
して、リーク電流を一定の値以下に抑えることができ、
また、シリコン窒化膜は、シリコン酸化nI2に比べて
その誘電率が高いため、膜厚等を調整することにより、
全体としての容量を高めることができる。
By making the dielectric layer of the F3 action capacitor a laminated layer of silicon nitride and silicon oxide, it is possible to block the current path and suppress leakage current below a certain value.
In addition, silicon nitride film has a higher dielectric constant than silicon oxide nI2, so by adjusting the film thickness etc.
The overall capacity can be increased.

G、実施例 本発明の好適な実施例を図面を参照しながら説明する。G. Example Preferred embodiments of the present invention will be described with reference to the drawings.

本実施例の半導体装置は、その誘電体層をシリコン窒化
膜とシリコン酸化膜を積層したものとして、リーク電流
の低減等を実現するものである。
In the semiconductor device of this embodiment, the dielectric layer is formed by laminating a silicon nitride film and a silicon oxide film to reduce leakage current and the like.

ここで、この本実施例の半導体装置の構造の一例につい
て、第1図を参照しながら説明すると、シリコン基板等
の半導体基板1上に、フィールド酸化膜2.3が形成さ
れ、フィールド酸化1192上には後述するようなキャ
パシタが形成されている。
Here, an example of the structure of the semiconductor device of this embodiment will be described with reference to FIG. 1. A field oxide film 2.3 is formed on a semiconductor substrate 1 such as a silicon substrate, and a field oxide film 2.3 is A capacitor as described later is formed in .

このフィールド酸化膜2と他のフィールド酸化膜3の間
の半導体基板lの主面では、MOSトランジスタが形成
されており、ゲート酸化膜5を介して例えば多結晶シリ
コンにより構成されるゲート電極6が形成され、高濃度
に不純物を導入してなるソース・ドレイン領域4.4が
形成されている、なお、このゲート電極6の上部には、
リフロー可能な例えばAs5G膜である層間絶縁膜7が
被覆され、上記ソース・ドレイン領域4.4に対応する
部分が開口されてコンタクトのためのAf[8が形成さ
れている。
A MOS transistor is formed on the main surface of the semiconductor substrate l between this field oxide film 2 and another field oxide film 3, and a gate electrode 6 made of, for example, polycrystalline silicon is formed through a gate oxide film 5. A source/drain region 4.4 formed by introducing impurities into a high concentration is formed on the upper part of this gate electrode 6.
A reflowable interlayer insulating film 7 made of, for example, an As5G film is covered, and portions corresponding to the source/drain regions 4.4 are opened to form Af[8 for contact.

そして、上記フィールド酸化膜2の上部であって、上記
リフロー可能な眉間絶縁膜7を開口した部分には、キャ
パシタが形成されており、まず、そのキャパシタは、例
えば上記ゲート電極6と同一のプロセスでパターニング
され第2の電極としての多結晶シリコン層10上に、シ
リコン酸化膜11とシリコン窒化膜12を積層し、その
上には金属配線材料であるA1によって構成される第1
の電極としての、1FJ13が形成される構成となって
いる。
A capacitor is formed in the upper part of the field oxide film 2 in the opening of the reflowable glabellar insulating film 7. First, the capacitor is formed in the same process as the gate electrode 6, for example. A silicon oxide film 11 and a silicon nitride film 12 are laminated on a polycrystalline silicon layer 10 patterned with a polycrystalline silicon layer 10 as a second electrode.
1FJ13 is formed as an electrode.

このように本実施例の半導体装置におけるキャパシタは
、その誘電体層がシリコン酸化膜11とシリコン窒化膜
12とによって構成されており、このようにftnNさ
せたものとしていることから、そのリーク電流の経路を
遮断してリーク電流自体を低減することができ、また、
膜厚等の調整によっては、容量を大きなものとすること
ができ、寄生容量との比を大きく取り、さらに電圧依存
性を小さくできる。
As described above, in the capacitor in the semiconductor device of this embodiment, the dielectric layer is composed of the silicon oxide film 11 and the silicon nitride film 12, and the leakage current is It is possible to cut off the path and reduce the leakage current itself, and
By adjusting the film thickness, etc., the capacitance can be increased, the ratio to the parasitic capacitance can be increased, and the voltage dependence can be further reduced.

次に、このような本実施例の半導体装置をより明確にす
るために、第2図a〜第2図eを参照しながら、その製
造方法についても説明する。なお、第2図a〜第2図e
中、第1図に示した引用符号と対応するところでは同一
の引用符号を用いている。
Next, in order to further clarify the semiconductor device of this embodiment, its manufacturing method will also be described with reference to FIGS. 2a to 2e. In addition, Figure 2a to Figure 2e
Inside, the same reference signs are used where they correspond to those shown in FIG.

(al  まず、第2図aに示すように、例えばP型の
シリコン基板である半導体基板1を選択酸化法等により
フィールド酸化v2.3を形成する。そして、例えば多
結晶シリコン層がCVD法等により全面に形成され、こ
れをパターニングしてゲート電極6と、上記キャパシタ
の第2の電極としての多結晶シリコンFJIOとを形成
する0次に、上記ゲート電極6とセルファラインで高濃
度不純物領域としてのソース・ドレイン領域4,4がイ
オン注入等により形成される。その後、リフロー膜とし
て用い低温でリフローが可能な例えばAs5G膜である
眉間絶縁膜7を全面に被着形成する。
First, as shown in FIG. 2a, field oxidation v2.3 is formed on the semiconductor substrate 1, which is a P-type silicon substrate, by selective oxidation method or the like. This is formed on the entire surface by patterning to form the gate electrode 6 and the polycrystalline silicon FJIO as the second electrode of the capacitor. Source/drain regions 4, 4 are formed by ion implantation or the like. Thereafter, a glabellar insulating film 7, for example, an As5G film, which can be used as a reflow film and can be reflowed at a low temperature, is deposited on the entire surface.

(1))次に、第2図すに示すように、多結晶シリコン
層10の上部の層間絶縁膜7を開口し、キャパシタを形
成すべき上記多結晶シリコン層10の一部を露出させる
。また、このとき同時にMOSトランジスタの窓明けや
第2の電極の取り出し用の窓明けを行っても良い。
(1)) Next, as shown in FIG. 2, the interlayer insulating film 7 above the polycrystalline silicon layer 10 is opened to expose a part of the polycrystalline silicon layer 10 where a capacitor is to be formed. Furthermore, at this time, a window for the MOS transistor or a window for taking out the second electrode may be opened at the same time.

(cl  このように開口された多結晶シリコンFIL
O上に、先ずシリコン酸化膜11を形成する。このシリ
コン酸化膜11の形成は熱酸化によることができ、−例
として200人程変色膜厚にすることができる。次に、
シリコン窒化膜12を上記シリコン酸化膜11が形成さ
れてなるal域を含む全面に形成する。このシリコン窒
化11!J12の形成は、例えばCVD法により行うこ
とができ、−例としてその膜厚を500人程変色するこ
とができる。なお、このように積層するシリコン酸化膜
11とシリコン窒化膜12とは、シリコン窒化膜12を
先に形成して、シリコン窒化膜12の上にシリコン酸化
1!311が積層されるようにしても良い。
(cl Polycrystalline silicon FIL opened in this way
First, a silicon oxide film 11 is formed on O. The silicon oxide film 11 can be formed by thermal oxidation, and can be made to have a thickness of about 200, for example. next,
A silicon nitride film 12 is formed over the entire surface including the Al region where the silicon oxide film 11 is formed. This silicon nitride 11! Formation of J12 can be performed, for example, by a CVD method, and the film thickness can be changed in color by about 500 degrees, for example. Note that the silicon oxide film 11 and the silicon nitride film 12 that are stacked in this way can be formed even if the silicon nitride film 12 is formed first and the silicon oxide film 1!311 is stacked on the silicon nitride film 12. good.

このようにシリコン酸化膜11とシリコン窒化膜12を
積層させた誘電体層の形成後、上記層間絶縁膜7をリフ
ローさせることができる。リフローは例えば900℃程
度で行うことが可能である。
After forming the dielectric layer in which the silicon oxide film 11 and the silicon nitride film 12 are laminated in this manner, the interlayer insulating film 7 can be reflowed. Reflow can be performed, for example, at about 900°C.

このリフローにより段差を緩和させることができ、シリ
コン窒化膜12のパターニングを容易なものとすること
ができる。また、このリフローを後の工程で行っても良
い。
This reflow can reduce the level difference and facilitate patterning of the silicon nitride film 12. Further, this reflow may be performed in a later step.

次に、上述のように全面に形成したシリコン窒化膜12
をパターニングして、所定のキャパシタの領域のみ寸法
に切断する。第2図Cは切断後の4天態を示している。
Next, the silicon nitride film 12 formed on the entire surface as described above is
is patterned and cut to size only in a predetermined capacitor region. Figure 2C shows the four states after amputation.

なお、このようにシリコン窒化膜12をパターニングし
た後に、上記層間絶縁膜7のリフローを行っても良く、
2度リフローを行っても良い。
Note that after patterning the silicon nitride film 12 in this manner, the interlayer insulating film 7 may be reflowed.
You may perform reflow twice.

fdl  次に、第2図dに示すように、MOS)ラン
ジスタの窓明けや第2の電極の取り出し用の窓明けを行
う。このような窓明けにより形成される開口部20には
、それぞれA1等の配線が施されることになる。
fdl Next, as shown in FIG. 2d, a window for the MOS transistor and a window for taking out the second electrode are opened. Wiring such as A1 is provided in each opening 20 formed by opening the window in this manner.

tel  そして、第2図eに示すように、所定の温度
例えば900℃程度の温度で、更に上記層間絶縁膜7を
リフローさせる。なお、キャパシタを形成すべき上記多
結晶シリコン層10の一部を露出させ、同時にMOSト
ランジスタの窓明けや第2の電極の取り出し用の窓明け
を行った場合には、既にリフローされているため、リフ
ロ一工程を重複して行わな(とも良い。
tel Then, as shown in FIG. 2e, the interlayer insulating film 7 is further reflowed at a predetermined temperature, for example, about 900°C. Note that if a part of the polycrystalline silicon layer 10 where a capacitor is to be formed is exposed and at the same time a window is opened for a MOS transistor or a window for taking out a second electrode, the polycrystalline silicon layer 10 has already been reflowed. , do not repeat the reflow process twice.

そして、最後に金属配線材料である例えばANNa38
.13を形成し、所望の半導体装置を得る。ここでAI
J!i13は、キャパシタの第1の電極としてJa能し
、仮に多結晶シリコン層をキャパシタ上部電極としたと
きには、シリコン窒化膜中のシリコンと多結晶シリコン
層中のシリコンが結合してリーク電流等も生ずることに
なるが、上部電極をA115とすることで、上述の積層
する構造とも相まってさらに有効にリーク電流を防止す
ることになる。
Finally, a metal wiring material such as ANNa38 is used.
.. 13 to obtain a desired semiconductor device. Here AI
J! i13 functions as the first electrode of the capacitor, and if a polycrystalline silicon layer is used as the upper electrode of the capacitor, the silicon in the silicon nitride film and the silicon in the polycrystalline silicon layer will combine to cause leakage current, etc. However, by using A115 as the upper electrode, in conjunction with the above-described laminated structure, leakage current can be more effectively prevented.

なお、上述の実施例において、層間絶縁膜7はASSG
膜に限定されず他のPSG膜等のりフロー膜でも良い、
また、半導体装置としては、キャパシタを有するコンパ
レーター等に限定されず、例えばDRAM等の半導体装
置であっても良いことは勿論である。
Note that in the above embodiment, the interlayer insulating film 7 is made of ASSG.
It is not limited to membranes, but may also be other glue flow membranes such as PSG membranes.
Further, the semiconductor device is not limited to a comparator having a capacitor, and may of course be a semiconductor device such as a DRAM.

H1発明の効果 本発明の半導体装置は、上述のように、誘電体層がシリ
コン酸化膜とシリコン窒化膜を積層したものであるため
、電流の経路を遮断して、リーク電流を一定の値以下に
抑えることができ、また、そのシリコン窒化膜の誘電率
から、膜厚等を調整することにより、全体としての容量
を高めて、電圧依存性を抑制することや寄生容避との比
を高めることができる。
H1 Effects of the Invention In the semiconductor device of the present invention, as described above, since the dielectric layer is a stack of a silicon oxide film and a silicon nitride film, the current path is blocked and the leakage current is kept below a certain value. In addition, by adjusting the dielectric constant of the silicon nitride film, the overall capacitance can be increased by adjusting the film thickness, suppressing voltage dependence, and increasing the ratio to parasitic avoidance. be able to.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の半導体装置の構造の一例を示す断面図
、第2図a〜第2図eは本発明の半導体装置に係るその
製造方法を説明するためのそれぞれ半導体基板等の断面
図、第3図はコンパレータの構造を示す回路図、第4図
は従来の半導体装置の構造の一例を示す断面図、第S図
は従来の半導体装置の構造の他の例を示す断面図である
。 1・・・半導体基板 10・・・多結晶シリコン層 11・・・シリコン酸化膜 12・・・シリコン窒化膜 13・・・A11層 特 許 出 願 人  ソニー株式会社代理人   弁
理士     小泡 見回         田村榮− 第3図 第4図 第5図
FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device of the present invention, and FIGS. 2a to 2e are cross-sectional views of a semiconductor substrate, etc., for explaining the manufacturing method of the semiconductor device of the present invention. , FIG. 3 is a circuit diagram showing the structure of a comparator, FIG. 4 is a sectional view showing an example of the structure of a conventional semiconductor device, and FIG. S is a sectional view showing another example of the structure of a conventional semiconductor device. . 1...Semiconductor substrate 10...Polycrystalline silicon layer 11...Silicon oxide film 12...Silicon nitride film 13...A11 layer Patent Applicant Sony Corporation Representative Patent Attorney Kobu Mimi Sakae Tamura - Figure 3, Figure 4, Figure 5

Claims (1)

【特許請求の範囲】 半導体基板上に少なくともキャパシタが形成された半導
体装置において、 上記キャパシタは、金属配線材料により構成される第1
の電極と、シリコン窒化膜とシリコン酸化膜を積層して
なる誘電体層と、第2の電極とから形成されることを特
徴とする半導体装置。
[Claims] In a semiconductor device in which at least a capacitor is formed on a semiconductor substrate, the capacitor includes a first capacitor made of a metal wiring material.
1. A semiconductor device comprising: an electrode; a dielectric layer formed by stacking a silicon nitride film and a silicon oxide film; and a second electrode.
JP24010886A 1986-10-08 1986-10-08 Semiconductor device Pending JPS6394664A (en)

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JP24010886A JPS6394664A (en) 1986-10-08 1986-10-08 Semiconductor device

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