JPS639260B2 - - Google Patents
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- JPS639260B2 JPS639260B2 JP55176232A JP17623280A JPS639260B2 JP S639260 B2 JPS639260 B2 JP S639260B2 JP 55176232 A JP55176232 A JP 55176232A JP 17623280 A JP17623280 A JP 17623280A JP S639260 B2 JPS639260 B2 JP S639260B2
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- 238000012360 testing method Methods 0.000 claims description 16
- 230000015654 memory Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
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- 238000010998 test method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、小型の計算機を使用して複数台の入
出力装置を同時に試験できるようにした入出力装
置の試験方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input/output device testing method that allows a plurality of input/output devices to be tested simultaneously using a small computer.
第１図イ，ロは従来の入出力装置の試験方式を
示すものである。 Figures 1A and 1B show conventional testing methods for input/output devices.
第１図において１は中央処理装置、２は入出力
装置、３はインタフエース回路、４はチヤネル装
置をそれぞれ示している。第１図イのシステムは
中央処理装置１と試験すべき入出力装置２を１対
１に対応させて入出力装置の試験を行うものであ
るが、このシステムでは１度に１台の入出力装置
しか試験を行うことが出来ないので、複数の入出
力装置を試験するためには長い時間を必要とする
という欠点を有している。第１図ロの試験方式
は、中央処理装置１にチヤネル装置を介して試験
すべき複数台の入出力装置２を接続し、１台の中
央処理装置を用いて複数台の入出力装置を同時に
試験するものである。第１図ロのシステムは、複
数台の入出力装置を同時に試験することが出来る
が、中央処理装置として大型のものが必要になる
という欠点を有している。 In FIG. 1, 1 is a central processing unit, 2 is an input/output device, 3 is an interface circuit, and 4 is a channel device. The system shown in Figure 1A tests input/output devices by associating the central processing unit 1 with the input/output device 2 to be tested on a one-to-one basis. Since only devices can be tested, it has the disadvantage that it takes a long time to test multiple input/output devices. The test method shown in Figure 1B connects multiple input/output devices 2 to be tested to a central processing unit 1 via a channel device, and simultaneously tests multiple input/output devices using one central processing unit. It is to be tested. Although the system shown in FIG. 1B can simultaneously test a plurality of input/output devices, it has the disadvantage that it requires a large central processing unit.
本発明は、上記の欠点を除去するものであつ
て、大型の計算機を使用することなく、複数の入
出力装置を同時に試験できるようにした入出力装
置の試験方式を提供することを目的としている。
そしてそのため、本発明の入出力装置の試験方式
は、複数台の被試験対象の入出力装置を１台の処
理装置によつて試験する入出力装置の試験方式に
おいて、上記処理装置と１台の入出力装置Ｍとの
間に設けられた仲介装置、および残りの入出力装
置のそれぞれに対して設けられた動作比較装置と
を有し、上記仲介装置は、上記処理装置の送出し
たデータもしくは制御情報を上記入出力装置Ｍお
よび上記各動作比較装置に送ると共に、上記入出
力装置Ｍの送出したデータもしくはステータスを
上記処理装置および上記各動作比較装置へ送り、
上記各動作比較装置は、上記仲介装置から送られ
て来た上記処理装置からのデータもしくは制御情
報を対応する入出力装置に送ると共に、上記仲介
装置から送られて来る上記入出力装置Ｍからのデ
ータもしくはステータスと対応する入出力装置の
送出するデータもしくはステータスと比較するこ
とを特徴とするものである。以下、本発明を図面
を参照しつつ説明する。 The present invention aims to eliminate the above-mentioned drawbacks, and to provide an input/output device testing method that allows multiple input/output devices to be tested simultaneously without using a large-sized computer. .
Therefore, the input/output device testing method of the present invention is an input/output device testing method in which a plurality of input/output devices to be tested are tested by one processing device. It has an intermediary device provided between it and the input/output device M, and an operation comparison device provided for each of the remaining input/output devices, and the intermediary device receives the data or control information sent by the processing device. Sending information to the input/output device M and each of the operation comparison devices, and sending data or status sent by the input/output device M to the processing device and each of the operation comparison devices,
Each of the operation comparison devices sends data or control information from the processing device sent from the mediation device to the corresponding input/output device, and also sends data or control information from the input/output device M sent from the mediation device to the corresponding input/output device. This method is characterized by comparing data or status with data or status sent from a corresponding input/output device. Hereinafter, the present invention will be explained with reference to the drawings.
第２図は本発明の入出力装置の試験方式の概要
を示す図、第３図は第２図のシステムの詳細を示
す図である。 FIG. 2 is a diagram showing an outline of a testing method for an input/output device according to the present invention, and FIG. 3 is a diagram showing details of the system shown in FIG. 2.
第２図において、２−０と２−１は入出力装
置、５は仲介装置、６は動作比較装置をそれぞれ
示している。なお、第１図と同一符号は同一物を
示している。 In FIG. 2, 2-0 and 2-1 are input/output devices, 5 is an intermediary device, and 6 is an operation comparison device, respectively. Note that the same reference numerals as in FIG. 1 indicate the same parts.
試験される対象となる入出力装置２−０，２−
１……例えばインテリジエント機能を有するター
ミナル装置である。仲介装置５は、中央処理装置
から送られて来るデータやコマンドを入出力装置
２−０へ送るばかりでなく、動作比較装置６の側
へも送り、また、入出力装置２−０から送られて
来るデータやステータスを中央処理装置１の側へ
送ると共にこれらのデータやステータスを動作比
較装置６へ送る。動作比較装置６は、仲介装置５
から送られて来たコマンドおよびデータを入出力
装置２−１へ送る。動作比較装置６は、さらに入
出力装置２−１から送られて来るデータと仲介装
置５を介して入出力装置２−０から送られて来る
データとを比較し、両者の一致／不一致を表示す
ると共に、入出力装置２−１から送られて来るス
テータスと仲介装置５を介して送られて来る入出
力装置２−０からのステータスとを比較し、両者
の一致／不一致を表示する。 Input/output device 2-0, 2- to be tested
1...For example, it is a terminal device having an intelligent function. The intermediary device 5 not only sends data and commands sent from the central processing unit to the input/output device 2-0, but also sends them to the operation comparison device 6, and also sends data and commands sent from the input/output device 2-0. Incoming data and status are sent to the central processing unit 1 side, and these data and status are also sent to the operation comparison device 6. The operation comparison device 6 is the intermediary device 5
The commands and data sent from the input/output device 2-1 are sent to the input/output device 2-1. The operation comparison device 6 further compares the data sent from the input/output device 2-1 with the data sent from the input/output device 2-0 via the intermediary device 5, and displays the match/mismatch between the two. At the same time, the status sent from the input/output device 2-1 is compared with the status sent from the input/output device 2-0 via the intermediary device 5, and the match/mismatch between the two is displayed.
第３図は第２図の実施例の詳細を示すものであ
つて、７ないし１０は分枝回路、１１はメモリ制
御回路、１２と１３はメモリ、１４と１５はバツ
フア、１６はメモリ制御回路、１７と１８はメモ
リ、１９は比較制御回路、２０は比較回路、２１
はレジスタ、Ｓ１ないしＳ４は信号線をそれぞれ
示している。分枝回路７ないし１０、メモリ制御
回路１１およびメモリ１２と１３は第２図の仲介
装置５を構成しており、バツフア１４と１５、メ
モリ制御回路１６、メモリ１７と１８、比較制御
回路１９、比較回路２０およびレジスタ２１は第
２図の動作比較装置６を構成している。OUT側
のデータ・バス上のデータは入出力装置２−０に
送られると共に、分枝回路７によつて信号線Ｓ１
に送出され、信号線Ｓ１のデータはバツフア１４
を経由して入出力装置２−１に送られる。OUT
側のコントロール・バス上のコマンドは入出力装
置２−０に送られると共に、分枝回路８によつて
信号線Ｓ２に送出され、信号線Ｓ２のコマンドは
バツフア１５を経由して入出力装置２−１へ送ら
れる。入出力装置２−０の送出したデータは分枝
回路９およびIN側のデータ・バスを経由して中
央処理装置１へ送られると共に、分枝回路９によ
つて分枝されてメモリ１２に送られ、メモリ１２
に格納される。入出力装置２−０から送出される
ステータスは分枝回路１０およびIN側のステー
タス・バスを経由して中央処理装置１の側に送ら
れると共に、分枝回路１０によつて分枝されてメ
モリ１３に送られ、メモリ１３に格納される。メ
モリ１２にデータが全て書込まれた後、メモリ１
２からデータが読出され、信号線Ｓ３上に送出さ
れ、また、メモリ１３にステータスが書込まれた
後、メモリ１３からステータスが読出され、信号
線Ｓ４上に送出される。メモリ制御回路１１は、
OUT側のデータ・バス上のコマンドをデコード
し、コマンドに基づいてメモリ１２，１３に対す
る書込み制御および読出し制御を行う。 FIG. 3 shows details of the embodiment shown in FIG. 2, in which 7 to 10 are branch circuits, 11 is a memory control circuit, 12 and 13 are memories, 14 and 15 are buffers, and 16 is a memory control circuit. , 17 and 18 are memories, 19 is a comparison control circuit, 20 is a comparison circuit, 21
denotes a register, and S1 to S4 denote signal lines, respectively. The branch circuits 7 to 10, the memory control circuit 11, and the memories 12 and 13 constitute the intermediary device 5 shown in FIG. Comparison circuit 20 and register 21 constitute operation comparison device 6 shown in FIG. The data on the data bus on the OUT side is sent to the input/output device 2-0, and is sent to the signal line S1 by the branch circuit 7.
The data on the signal line S1 is sent to the buffer 14.
is sent to the input/output device 2-1 via. OUT
The commands on the side control bus are sent to the input/output device 2-0 and also sent to the signal line S2 by the branch circuit 8, and the commands on the signal line S2 are sent to the input/output device 2 via the buffer 15. -1. The data sent by the input/output device 2-0 is sent to the central processing unit 1 via the branch circuit 9 and the data bus on the IN side, and is also branched by the branch circuit 9 and sent to the memory 12. memory 12
is stored in The status sent from the input/output device 2-0 is sent to the central processing unit 1 side via the branch circuit 10 and the status bus on the IN side, and is also branched by the branch circuit 10 and stored in the memory. 13 and stored in the memory 13. After all data has been written to memory 12, memory 1
Data is read from the memory 13 and sent out onto the signal line S3, and after the status is written into the memory 13, the status is read out from the memory 13 and sent out onto the signal line S4. The memory control circuit 11 is
It decodes commands on the OUT side data bus and performs write control and read control for the memories 12 and 13 based on the commands.
入出力装置２−１から送出されたデータは、メ
モリ１７に書込まれ、入出力装置２−１から送出
されたステータスはメモリ１８に書込まれる。メ
モリ１７のデータは適当なタイミングで読出され
て比較回路２０に送られる。比較回路２０は、メ
モリ１７から読出されたデータとメモリ１２から
読出されたデータとを比較し、両者が一致／不一
致を示す情報をレジスタ２１にセツトする。レジ
スタ２１の内容は適宜の表示手段によつて表示さ
れる。メモリ１８のステータスは適当なタイミン
グで読出され、比較回路２０に送られる。比較回
路２０はメモリ１８から読出されたステータス
と、メモリ１３から読出されたステータスとを比
較し、両者の一致／不一致を示す情報をレジスタ
２１にセツトする。比較は、例えば入出力装置が
機械的動作を行つており、中央処理装置と被試験
対象の入出力装置２−０，２−１との間のインタ
フエースが空きのときに行われる。比較制御回路
１９は、信号線Ｓ２のコマンドに基づいて比較回
路２０を制御するものである。また、メモリ制御
回路１６は、信号線Ｓ２上のコマンドに基づきメ
モリ１７，１８に対する書込み制御および読出し
制御を行うものである。 Data sent from the input/output device 2-1 is written to the memory 17, and status sent from the input/output device 2-1 is written to the memory 18. The data in the memory 17 is read out at appropriate timing and sent to the comparison circuit 20. Comparison circuit 20 compares the data read from memory 17 and the data read from memory 12, and sets information in register 21 indicating whether the two match or do not match. The contents of the register 21 are displayed by an appropriate display means. The status of the memory 18 is read out at appropriate timing and sent to the comparison circuit 20. Comparison circuit 20 compares the status read from memory 18 and the status read from memory 13, and sets information in register 21 indicating whether the two match/mismatch. The comparison is performed, for example, when the input/output device is performing mechanical operation and the interface between the central processing unit and the input/output device 2-0, 2-1 to be tested is empty. The comparison control circuit 19 controls the comparison circuit 20 based on commands on the signal line S2. Further, the memory control circuit 16 performs write control and read control for the memories 17 and 18 based on commands on the signal line S2.
以上の説明から明らかなように、本発明によれ
ば、既存の設備に簡単なハードウエアを付加する
のみで理論的に無限大の台数の入出力装置の試験
をすることが出来る。 As is clear from the above description, according to the present invention, it is possible to theoretically test an infinite number of input/output devices by simply adding simple hardware to existing equipment.
第１図イ，ロは従来の入出力装置の試験方式の
概要を示す図、第２図は本発明の入出力装置の試
験方式の概要を示す図、第３図は第２図のシステ
ムの詳細を示す図である。
１……中央処理装置、２……入出力装置、３…
…インタフエース回路、４……チヤネル装置、５
……仲介装置、６……動作比較装置、７ないし１
０……分枝回路、１１……メモリ制御回路、１２
と１３……メモリ、１４と１５……バツフア、１
６……メモリ制御回路、１７と１８……メモリ、
１９……比較制御回路、２０……比較回路、２１
……レジスタ、Ｓ１ないしＳ４……信号線。
Figures 1A and 2B are diagrams showing an overview of the conventional input/output device testing method, Figure 2 is a diagram showing an overview of the input/output device testing method of the present invention, and Figure 3 is a diagram showing the outline of the input/output device testing method of the present invention. It is a figure showing details. 1... central processing unit, 2... input/output device, 3...
...Interface circuit, 4...Channel device, 5
...Mediation device, 6...Operation comparison device, 7 or 1
0...branch circuit, 11...memory control circuit, 12
and 13...memory, 14 and 15...batsuhua, 1
6...Memory control circuit, 17 and 18...Memory,
19... Comparison control circuit, 20... Comparison circuit, 21
...Register, S1 to S4...Signal line.
Claims (1)
理装置によつて試験する入出力装置の試験方式に
おいて、上記処理装置と１台の入出力装置Ｍとの
間に設けられた仲介装置、および残りの入出力装
置のそれぞれに対して設けられた動作比較装置と
を有し、上記仲介装置は、上記処理装置の送出し
たデータもしくは制御情報を上記入出力装置Ｍお
よび上記各動作比較装置へ送ると共に、上記入出
力装置Ｍの送出したデータもしくはステータスを
上記処理装置および上記各動作比較装置へ送り、
上記各動作比較装置は、上記仲介装置から送られ
て来た上記処理装置からのデータもしくは制御情
報を対応する入出力装置に送ると共に、上記仲介
装置から送られて来る上記入出力装置Ｍからのデ
ータもしくはステータスと対応する入出力装置の
送出するデータもしくはステータスとを比較する
ことを特徴とする入出力装置の試験方式。1 In an input/output device testing method in which multiple input/output devices to be tested are tested by one processing device, an intermediary device provided between the processing device and one input/output device M , and an operation comparison device provided for each of the remaining input/output devices, and the intermediary device transfers data or control information sent from the processing device to the input/output device M and each of the operation comparison devices. and send the data or status sent by the input/output device M to the processing device and each operation comparison device,
Each of the operation comparison devices sends data or control information from the processing device sent from the mediation device to the corresponding input/output device, and also sends data or control information from the input/output device M sent from the mediation device to the corresponding input/output device. An input/output device testing method characterized by comparing data or status with data or status sent by a corresponding input/output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176232A JPS57100522A (en) | 1980-12-13 | 1980-12-13 | Test system of input/output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176232A JPS57100522A (en) | 1980-12-13 | 1980-12-13 | Test system of input/output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100522A JPS57100522A (en) | 1982-06-22 |
| JPS639260B2 true JPS639260B2 (en) | 1988-02-26 |
Family
ID=16009937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176232A Granted JPS57100522A (en) | 1980-12-13 | 1980-12-13 | Test system of input/output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100522A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62220879A (en) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | Semiconductor device |
-
1980
- 1980-12-13 JP JP55176232A patent/JPS57100522A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100522A (en) | 1982-06-22 |
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