JPS6386541A

JPS6386541A - 半導体チツプの実装法

Info

Publication number: JPS6386541A
Application number: JP61232330A
Authority: JP
Inventors: Hiroyuki Matsuda; 松田　弘之; Yuichiro Iba; 伊庭　祐一郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的１（産業上の利用分野）この発明は、例えばデー１１１１９１１１式にＪ、る半
導体チップの実装法に関づる。

（従来の技術）近年、半導体技術の発展により、電子装置ＩＭ７を小型
で高機能に覆る要求から、″＋半導体チップ薄型高密度
実装化が進んでいる。この薄型高密Ｉα実装化を実現す
るための手段として、例えば半導体チップをフィルムキ
トリアに取付（Ｊて実ＨＭる所謂テープギヤリア方式（
丁△Ｂ）がある。

このようなテープキャリア方式は、例えば第５図および
第６図に示すようにフィルム４：Ｐリアに半導体チップ
を搭載覆る。づ−なわち、フィルム−１ニヤリア１０１
には半導体チップ１０３を搭載寸ろ孔部１０５が形成さ
れ、フィルムキャリｊ’　１０１の一面には回路パター
ンから孔部１０５５に突出するり一ド１０７が設けられ
ている。−ｈ、半導体チップ１０３はステージ１０９十
に載置され、孔部１０５との位置合せを行なった後、ボ
ンディングツール１１１によりフィルムギヤリフ　１０
１　ｔこ接合される（所謂１１　Ｂ　Ｉ稈）１．そし−
Ｃ、フィルムー１−セリ；ｉ’ｌｏ１に半導体Ｊツブ１
０３を接合した二接、例えばフィルムキャリア１０１を
反転させ次の工程でリード１０７にプローブ１１３を接
触さ１！て半導体素子の機能検査を行なう。

ところで・このような従来の半導体チップの実装法にあ
っては、フィルムキャリア１０１に半導体デツプ１０３
を接合するＴ稈と半導体素子の機能検査を行なう■稈と
を別工稈で行なっていたため、］−稈管理が煩雑となる
と共に実＠装置全体の小型化に不利とイｆる。

（発明が解決しＪ、うとする問題点）以ｌ−説明したように従来の半導体チップの実に２人で
（ま、フィル１１キヤリアと半導体チップとの接合Ｔ稈
と半導体素子の機能検査■稈とを別々に行なっていたた
め、煩鈴な■程管理を行なっている３、この発明の上記問題に着目してなされたもので、作業］
稈を簡略化づることができる半導体チップの実装法を提
供することを目的とする。

［発明の構成１（問題点を達成づるための手段）上記目的を達成するためにこの発明は、フィルムキャリ
アに形成された孔部に半導体ｆツーｆを搭載し、この半
導体デツプに配設された複数の電極パッドと、前記フィ
ルムＡ−１７リアに設置Ｊられ先端部が前記孔部に臨む
複数のリードとを接続りる半導体チップの実装法にＪ３
いＣ１前記電極パッドとリードとを接続した直後に前記
フィルム１セリアに半導体ブップを搭載しｌＪ状態で半
導体系ｒの機能検査を行なうことどした。

（作用）上記構成において、フィル１１キヤリアの孔部に半導体
チップを搭載し、半導体チップの電極パッドとフィルム
キャリアのリードとを接続した直後に、フィルムキャリ
）ノに半導体チップを搭ｌＩｖ、１ノだ状態で半導体素
子の機能検査を行７ｒう、。

（実施例）以下図面に基づき、この発明の実施例をｉγ細に説明す
る。

第１図乃至第３図は、この発明の一実施例に係＝３− ねる半導体Ｊツブの実装法を示している。

第１図乃↑第３図において、ポリイミド等の絶縁ｆ’ｌ
樹脂−１−ブからなるフィルムキャリア１には半導体デ
ツプ３を搭載する孔部５が形成され、半導体デツプ３は
孔部５の図中下方からフィルムキャリア１に搭載される
。また、フィルムキャリア１の左右縁部には長さ方向に
送り孔が設けられ、フィルム１セリア１は図外の送り装
置により孔部５０）　１　］マ毎に移動可能となってい
る。

フィルハキ１フリア１の一面（図中上面）には銅等の金
属石からなるリード９が孔部５の各辺に沿い所定のピッ
チを持つで複数配設されている。リード９の基部はフィ
ルムキャリア１上で回路パターンを構成し、リード９の
先端部は半導体チップ３の電極パッド１１との接続部と
して孔部５に突出して臨／Ｖでいる。

一方、半導体チップ３はステージ１３上に所定間隔を右
して載置されている。半導体チップ３の一１面には回路
パターン１５および前記電極パッド１１が設けられ、例
えば電極パッド１１の上部には金等からなる接続媒体と
してバンブ１７が設（３られている。

そして、フィルムキャリア１の移動途中には上下動可能
なボンディングツール１９が配５Ｑされている。ボンデ
ィングツール１９には図外のに−タが設けられ、フィル
ムキャリア１のリード９と半導体チップ３の電極パッド
１１とを熱ｆｆるして接合させる構成となっている。

また、ボンディングツール１９の両側には半導体素子の
各種機能検査を行なうためのプローブ２１が設けられて
いる。このプローブ２１は、例えばボンディングツール
１９が下降りるのと連動して下降し、ボンディングツー
ル１９が１９イして数秒（例えば接合金属間の共晶結合
が終了する時間）粁過した後に上昇する構成となってい
る。

このようなフィルムキャリｊ’　１への半導体チップ３
の搭載は次のようにしてｂなう。

まず、フィルムキャリア１の孔部５と半導体チップ３と
の位冒合わせを行な−）た後（第１図参照）、ボンディ
ングツール１９を下降させリード９）と電極パッド１１
とをバンブ１７を介して熱圧着接合させる（第２図参照
）。この際、半導体素子の機能検査用のプローブ２１が
下降してリード９に接触し、その後、ボンディングツー
ル１９が上昇してからプローブ２１で半導体素子の機能
検査を行なう（第３図参照）。そして、このようにして
フィルムキャリア１に搭載された半導体チップ３が各種
機器に実装されることになる。

上記のようにこの実施例では、ボンディングツール１９
によりフィルムキャリア１に半導体チップ３を搭載した
直後にボンディングツール１９に連動してプローブ２１
が半導体素子の機能検査を行なうため、作業工程を簡略
化することができ工程管理が煩雑になるのを抑えると共
に、実装装置全体の小型化に寄与することができる。

また、この発明は第４図に示すようにフィルムギヤリ）
７１の他面側にリード９を設（プたものにあっても適用
することができる。すなわち、例えば半導体素子の機能
検査用プローブ２１が貫通可能なスルーホール２３を形
成するか、又はボンディングツール１９に連動してプロ
ーブ２１が図中下方から上背するような構成にする。こ
れにより、前述の実施例と同様の効果を得ることができ
る。

なお、この発明は上記実施例のものに限定されず、例え
ばプローブ２１はボンディングツール１９と連動させる
必要はなく他の駆動装置により駆動される構成としても
よい。

［発明の効果］以上説明したようにこの発明によれば、フィルムキャリ
アに半導体チップを搭載した状態で半導体素子の機能検
査を行なうため、作業］−稈を簡略化することができ工
程管理が煩雑になるのを抑えると共に、実装装置全体の
小型化に寄！：５Ｊることかできる。

【図面の簡単な説明】

第１図乃至第３図はこの発明の一実施例に係わる半導体
チップの実装法を示す図、第４図は他の実施例を示す図
、第５図および第６図は従来例を示す図である。１・・・フィルムキャリア３・・・半導体チップ５・・・孔部９・・・電極パッド

Claims

【特許請求の範囲】

（１）フィルムキャリアに形成された孔部に半導体チッ
プを搭載し、この半導体チップに配設された複数の電極
パッドと、前記フィルムキャリアに設けられ先端部が前
記孔部に臨む複数のリードとを接続する半導体チップの
実装法において、前記電極パッドとリードとを接続した
直後に前記フィルムキャリアに半導体チップを搭載した
状態で半導体素子の機能検査を行なう半導体チップの実
装法。
（２）前記半導体素子の機能検査は、前記電極パッドと
リードとを接続させるボンディングツールの動きに連動
して行なうことを特徴とする特許請求の範囲第１項記載
の半導体チップの実装法。