JPS6385953A - Input/output controller - Google Patents

Input/output controller

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JPS6385953A
JPS6385953A JP61230089A JP23008986A JPS6385953A JP S6385953 A JPS6385953 A JP S6385953A JP 61230089 A JP61230089 A JP 61230089A JP 23008986 A JP23008986 A JP 23008986A JP S6385953 A JPS6385953 A JP S6385953A
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JP
Japan
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input
output control
interrupt
processing
control
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JP61230089A
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Masanori Masui
増井 正則
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Original Assignee
Toshiba Corp
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Abstract

PURPOSE:To improve the using efficiency and the processing speed of a device, by performing the input/output control of plural input/output control parts so as to be operated in parallel by a microprocessor apparently. CONSTITUTION:Either the input/output control parts a1-an corresponding to a start-up instruction is operated at every issuing of the start-up instruction from a center (b) by the control of the microprocessor. In executing serial plural processing steps in order by a start-up instruction executing means (d), an interruption executing means (e) can receive an interruption acceptance, and decides whether an interruption processing after the reception of the interruption acceptance should be performed by a hardware, or a software. The updating of a bit of information is performed by an information updating means (f) after completing execution, or before starting the execution, and the input/ output control are performed in parallel apparently on the plural input/output control parts a1-an by hardware control and program control.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は情報処理装置において各種の入出力制御を行な
う入出力制御装置の改良に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an improvement of an input/output control device that performs various input/output controls in an information processing device.

(従来の技術) 周知のように、この種の入出力制御装置が適用される情
報処理装置は、例えば第16図に示すように、1本のメ
インバス10に、中央演算制御装置11.主記憶装置1
2の他に、磁気ディスク制m装置13及び入出力制御装
置14等の各種入出力IIIIII装置が接続されてい
る。そして、中央演算制御21I装置11から命令が磁
気ディスク制御装置13に対応するとき、磁気ディスク
制御ll装置13によって磁気ディスク装置15の入出
力制御が行なわれ、また起動命令が入出力制御装置14
に対応するとき、入出力制御11装置14によってライ
ンプリンタ装置16またはカード読取装置17の入出力
1li1121Iが行なわれる。
(Prior Art) As is well known, an information processing device to which this type of input/output control device is applied has one main bus 10 and a central processing control unit 11. Main storage device 1
2, various input/output devices such as a magnetic disk control device 13 and an input/output control device 14 are connected. Then, when the command from the central processing control 21I device 11 corresponds to the magnetic disk control device 13, the magnetic disk control device 13 performs input/output control of the magnetic disk device 15, and the startup command is sent to the input/output control device 14.
In response to this, the input/output control 11 device 14 performs input/output 1li1121I of the line printer device 16 or card reading device 17.

しかしながら、複雑な制御系をもたないデバイスの入出
力制御を行なう場合にあっては、各デバイスを単独にそ
れぞれ1枚の基板として構成すると、その各デバイスの
ハードウェア囚が少ないからハードウェア構成上の無駄
が多くなる。
However, when performing input/output control for devices that do not have a complex control system, configuring each device individually as a single board reduces the amount of hardware involved in each device. There will be a lot of waste on top.

そこで、従来にあっても、各デバイスのハードウェア量
が少なく且つ各デバイス相互が独立した機能を有する場
合には、その各デバイス制御を複数弁まとめて1枚の基
板上で実現させるため、1個のマイクロプロセッサによ
るプログラム制御とした構成を採用した。
Therefore, even in the past, when the amount of hardware for each device is small and each device has independent functions, it is possible to control multiple valves together on one board. We adopted a configuration in which program control is performed by multiple microprocessors.

しかし、従来のマイクロプロセッサによるプログラム制
御制御とした構成では、複数のデバイスの動作が直列的
となり、デバイスの使用効率が悪いという不具合があっ
た。
However, in the conventional configuration using program control using a microprocessor, a plurality of devices operate in series, resulting in poor device usage efficiency.

(発明が解決しようとする問題点) 上述したように、従来にあっても、?1敗のデバイスの
ハードウェア量が少なく且つその各デバイス相互が独立
した機能を有する場合には、1個のマイクロプロセッサ
のプログラムt111111によって、その各デバイス
を独立に入出力制御することができる構成としてが、そ
の各デバイスの動作が直列的となり、デバイスの使用効
率が悪いという不具合があって処理速度を向上させるこ
とが困難であった。
(Problem to be solved by the invention) As mentioned above, even in the past, ? If the amount of hardware of the device with one loss is small and each of the devices has independent functions, the configuration is such that each device can be independently input/output controlled by a single microprocessor program t111111. However, each device operates in series, resulting in poor device usage efficiency, making it difficult to improve processing speed.

本発明は上記事情に鑑みてなされたものであり、その目
的は情報処理装置に用いる入出力制御装置として、1個
のマイクロプロセッサによって複数の入出力制御部が見
掛上並列に動作するように入出力I制御することができ
る入出力制御装置を提供することにある。
The present invention has been made in view of the above circumstances, and its purpose is to provide an input/output control device for use in an information processing device so that a plurality of input/output control units can apparently operate in parallel using a single microprocessor. An object of the present invention is to provide an input/output control device capable of controlling input/output I.

[発明の構成] (問題点を解決するための手段) 上記の目的を達成するため、本発明は複数の入出力制御
部を備え、且つセンタから起動命令が発せられる毎にそ
の起動命令に対応する入出力制御部がマイクロプロセッ
サ制御により動作される入出力制御装置であって、前記
センタからの1回の起動命令により実行すべき入出力処
理を直列的な複数の処理ステップに細分化して実行する
起動命令実行手段と、前記起動命令実行手段により直列
的な複数の処理ステップを順次実行中に割込受付けが可
能であり、且つ割込受付けを行なった処理スイテップ以
降の割込処理をハードウェア又はプログラムの何れで実
行するかを適宜選択して実行する割込実行手段と、前記
各実行手段の制御用情報が格納された記憶手段の情報更
新を前記各実行手段の実行終了後又は実行開始前に行な
う情報更新手段とを有することを特徴とする。
[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention includes a plurality of input/output control units, and responds to the activation command every time the activation command is issued from the center. The input/output control unit is an input/output control device operated under microprocessor control, and the input/output processing to be executed is subdivided into a plurality of serial processing steps and executed by a single activation command from the center. and a startup instruction execution means capable of accepting interrupts while sequentially executing a plurality of serial processing steps by the startup instruction execution means, and performing interrupt processing after the processing step in which the interrupt is accepted by hardware. or an interrupt execution means that appropriately selects and executes which program to execute, and an information update of a storage means in which control information of each of the execution means is stored after the execution of each of the execution means ends or after the execution starts. It is characterized in that it has an information update means for updating information beforehand.

(作用) 第1図は本発明の入出力制御装置の概略を示す機能ブロ
ック図である。
(Operation) FIG. 1 is a functional block diagram schematically showing the input/output control device of the present invention.

本発明にあっては、第1図に示すように複数の入出力制
御部a1〜anを備えており、この各入出力制御部a1
〜anは、センタbから起動命令が発せられる毎にその
起動命令に対応する入出力制御部al〜anの何れかが
マイクロプロセッサ制御により動作される。これにより
各入出力υ!御部al〜anに対応する各デバイス01
〜anの何れかが駆動されることになる。
In the present invention, as shown in FIG. 1, a plurality of input/output control units a1 to an are provided, and each input/output control unit a1
-an, each time a start command is issued from center b, any one of the input/output control units al-an corresponding to the start command is operated under microprocessor control. This allows each input and output υ! Each device 01 corresponding to Gobe al~an
-an will be driven.

その際、起動命令実行手段dは、記憶手段gの制御用情
報を参照してセンタbからの1回の起動命令により実行
すべき入出力処理を直列的な複数の処理ステップに細分
化して実行する。
At this time, the start-up command execution means d refers to the control information in the storage means g and subdivides the input/output processing to be executed by one start-up command from the center b into a plurality of serial processing steps. do.

また、この起動命令実行手段dにより直列的な複数の処
理ステップを順次実行中において、割込実行手段eは割
込受付けが可能であり、且つ割込受付けを行なった処理
ステップ以降の割込処理を記憶手段9の制御用情報を参
−照してハードウェアで行なうか又はプログラムで行な
うかを決定し、決定結果がハードウェアであればこのハ
ードウェアより割込処理を実行し、決定結果がプログラ
ムであればこのプログラムにより割込処理を実行する。
Furthermore, while the startup instruction execution means d is executing a plurality of serial processing steps in sequence, the interrupt execution means e is capable of accepting interrupts, and the interrupt execution means e is capable of accepting interrupts and processing of interrupts after the processing step in which the interrupt has been accepted. Refers to the control information in the storage means 9 and decides whether to perform it by hardware or by a program, and if the determined result is hardware, the interrupt processing is executed from this hardware, and the determined result is If it is a program, this program executes the interrupt processing.

このような起動命令手段d及び割込実行手段eの制御用
情報が格納された記憶手段g、起動命令実行手段d及び
割込実行手段eの実行終了後又は実行開始前に情報更新
手段fによって情報更新される。
The storage means g in which the control information of the start command means d and the interrupt execution means e is stored, and the information update means f after the end of execution or before the start of execution of the start command execution means d and the interrupt execution means e. Information will be updated.

従って、複数の入出力制御部a1〜anがハードウェア
制御とプログラム制御とによって見掛上並列に入出力制
御されることになる。
Therefore, the input/output control units a1 to an are apparently controlled in parallel by hardware control and program control.

(実施例) 以下、本発明の実施例を図面に基づいて詳細に説明する
(Example) Hereinafter, an example of the present invention will be described in detail based on the drawings.

第2図は本発明が適用された一実施例の入出力制御装置
を要部構成を示すブロック図である。
FIG. 2 is a block diagram showing the main part configuration of an input/output control device according to an embodiment of the present invention.

この一実施例の入出力制御装置14は、マイクロプロセ
ッサ21を制御中枢として設けており、このマイクロプ
ロセッサ21が接続されたローカルバス20に、プログ
ラムエリア22.ローカルメモリ23.メインバス制御
部24.DMA25゜ラインプリンタ装置16の入出力
制御部26及びカード読取装置17の入出力制御装置2
7が接続される。
The input/output control device 14 of this embodiment is provided with a microprocessor 21 as a control center, and a local bus 20 to which this microprocessor 21 is connected is connected to a program area 22. Local memory 23. Main bus control section 24. Input/output control unit 26 of the DMA 25° line printer device 16 and input/output control device 2 of the card reading device 17
7 is connected.

ローカルメモリ23には、第3図〜第5図に示すような
内容の制御用情報が格納されており、第3図は入出力制
御部26及び同27の動作を同期化する制御用情報のフ
ォーマットを示し、第4図は入出力制御部26及び同2
7の細分化した処理を指示する制御用情報のフォーマッ
トを示し、第5図は入出力制御部26及び同27の割込
処理を選択指示する制御用情報のフォーマットを示す。
The local memory 23 stores control information as shown in FIGS. 3 to 5, and FIG. 3 shows control information for synchronizing the operations of the input/output control unit 26 and 27. 4 shows the format of the input/output control section 26 and 2.
FIG. 5 shows the format of the control information that instructs the input/output control unit 26 and 27 to select the interrupt processing.

プログラムエリア22には、第6図〜第14図の各フロ
ーチャートに示すようなプログラムが格納されており第
6図〜第8図はこの一実施例による共通ルーチンの概略
フローを示し、第9図及び第10図は入出力制御部26
の割込処理ルーチンの概略フローを示し、第11図及び
第12図は、入出力制御部27の割込処理ルーチンの概
略フローを示し、第13図は入出力制御部26の一つの
実行すべき処理ルーチンの概略フローを示し、第14図
は入出力制御部27の一つの実行すべき処理ルーチンの
概略フローを示す。
The program area 22 stores programs as shown in the flowcharts of FIGS. 6 to 14. FIGS. 6 to 8 show the general flow of the common routine according to this embodiment, and and FIG. 10 shows the input/output control section 26.
11 and 12 show a schematic flow of the interrupt processing routine of the input/output control unit 27, and FIG. FIG. 14 shows a schematic flow of one processing routine to be executed by the input/output control section 27.

一方、この一実施例の入出力制御装置14が適用される
情報処理giE1は、第16図に示すように構成されて
おり、中央演算装置11から起動命令が発される毎に、
この一実施例の入出力制御¥R置14の入出力制御部2
6又は同27が対応して動作されるように、メインバス
10とローカルバス20との接離がメインバス制御部2
4によって行なわれる構成である。
On the other hand, the information processing giE1 to which the input/output control device 14 of this embodiment is applied is configured as shown in FIG.
Input/output control unit 2 of input/output control ¥R position 14 of this embodiment
The connection and separation between the main bus 10 and the local bus 20 is controlled by the main bus control unit 2 so that the main bus 10 and the local bus 20 are operated accordingly.
This is the configuration performed by 4.

次に、この一実施例の入出力制御装置の作用を第15図
を参照しつつ述べる。但し、第15図において、LPI
I!60部は入出力制御部26に対し、CR1tlJ御
部は入出力制御部27に対応する。従ってここでは入出
力制御部26をLP制御部26といい、入出力制御部2
7をCRIll 111部27という。
Next, the operation of the input/output control device of this embodiment will be described with reference to FIG. 15. However, in Figure 15, LPI
I! The 60 section corresponds to the input/output control section 26, and the CR1tlJ control section corresponds to the input/output control section 27. Therefore, the input/output control unit 26 is referred to as the LP control unit 26 here, and the input/output control unit 2
7 is called CRIll 111 part 27.

また、図面番号は対応する処理フローが実行されている
旨を略式で示しいる。
Further, the drawing numbers briefly indicate that the corresponding processing flow is being executed.

さて、ラインプリンタ装置(LP>16とカード読取装
ff(CR)17どの両制御部の動作において、今CR
υ制御部27が第14図で示される概略フローのプログ
ラム実行中とする。
Now, in the operation of both line printer device (LP>16 and card reader ff (CR) 17), CR
It is assumed that the υ control unit 27 is executing a program of the general flow shown in FIG.

この時点でL P III 011部26に対して中央
演算υ制御装置11から起動がかかった場合、LPil
J御部26から割込32が発生し、この割込が受付けら
れるとCR制御部27のブムグラム処理が中断されて、
第9図に示されるL P I11御部26の割込処理ル
ーチンに入る。
At this point, if the L Pil 011 section 26 is activated from the central processing υ control device 11, the L Pil
An interrupt 32 is generated from the J control section 26, and when this interrupt is accepted, the bumgram processing of the CR control section 27 is interrupted.
The interrupt processing routine of the LPI 11 control section 26 shown in FIG. 9 is entered.

ここで、第5図に示す制御用情報LPISBのBITO
は、初期設定又はターミネーシ・ヨン完了処理の中で“
1”にセットされており、従って割込が中央演算装置1
1の起動による割込と判定される。この判定によって第
10図に示される割込処理におけるLP起動ルーチンに
移る。
Here, BITO of the control information LPISB shown in FIG.
is set during the initialization or termination process.
1”, so interrupts are sent to central processing unit 1.
It is determined that the interrupt was caused by the activation of 1. Based on this determination, the process moves to the LP activation routine in the interrupt processing shown in FIG.

このLP起動ルーチンでは、第3図の制御用情報LPC
B及び第4図の制御用情報LPFABのそれぞれBIT
O“1″にセットしてLPIItBの動作に入り、まず
は起動命令解釈と主起動記憶装置12からのデータ転送
を指示することを割込処理を完了する(LPFB更新)
In this LP startup routine, the control information LPC shown in FIG.
Each BIT of control information LPFAB in B and FIG.
Set O to “1” to enter the operation of LPIItB, and first complete the interrupt processing by instructing the interpretation of the startup command and data transfer from the main startup storage device 12 (LPFB update).
.

すると、CR$11部27は第14図のプログラム処理
を再開し、その中で第5因の制御用情報をCRISBの
BIT2を“1″にセットし、これによりメインバス制
御部24からD M A IIJ m信号30@DMA
25に加えてDMA25に制御を移し、第6図のメイン
ルーチンに戻る。
Then, the CR$11 unit 27 restarts the program processing shown in FIG. A IIJ m signal 30@DMA
In addition to 25, control is transferred to DMA 25, and the process returns to the main routine of FIG.

この時点では、CR制御部27はプログラム制御から離
れてDMA25を使用した主記憶装置12へのデータ転
送が始まっており、L P 1li(I III部26
はまだ具体的な動作に入っていない。
At this point, the CR control unit 27 has separated from program control and has started data transfer to the main storage device 12 using the DMA 25, and the
has not yet entered into concrete operations.

プログラムの処理が第6図に示すメインルーチンに戻っ
てくると第3図の制御用情報CRCBのBITOが“1
”セットされているので、第7図に示すルーチンに入り
、また、このルーチンの中T−F 4図)制m情報LP
FB(7)B I TOが”1 ”にセットされている
ので、第4図の制御用情報LPFBのBITOが“0”
にリセットして第13図に示すLP制御部のプログラム
に処理が移る。
When the program processing returns to the main routine shown in FIG. 6, BITO of the control information CRCB in FIG.
"Since it is set, the routine shown in Figure 7 is entered, and in this routine T-F Figure 4) Control m information LP
Since FB (7) BITO is set to "1", BITO of control information LPFB in FIG. 4 is set to "0".
, and the process moves to the LP control section program shown in FIG.

この第13図に示すLP制御部26のプログラム処理中
にR制御部27の主記憶装置12へのデータ転送が完了
すると、CR制御部27から割込33が発生し、その割
込33が受付けられると、第13図に示すLP制御部2
6のプログラム処理が中断されて、第11図に示すCR
制御部の割込処理ルーチンに入る。
When the data transfer from the R control section 27 to the main storage device 12 is completed during the program processing of the LP control section 26 shown in FIG. 13, an interrupt 33 is generated from the CR control section 27, and the interrupt 33 is accepted. When the LP controller 2 shown in FIG.
6 is interrupted and the CR shown in FIG.
Enters the control unit's interrupt processing routine.

ここで、第5図の制御用情報CRISBのBIT2が“
1′にセットされているので第12図に示すCR制御部
の割込処理ルーチンに移り、この割込処理ルーチンの中
で第4図に示す制御用情報CRFBのBIT2を1″に
セットし、次に実行すべき処理はターミネーション処理
であることを宣言して割込処理を完了する。
Here, BIT2 of the control information CRISB in FIG. 5 is “
Since it is set to 1', the process moves to the interrupt processing routine of the CR control section shown in FIG. 12, and in this interrupt processing routine, BIT2 of the control information CRFB shown in FIG. 4 is set to 1". It declares that the next process to be executed is termination processing and completes the interrupt process.

LP制御部26は第13図に示すLP制御部26のプロ
グラム処理を再開し、その中で第5図の制御用情報LP
EBSのBITlを“1′′にセットし、これにより入
出力υII[1部26からCM A制御信号31を0M
A25に加えて0MA25に制御を移し、第6図に示す
メインルーチンに戻る。
The LP control unit 26 restarts the program processing of the LP control unit 26 shown in FIG.
BITl of EBS is set to "1", thereby input/output υII [1 section 26 to CM A control signal 31 is set to 0M
In addition to A25, control is transferred to 0MA25, and the process returns to the main routine shown in FIG.

この時点ではLP制御部26はプログラム制御から離れ
DMA25を使用した主記憶装置12からのデータ転送
が始まっており、CR制御部26は最後のターミネーシ
ョン・処理に移ろうとしている状態である。
At this point, the LP control section 26 has left the program control and data transfer from the main storage device 12 using the DMA 25 has started, and the CR control section 26 is about to move on to the final termination process.

前述の如くこの一実施例にあっては、ローカルメモリ2
3に格納された第4図に示すような内容の制御用情報に
基づいて複数の直列的な処理ステップを順次実行中に、
割込が受付けられた際、同じローカルメモリ23に格納
された第5図に示すような内容の制御用情報を参照して
センタからの起動命令による割込受付であればプログラ
ムにより割込処理を実行し、プログラムによる設定割込
の受付けであればハードウェアにより割込処理を実行す
る。
As mentioned above, in this embodiment, the local memory 2
While sequentially executing a plurality of serial processing steps based on the control information stored in 3 and shown in FIG. 4,
When an interrupt is accepted, the program processes the interrupt by referring to the control information stored in the same local memory 23 and shown in FIG. If the setting interrupt is accepted by a program, the interrupt processing is executed by hardware.

そして、上述した各処理が順次実行されるように、ロー
カルメモリ25に格納された第4図及び第5図のそれぞ
れ示す内容の制御用情報を更新するので、第15図に示
すような並列動作が可能となる。
Then, the control information stored in the local memory 25 as shown in FIGS. 4 and 5 is updated so that the above-mentioned processes are executed sequentially, so that parallel operations as shown in FIG. 15 are performed. becomes possible.

[発明の効果] 以上説明したように本発明が適用された入出力制御装置
であれば、起動命令実行手段によってセンタからの1回
の起動命令により実行すべき入出力処理を直列的な複数
の処理ステップに細分化して実行している際に、割込受
付けがあると、この割込受付は以降の割込処理をハード
ウェア又はプログラムの何れかで行なうかを決定し、決
定通りに割込処理を適宜選択して実行することができる
[Effects of the Invention] As explained above, in the input/output control device to which the present invention is applied, the startup command execution means executes a plurality of input/output processes in series in response to a single startup command from the center. When an interrupt is accepted while executing the process by subdividing it into processing steps, this interrupt acceptance determines whether the subsequent interrupt processing will be performed by hardware or a program, and the interrupt is executed as determined. Processes can be selected and executed as appropriate.

従って、ハードウェアを増加させることなく、複数の入
出力制御部を効率良く並列に動作させることができる。
Therefore, a plurality of input/output control units can be efficiently operated in parallel without increasing hardware.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の入出力制御装置の概略を示す機能ブロ
ック図、第2図は本発明が適用された一実施例の入出力
制御装置の要部構成を示すブロック図、第3図は2つの
入出力制御部の動作を同期化する制御用情報のフォーマ
ットを示す図、第4図iま2つの入出力制御部の細分化
した処理を指示する制御用情報のフォーマットを示す図
、第5図は2つの入出力制御部の割込処理を選択指示す
る制御用情報のフォーマットを示す図、第6図、第7図
及び第8図は本発明一実施例による共通ルーチンの概略
フローを示す図、第9図及び第10図はその一実施例に
よるラインプリンタ装置の入出力制御部の割込処理ルー
チンの概略フローを示す図、第11図及び第12図はそ
の一実施例によるカード読取装置の入出力制御部の割込
処理ルーチンの概略フローを示す図、第13図はその一
実施例によるラインプリンタ装置の入出力制御部の−つ
の実行すべき処理ルーチンの概略フローを示す図、第1
4図はその一実施例によるカード読取装置の入出力制御
部の一つの実行すべき処理ルーチンの概略フローを示す
図、第15図はその一実施例による並列動作の流れを示
す図、第16図は入出力制御装置が適用される情報処理
装置の一例の概略を示すブロック図である。 a1〜an・・・複数の入出力制御部 b・・・センタ 01〜cn・・・複数のデバイス d・・・起動命令実行手段 e・・・割込実行手段 「・・・情報更新手段 す・・・記憶手段 10・・・メインバス 11・・・中央演算制御装置 12・・・主記憶装置 13・・・磁気ディスク制御装置 14・・・入出力制御装置 15・・・磁気ディスク装置 16・・・ラインプリンタ装置 17・・・カード読取装置 21・・・マイクロプロセッサ 22・・・プログラムエリア 23・・・ローカルメモリ 24・・・メインバス制御部 25・・・DMA 26・・・入出力制御部 27・・・入出力制御部
FIG. 1 is a functional block diagram showing an outline of an input/output control device according to the present invention, FIG. 2 is a block diagram showing a main part configuration of an input/output control device according to an embodiment of the present invention, and FIG. Figure 4 shows the format of the control information that synchronizes the operations of the two input/output control units. FIG. 5 is a diagram showing the format of control information for selecting and instructing interrupt processing of two input/output control units, and FIGS. 6, 7, and 8 are schematic flowcharts of a common routine according to an embodiment of the present invention. 9 and 10 are diagrams showing a schematic flow of an interrupt processing routine of the input/output control unit of a line printer device according to one embodiment, and FIGS. 11 and 12 are diagrams showing a card according to one embodiment. FIG. 13 is a diagram showing a schematic flow of an interrupt processing routine of an input/output control section of a reading device, and FIG. 13 is a diagram showing a schematic flow of a processing routine to be executed by an input/output control section of a line printer according to an embodiment thereof. , 1st
FIG. 4 is a diagram showing a schematic flow of one processing routine to be executed by the input/output control section of a card reading device according to one embodiment, FIG. 15 is a diagram showing a flow of parallel operations according to one embodiment, and FIG. The figure is a block diagram schematically showing an example of an information processing device to which an input/output control device is applied. a1-an...Plural input/output control units b...Centers 01-cn...Plural devices d...Start-up command execution means e...Interrupt execution means "...Information update means... ... Storage means 10 ... Main bus 11 ... Central processing control unit 12 ... Main storage device 13 ... Magnetic disk control device 14 ... Input/output control device 15 ... Magnetic disk device 16 ... Line printer device 17 ... Card reader 21 ... Microprocessor 22 ... Program area 23 ... Local memory 24 ... Main bus control section 25 ... DMA 26 ... Input/output Control unit 27...input/output control unit

Claims (1)

【特許請求の範囲】[Claims] (1)複数の入出力制御部を備え、且つセンタから起動
命令が発せられる毎にその起動命令に対応する入出力制
御部がマイクロプロセッサ制御により動作される入出力
制御装置であつて、 前記センタからの1回の起動命令により実行すべき入出
力処理を直列的な複数の処理ステップに細分化して実行
する起動命令実行手段と、 前記起動命令実行手段により直列的な複数の処理ステッ
プを順次実行中に割込受付けが可能であり、且つ割込受
付けを行なつた処理ステップ以降の割込処理をハードウ
ェア又はプログラムの何れで実行するかを適宜選択して
実行する割込実行手段と、 前記各実行手段の制御用情報が格納された記憶手段の情
報更新を前記各実行手段の実行終了後又は実行開始前に
行なう情報更新手段と、 を有することを特徴とする入出力制御装置。
(1) An input/output control device comprising a plurality of input/output control units, and each time a start command is issued from a center, the input/output control unit corresponding to the start command is operated under microprocessor control; startup instruction execution means for subdividing and executing input/output processing to be executed by a single startup instruction into a plurality of serial processing steps; and a startup instruction execution means for sequentially executing the plurality of serial processing steps. an interrupt execution means that is capable of accepting an interrupt within the computer, and that appropriately selects and executes interrupt processing after the processing step in which the interrupt is accepted by hardware or a program; An input/output control device comprising: information updating means for updating information in a storage means in which control information for each execution means is stored after execution of each execution means ends or before execution begins.
JP61230089A 1986-09-30 1986-09-30 Input/output controller Granted JPS6385953A (en)

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