JP2000099453A - Input and output control device and method for controlling dma transfer - Google Patents
Input and output control device and method for controlling dma transferInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＤＭＡ転送制御方
法に関し、特に、ページ越えを伴うＤＭＡ転送制御方法
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a DMA transfer control method, and more particularly to a DMA transfer control method involving page over.
【０００２】[0002]
【従来の技術】図２は、一般的なＤＭＡ転送制御方法が
適用される入出力装置の一構成例を示すブロック図であ
る。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration example of an input / output device to which a general DMA transfer control method is applied.
【０００３】本構成例は図２に示すように、複数のチャ
ネル制御部３０−１〜３０−３と主記憶装置２０との間
のデータ転送を制御するデータ転送制御部４０と、チャ
ネル制御部３０−１〜３０−３及びデータ転送制御部４
０を制御するためのプロセッサ１０と、ＤＭＡ転送用絶
対アドレスが格納される記憶部５０とから構成されてお
り、プロセッサ１０内には、プロセッサ１０が動作する
ためのファームウェア１１が設けられており、また、主
記憶装置２０内には、ＤＭＡ転送を指示するチャネルプ
ログラム２１が設けられている。As shown in FIG. 2, this configuration example includes a data transfer control unit 40 for controlling data transfer between the plurality of channel control units 30-1 to 30-3 and the main storage device 20, and a channel control unit. 30-1 to 30-3 and data transfer control unit 4
0, and a storage unit 50 for storing an absolute address for DMA transfer. In the processor 10, a firmware 11 for operating the processor 10 is provided. In the main storage device 20, a channel program 21 for instructing DMA transfer is provided.
【０００４】以下に、上記のように構成された入出力装
置における従来のＤＭＡ転送制御方法について説明す
る。[0004] A conventional DMA transfer control method in the input / output device configured as described above will be described below.
【０００５】図３は、図２に示した入出力装置における
従来のＤＭＡ転送制御方法を説明するためのフローチャ
ートである。FIG. 3 is a flow chart for explaining a conventional DMA transfer control method in the input / output device shown in FIG.
【０００６】まず、プロセッサ１０によって、主記憶装
置２０内のチャネルプログラム２１のＤＭＡ転送要求
（ステップＳ１０１）に従い、データ転送制御部４０内
に、ＤＭＡ転送に必要なＤＭＡ転送用絶対アドレス情報
が設定される（ステップＳ１０２）。First, in accordance with a DMA transfer request (step S101) of the channel program 21 in the main storage device 20, the processor 10 sets absolute address information for DMA transfer necessary for DMA transfer in the data transfer control unit 40. (Step S102).
【０００７】また、このＤＭＡ転送が複数のページに跨
る場合（ステップＳ１０３）、後続ページの絶対アドレ
スが計算され、記憶部５０に格納される（ステップＳ１
０４）。When the DMA transfer extends over a plurality of pages (step S103), the absolute address of the subsequent page is calculated and stored in the storage unit 50 (step S1).
04).
【０００８】なお、この後続ページの絶対アドレス計算
処理は、記憶部５０のエントリがフルになるか、後続す
るページが無くなるまでプロセッサ１０によって行われ
（ステップＳ１０５）、ステップＳ１０５における処理
が終了後、プロセッサ１０からデータ転送制御部４０に
対してＤＭＡ転送起動の指示が送出される（ステップＳ
１０６）。The processing for calculating the absolute address of the succeeding page is performed by the processor 10 until the entry in the storage unit 50 becomes full or there is no subsequent page (step S105). After the processing in step S105 is completed, An instruction to start DMA transfer is sent from the processor 10 to the data transfer control unit 40 (step S).
106).
【０００９】ＤＭＡ転送起動後、データ転送制御部４０
にてページ越えが検出されると（ステップＳ１０７）、
プロセッサ１０によって、記憶部５０に格納されたＤＭ
Ａ転送用絶対アドレス情報が１つ取り出され、データ転
送制御部４０内に設定される（ステップＳ１０８）。After the DMA transfer is started, the data transfer control unit 40
Is detected at step S107 (step S107).
The processor 10 stores the DM stored in the storage unit 50.
One piece of A-address absolute address information is extracted and set in the data transfer control unit 40 (step S108).
【００１０】ここで、後続のページがある場合（ステッ
プＳ１０９）、プロセッサ１０において、空いたエント
リ分の後続ページの絶対アドレス計算処理が行われる
（ステップＳ１１０，Ｓ１１１）。If there is a subsequent page (step S109), the processor 10 performs an absolute address calculation process for the subsequent page for the vacant entry (steps S110 and S111).
【００１１】その後、チャネル制御部３−１〜３−３の
うち、主記憶装置２０とＤＭＡ転送を行っているチャネ
ル制御部とは異なる他のチャネル制御部からの処理要求
の有無がチェックされ（ステップＳ１１２）、処理要求
があった場合は、要求のあったチャネル制御部の処理が
行われる（ステップＳ１１３）。Thereafter, it is checked whether or not there is a processing request from another channel control unit different from the channel control unit performing the DMA transfer with the main storage device 20 among the channel control units 3-1 to 3-3 ( If there is a processing request (step S112), the processing of the requested channel control unit is performed (step S113).
【００１２】一方、ＤＭＡ転送起動後、データ転送制御
部４０にてページ越えが検出されない場合は、ステップ
Ｓ１１２の処理に移る。On the other hand, if the data transfer control unit 40 does not detect the page over after the start of the DMA transfer, the process proceeds to step S112.
【００１３】ＤＭＡ転送起動後からＤＭＡ転送が終了す
る（ステップＳ１１４）までは、上述した一連の処理
（ステップＳ１０７〜Ｓ１１３）が繰り返し行われる。From the start of the DMA transfer to the end of the DMA transfer (step S114), the above-described series of processes (steps S107 to S113) are repeatedly performed.
【００１４】つまり、ＤＭＡ転送中においては、データ
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、プロセッサ１０は処理要求待ちの待機状態と
なる。That is, during the DMA transfer, if the data transfer control unit 40 does not detect a page over and there is no processing request from any of the channel control units 3-1 to 3-3, the processor 10 executes It enters a standby state waiting for a processing request.
【００１５】[0015]
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送制御方法においては、プロセッサによって記憶部に
格納されるＤＭＡ転送用絶対アドレス情報格納エントリ
がフルになるまで後続ページの絶対アドレス計算処理が
行われ、その後、データ転送制御部に対してＤＭＡ転送
起動の指示が送出されているため、ＤＭＡ転送起動の処
理において、長い時間プロセッサが割り当てられてしま
うという問題点がある。SUMMARY OF THE INVENTION The above-described conventional DMA
In the transfer control method, the absolute address calculation processing of the subsequent page is performed until the DMA transfer absolute address information storage entry stored in the storage unit by the processor becomes full, and thereafter, the DMA transfer is started to the data transfer control unit. Is issued, there is a problem that the processor is allocated for a long time in the DMA transfer activation processing.
【００１６】また、後続ページの絶対アドレス計算処理
が行われている間は、他のチャネル制御部からの処理要
求が抑止されてしまうという問題点がある。Further, there is a problem that while the absolute address calculation processing of the subsequent page is being performed, processing requests from other channel control units are suppressed.
【００１７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、チャネルプ
ログラムを効率良く実行することができるＤＭＡ転送制
御方法を提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the conventional technology, and has as its object to provide a DMA transfer control method capable of efficiently executing a channel program. .
【００１８】[0018]
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のチャネル制御部と主記憶装置との間
のＤＭＡ転送を制御するデータ転送制御部と、前記複数
のチャネル制御部及び前記データ転送制御部を制御する
プロセッサと、チャネル毎に一定量のエントリ数を持つ
ＤＭＡ転送用絶対アドレス情報が格納される記憶部とを
有し、前記主記憶装置内のチャネルプログラムの指示に
より、前記主記憶装置と前記複数のチャネル制御部との
間のＤＭＡ転送を行う入出力制御装置において、前記プ
ロセッサは、ＤＭＡ転送中に、現在ＤＭＡ転送を行って
いるチャネル制御部とは異なる他のチャネル制御部から
処理要求が送出された場合、ＤＭＡ転送中のページの後
続ページの絶対アドレス計算よりも、前記他のチャネル
制御部からの処理要求に対するチャネル処理を優先して
行うことを特徴とする。In order to achieve the above object, the present invention provides a data transfer control unit for controlling a DMA transfer between a plurality of channel control units and a main memory, and the plurality of channel control units. A processor for controlling the data transfer control unit, and a storage unit for storing DMA transfer absolute address information having a fixed number of entries for each channel, and according to an instruction of a channel program in the main storage device. An input / output control device for performing a DMA transfer between the main storage device and the plurality of channel control units, wherein the processor, during the DMA transfer, is different from the channel control unit currently performing the DMA transfer. When the processing request is sent from the channel control unit, the processing from the other channel control unit is performed more than the calculation of the absolute address of the page following the page being DMA-transferred. And performing with priority channel processing for determined.
【００１９】また、前記プロセッサは、ＤＭＡ転送中で
あり、かつ他のチャネル制御部からの処理要求がない場
合に、ＤＭＡ転送中のページの後続ページの絶対アドレ
スを計算し、計算した絶対アドレスを前記記憶部に格納
し、前記データ転送制御部におけるページ越え検出に基
づいて、前記記憶部に格納された次ページの絶対アドレ
スを用いてＤＭＡ転送を行うことを特徴とする。The processor calculates the absolute address of a page following the page being DMA-transferred when the DMA transfer is being performed and there is no processing request from another channel control unit, and calculates the calculated absolute address. DMA transfer is performed using the absolute address of the next page stored in the storage unit, stored in the storage unit and based on the detection of a page crossing in the data transfer control unit.
【００２０】また、複数のチャネル制御部と主記憶装置
との間のＤＭＡ転送を制御するデータ転送制御部と、前
記複数のチャネル制御部及び前記データ転送制御部を制
御するプロセッサと、チャネル毎に一定量のエントリ数
を持つＤＭＡ転送用絶対アドレス情報が格納される記憶
部とを有する入出力制御装置にて、前記主記憶装置内の
チャネルプログラムの指示により、前記主記憶装置と前
記複数のチャネル制御部との間のＤＭＡ転送を行うＤＭ
Ａ転送制御方法において、ＤＭＡ転送中に、現在ＤＭＡ
転送を行っているチャネル制御部とは異なる他のチャネ
ル制御部から処理要求が送出された場合、ＤＭＡ転送中
のページの後続ページの絶対アドレス計算よりも、前記
他のチャネル制御部からの処理要求に対するチャネル処
理を優先して行うことを特徴とする。A data transfer control unit for controlling a DMA transfer between the plurality of channel control units and the main storage device; a processor for controlling the plurality of channel control units and the data transfer control unit; An input / output control device having a storage unit for storing DMA transfer absolute address information having a fixed number of entries, wherein the main storage device and the plurality of channels are designated by a channel program in the main storage device. DM for performing DMA transfer with control unit
In the A transfer control method, during the DMA transfer, the current DMA
When a processing request is transmitted from another channel control unit different from the channel control unit performing the transfer, the processing request from the other channel control unit is calculated rather than the absolute address calculation of the page following the page being DMA-transferred. Is performed with priority given to channel processing.
【００２１】また、ＤＭＡ転送中であり、かつ他のチャ
ネル制御部からの処理要求がない場合に、ＤＭＡ転送中
のページの後続ページの絶対アドレスを計算し、計算し
た絶対アドレスを前記記憶部に格納し、前記データ転送
制御部におけるページ越え検出に基づいて、前記記憶部
に格納された次ページの絶対アドレスを用いてＤＭＡ転
送を行うことを特徴とする。When the DMA transfer is being performed and there is no processing request from another channel control unit, the absolute address of the page following the page being DMA-transferred is calculated, and the calculated absolute address is stored in the storage unit. The data is stored and DMA transfer is performed using the absolute address of the next page stored in the storage unit based on the detection of the page over in the data transfer control unit.
【００２２】（作用）上記のように構成された本発明に
おいては、ＤＭＡ転送中に、現在ＤＭＡ転送を行ってい
るチャネル制御部とは異なる他のチャネル制御部から処
理要求が送出された場合、ＤＭＡ転送中のページの後続
ページの絶対アドレス計算よりも、他のチャネル制御部
からの処理要求に対するチャネル処理が優先して行われ
るので、ＤＭＡ転送中においても複数チャネル制御部の
処理が効率良く行われる。(Operation) In the present invention configured as described above, during the DMA transfer, when a processing request is sent from another channel control unit different from the channel control unit currently performing the DMA transfer, Since the channel processing in response to the processing request from another channel control unit is performed with priority over the absolute address calculation of the page following the page being DMA-transferred, the processing of the multiple channel control units can be performed efficiently even during the DMA transfer. Will be
【００２３】[0023]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２４】図１は、本発明のＤＭＡ転送制御方法の実
施の一形態を説明するためのフローチャートであり、図
２に示した入出力装置におけるＤＭＡ転送制御方法の一
例を示している。FIG. 1 is a flowchart for explaining one embodiment of the DMA transfer control method of the present invention, and shows an example of the DMA transfer control method in the input / output device shown in FIG.
【００２５】主記憶装置２０内のチャネルプログラム２
１によってＤＭＡ転送が要求されると（ステップＳ
１）、まず、プロセッサ１０よって、ＤＭＡ転送用絶対
アドレス情報がデータ転送制御部４０に設定される（ス
テップＳ２）。Channel program 2 in main storage device 20
1 when a DMA transfer is requested (step S
1) First, the DMA transfer absolute address information is set in the data transfer control unit 40 by the processor 10 (step S2).
【００２６】データ転送制御部４０に対する必要なＤＭ
Ａ転送用絶対アドレス情報の設定が終了すると、プロセ
ッサ１０からデータ転送制御部４０に対してＤＭＡ転送
起動指示が送出され（ステップＳ３）、ＤＭＡ転送が開
始する。Necessary DM for data transfer control unit 40
When the setting of the A-transfer absolute address information is completed, a DMA transfer start instruction is sent from the processor 10 to the data transfer control unit 40 (step S3), and the DMA transfer starts.
【００２７】ＤＭＡ転送中、データ転送制御部４０にお
いてページ越えが検出されると（ステップＳ４）、記憶
部５０内のエントリに後続ページの絶対アドレス計算処
理により事前にＤＭＡ転送用絶対アドレス情報が格納さ
れているかどうかが検出され（ステップＳ５）、ＤＭＡ
転送用絶対アドレス情報が格納されている場合、そのエ
ントリの情報がデータ転送制御部４０に設定される（ス
テップＳ６）。During the DMA transfer, when the data transfer control unit 40 detects a page over (step S4), the absolute address information for the DMA transfer is stored in advance in the entry in the storage unit 50 by the absolute address calculation processing of the subsequent page. Is detected (step S5), and the DMA
If the absolute address information for transfer is stored, the information of the entry is set in the data transfer control unit 40 (step S6).
【００２８】また、ＤＭＡ転送用絶対アドレス情報が格
納されていない場合は、次ページの絶対アドレスが計算
され（ステップＳ７）、計算された絶対アドレスがデー
タ転送制御部４０に設定される。If the absolute address information for DMA transfer is not stored, the absolute address of the next page is calculated (step S7), and the calculated absolute address is set in the data transfer control unit 40.
【００２９】次に、他のチャネル制御部からの処理要求
の有無が検出され（ステップＳ８）、処理要求があった
場合、プロセッサ１０において、処理要求があったチャ
ネル制御部に対する処理が行われる（ステップＳ９）。Next, the presence or absence of a processing request from another channel control unit is detected (step S8), and if there is a processing request, the processor 10 performs processing for the channel control unit that has requested the processing (step S8). Step S9).
【００３０】ここで、ステップＳ４においてページ越え
が検出されず、かつ、ステップＳ８において処理要求が
なく、プロセッサ１０が待機状態になった場合は、以下
に示す、後続ページの絶対アドレス計算処理が行われ
る。Here, if no page over is detected in step S4 and there is no processing request in step S8, and the processor 10 is in a standby state, the following process of calculating the absolute address of the subsequent page is performed. Will be
【００３１】まず、ページ跨ぎがあるかどうかが検出さ
れ（ステップＳ１０）、ページ跨ぎがある場合、ＤＭＡ
転送用絶対アドレス情報が格納されるエントリの状況が
確認され（ステップＳ１１）、該当エントリがフルでな
い場合は、後続ページの絶対アドレスが計算され、計算
された絶対アドレスが記憶部５０のエントリに格納され
る（ステップ１２）。First, it is detected whether or not there is a page jump (step S10).
The status of the entry in which the absolute address information for transfer is stored is checked (step S11). If the entry is not full, the absolute address of the subsequent page is calculated, and the calculated absolute address is stored in the entry of the storage unit 50. (Step 12).
【００３２】また、ページ跨ぎがない場合や、ＤＭＡ転
送用絶対アドレス情報が格納されるエントリがフルの場
合は、後続ページの絶対アドレスの計算は行われない。If there is no page jump or if the entry storing the DMA transfer absolute address information is full, the calculation of the absolute address of the subsequent page is not performed.
【００３３】ＤＭＡ転送起動後からＤＭＡ転送が終了す
る（ステップＳ１３）まで、上述した処理（ステップＳ
４〜Ｓ９、Ｓ１０〜Ｓ１２）が繰り返し行われる。From the start of the DMA transfer to the end of the DMA transfer (step S13), the above-described processing (step S13) is performed.
4 to S9 and S10 to S12) are repeatedly performed.
【００３４】つまり、ＤＭＡ転送中においては、データ
転送制御部４０にてページ越えが検出されず、チャネル
制御部３−１〜３−３のいずれからも処理要求がなかっ
た場合は、ページ越えが検出されるか、あるいは、チャ
ネル制御部３−１〜３−３のいずれから処理要求がある
まで、プロセッサ１０は処理要求待ちの待機状態とな
る。That is, during DMA transfer, the page transfer is not detected by the data transfer control unit 40, and if there is no processing request from any of the channel control units 3-1 to 3-3, the page transfer is performed. Until it is detected, or until a processing request is received from any of the channel controllers 3-1 to 3-3, the processor 10 enters a standby state waiting for a processing request.
【００３５】[0035]
【発明の効果】以上説明したように本発明においては、
ＤＭＡ転送中に、現在ＤＭＡ転送を行っているチャネル
制御部とは異なる他のチャネル制御部から処理要求が送
出された場合、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、他のチャネル制御部からの処理
要求に対するチャネル処理が優先して行われるため、Ｄ
ＭＡ転送中におけるチャネルプログラムの処理効率を向
上させることができる。As described above, in the present invention,
During the DMA transfer, if a processing request is sent from another channel control unit different from the channel control unit that is currently performing the DMA transfer, the calculation of the absolute address of the next page of the page being DMA-transferred is performed, Since channel processing for a processing request from the control unit is performed with priority, D
The processing efficiency of the channel program during MA transfer can be improved.
【図１】本発明のＤＭＡ転送制御方法の実施の一形態を
説明するためのフローチャートである。FIG. 1 is a flowchart illustrating an embodiment of a DMA transfer control method according to the present invention.
【図２】一般的なＤＭＡ転送制御方法が適用される入出
力装置の一構成例を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of an input / output device to which a general DMA transfer control method is applied.
【図３】図２に示した入出力装置における従来のＤＭＡ
転送制御方法を説明するためのフローチャートである。FIG. 3 shows a conventional DMA in the input / output device shown in FIG. 2;
6 is a flowchart illustrating a transfer control method.
１０ プロセッサ １１ ファームウェア ２０ 主記憶装置 ２１ チャネルプログラム ３０−１〜３０−３ チャネル制御部 ４０ データ転送制御部 ５０ 記憶部 DESCRIPTION OF SYMBOLS 10 Processor 11 Firmware 20 Main storage device 21 Channel program 30-1 to 30-3 Channel control unit 40 Data transfer control unit 50 Storage unit
Claims (4)
間のＤＭＡ転送を制御するデータ転送制御部と、前記複
数のチャネル制御部及び前記データ転送制御部を制御す
るプロセッサと、チャネル毎に一定量のエントリ数を持
つＤＭＡ転送用絶対アドレス情報が格納される記憶部と
を有し、前記主記憶装置内のチャネルプログラムの指示
により、前記主記憶装置と前記複数のチャネル制御部と
の間のＤＭＡ転送を行う入出力制御装置において、 前記プロセッサは、ＤＭＡ転送中に、現在ＤＭＡ転送を
行っているチャネル制御部とは異なる他のチャネル制御
部から処理要求が送出された場合、ＤＭＡ転送中のペー
ジの後続ページの絶対アドレス計算よりも、前記他のチ
ャネル制御部からの処理要求に対するチャネル処理を優
先して行うことを特徴とする入出力制御装置。A data transfer control unit for controlling DMA transfer between a plurality of channel control units and a main storage device; a processor for controlling the plurality of channel control units and the data transfer control unit; A storage unit for storing DMA transfer absolute address information having a fixed number of entries, wherein the storage unit stores the DMA transfer absolute address information between the main storage device and the plurality of channel control units according to an instruction of a channel program in the main storage device. In the input / output control device for performing the DMA transfer of the above, when the processor transmits a processing request from another channel control unit different from the channel control unit currently performing the DMA transfer during the DMA transfer, The channel processing for the processing request from the other channel control unit is performed with priority over the calculation of the absolute address of the page following the page. Input and output control device for.
て、 前記プロセッサは、ＤＭＡ転送中であり、かつ他のチャ
ネル制御部からの処理要求がない場合に、ＤＭＡ転送中
のページの後続ページの絶対アドレスを計算し、計算し
た絶対アドレスを前記記憶部に格納し、前記データ転送
制御部におけるページ越え検出に基づいて、前記記憶部
に格納された次ページの絶対アドレスを用いてＤＭＡ転
送を行うことを特徴とする入出力装置。2. The input / output control device according to claim 1, wherein the processor is performing a DMA transfer, and there is no processing request from another channel control unit. The absolute address of the next page is stored in the storage unit, and the DMA transfer is performed using the absolute address of the next page stored in the storage unit based on the detection of the page over in the data transfer control unit. An input / output device characterized by performing.
間のＤＭＡ転送を制御するデータ転送制御部と、前記複
数のチャネル制御部及び前記データ転送制御部を制御す
るプロセッサと、チャネル毎に一定量のエントリ数を持
つＤＭＡ転送用絶対アドレス情報が格納される記憶部と
を有する入出力制御装置にて、前記主記憶装置内のチャ
ネルプログラムの指示により、前記主記憶装置と前記複
数のチャネル制御部との間のＤＭＡ転送を行うＤＭＡ転
送制御方法において、 ＤＭＡ転送中に、現在ＤＭＡ転送を行っているチャネル
制御部とは異なる他のチャネル制御部から処理要求が送
出された場合、ＤＭＡ転送中のページの後続ページの絶
対アドレス計算よりも、前記他のチャネル制御部からの
処理要求に対するチャネル処理を優先して行うことを特
徴とするＤＭＡ転送制御方法。3. A data transfer control unit for controlling DMA transfer between a plurality of channel control units and a main storage device; a processor for controlling the plurality of channel control units and the data transfer control unit; An input / output control device having a storage unit for storing DMA transfer absolute address information having a fixed number of entries, wherein the main storage device and the plurality of channels are designated by a channel program in the main storage device. In the DMA transfer control method for performing a DMA transfer with a control unit, when a processing request is sent from another channel control unit different from the channel control unit currently performing the DMA transfer during the DMA transfer, the DMA transfer is performed. Priority is given to channel processing in response to a processing request from the other channel control unit over calculation of the absolute address of the page following the middle page DMA transfer control method characterized.
おいて、 ＤＭＡ転送中であり、かつ他のチャネル制御部からの処
理要求がない場合に、ＤＭＡ転送中のページの後続ペー
ジの絶対アドレスを計算し、計算した絶対アドレスを前
記記憶部に格納し、前記データ転送制御部におけるペー
ジ越え検出に基づいて、前記記憶部に格納された次ペー
ジの絶対アドレスを用いてＤＭＡ転送を行うことを特徴
とするＤＭＡ転送制御方法。4. The DMA transfer control method according to claim 3, wherein when the DMA transfer is being performed and there is no processing request from another channel control unit, the absolute address of a page following the page being DMA-transferred is changed. Calculating, storing the calculated absolute address in the storage unit, and performing DMA transfer using the absolute address of the next page stored in the storage unit based on the detection of page over in the data transfer control unit. DMA transfer control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26348098A JP3214557B2 (en) | 1998-09-17 | 1998-09-17 | I / O control device and DMA transfer control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26348098A JP3214557B2 (en) | 1998-09-17 | 1998-09-17 | I / O control device and DMA transfer control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099453A true JP2000099453A (en) | 2000-04-07 |
| JP3214557B2 JP3214557B2 (en) | 2001-10-02 |
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ID=17390104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26348098A Expired - Fee Related JP3214557B2 (en) | 1998-09-17 | 1998-09-17 | I / O control device and DMA transfer control method |
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|---|---|
| JP (1) | JP3214557B2 (en) |
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-
1998
- 1998-09-17 JP JP26348098A patent/JP3214557B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213145A (en) * | 2006-02-07 | 2007-08-23 | Yokogawa Electric Corp | Network terminal equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3214557B2 (en) | 2001-10-02 |
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