JPS63842B2 - - Google Patents
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- JPS63842B2 JPS63842B2 JP54088384A JP8838479A JPS63842B2 JP S63842 B2 JPS63842 B2 JP S63842B2 JP 54088384 A JP54088384 A JP 54088384A JP 8838479 A JP8838479 A JP 8838479A JP S63842 B2 JPS63842 B2 JP S63842B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】
本発明は磁気記録／再生装置のデータチヤネル
の性能及びその中の電気的部品をモニタする装置
に関する。
の性能及びその中の電気的部品をモニタする装置
に関する。
本発明の目的は利用可能な読取回路を使用して
書込みチヤネルをテストするためのモニタ機構を
与える事である。
書込みチヤネルをテストするためのモニタ機構を
与える事である。
本発明の他の目的は磁気ヘツド中の電気的短絡
を感知するための回路を与える事である。
を感知するための回路を与える事である。
従来の記憶装置において、磁気ヘツドを含む書
込みチヤネル回路の動作は、書込みチヤネルが満
足に働いているかどうかを決定するためにヘツド
に付加的なテスト回路を設けることによつてモニ
タされていた。その付加的な電子回路はヘツドに
負荷を与え且つ雑音の原因となり、従つてモニタ
リングは誤りがちであつた。
込みチヤネル回路の動作は、書込みチヤネルが満
足に働いているかどうかを決定するためにヘツド
に付加的なテスト回路を設けることによつてモニ
タされていた。その付加的な電子回路はヘツドに
負荷を与え且つ雑音の原因となり、従つてモニタ
リングは誤りがちであつた。
２つ以上の記録チヤネルを１つの記憶装置で用
い、そして各チヤネルが磁気ヘツドにそれ自身の
テスト回路を結合させている時、誤りの確率、価
格及び付加的テスト回路の保守が増大する。薄膜
ヘツドを読取り／書込み素子として使うとさらに
別の問題が生じる。その場合薄膜に取り付けられ
たリード線のインダクタンスが薄膜ヘツド自身の
比較的低いインダクタンスよりも高くなる。従つ
て記憶装置で使うかもしれない多種の薄膜ヘツド
の動作可能性を検査するための誘導性測定は正確
なテスト結果を与えない。従つて、単純で低廉な
方法で薄膜型の磁気ヘツド及び書込みチヤネルの
動作可能性を検査するための正確な手段を与える
事が望ましい。
い、そして各チヤネルが磁気ヘツドにそれ自身の
テスト回路を結合させている時、誤りの確率、価
格及び付加的テスト回路の保守が増大する。薄膜
ヘツドを読取り／書込み素子として使うとさらに
別の問題が生じる。その場合薄膜に取り付けられ
たリード線のインダクタンスが薄膜ヘツド自身の
比較的低いインダクタンスよりも高くなる。従つ
て記憶装置で使うかもしれない多種の薄膜ヘツド
の動作可能性を検査するための誘導性測定は正確
なテスト結果を与えない。従つて、単純で低廉な
方法で薄膜型の磁気ヘツド及び書込みチヤネルの
動作可能性を検査するための正確な手段を与える
事が望ましい。
第１図を参照すると、読取りモード及び書込み
２モードで動作する本発明の２モード前置増幅器
はデータ記録及び読み出し装置の一部をなすデー
タチヤネル１〜Ｎの列及びモニタ・チヤネルＭを
含んでいる。図ではチヤネル１及びＮ並びに書込
みモニタ・チヤネルＭの回路素子だけを図示し、
同様の構成の１とＮとの間のチヤネルは図の簡便
さのため図示していない。
２モードで動作する本発明の２モード前置増幅器
はデータ記録及び読み出し装置の一部をなすデー
タチヤネル１〜Ｎの列及びモニタ・チヤネルＭを
含んでいる。図ではチヤネル１及びＮ並びに書込
みモニタ・チヤネルＭの回路素子だけを図示し、
同様の構成の１とＮとの間のチヤネルは図の簡便
さのため図示していない。
読取りモードの間読取り増幅器は普通にそして
従来技術とほぼ同様に動作する。読取りモードの
動作の時はデータ・チヤネル１〜Ｎの１つが、ゲ
ート・トランジスタ１０Ａ〜１０Ｎのうち１つの
ベースに選択信号SEL１、SELNを印加する事に
よつて選択される。読取りゲート手段用のゲー
ト・トランジスタ１０Ａ〜１０Ｎは読取りモード
の時にのみ選択信号SEL１〜LEFNによつて選択
的にオンにされ、書込みモードの時はすべてオフ
に保される。読取りモードの動作を例示するた
め、いま参照記号の末尾にＡの付いた素子を含む
チヤネル１が選択されたものとし、チヤネル２〜
Ｎの代表例として説明する。選択されたトランジ
スタ１０Ａは付勢されると電流源２２を通る電流
を導き、選択されたチヤネルをオンにバイアスす
る。一方他のチヤネルはオフにバイアスされる。
その結果選択されたチヤネル１に付属する磁気ヘ
ツド１６Ａ（薄膜ヘツド又は中心タツプのないヘ
ツドでもよい）が、周知の方法で磁気デイスク等
の記憶媒体との間で読取り変換動作を行なうよう
に付勢される。ヘツド１６Ａから平衡差動信号が
導かれる。この信号は比較的低レベルの信号で例
えばピーク・ピーク値は約0.5ミリボルトである。
この信号は読取りモードの期間に感知増幅器とし
て働く利得トランジスタ１２Ａ及び１４Ａによつ
て増幅され、利得トランジスタの各コレクタに現
れる差動電流に変換される。
従来技術とほぼ同様に動作する。読取りモードの
動作の時はデータ・チヤネル１〜Ｎの１つが、ゲ
ート・トランジスタ１０Ａ〜１０Ｎのうち１つの
ベースに選択信号SEL１、SELNを印加する事に
よつて選択される。読取りゲート手段用のゲー
ト・トランジスタ１０Ａ〜１０Ｎは読取りモード
の時にのみ選択信号SEL１〜LEFNによつて選択
的にオンにされ、書込みモードの時はすべてオフ
に保される。読取りモードの動作を例示するた
め、いま参照記号の末尾にＡの付いた素子を含む
チヤネル１が選択されたものとし、チヤネル２〜
Ｎの代表例として説明する。選択されたトランジ
スタ１０Ａは付勢されると電流源２２を通る電流
を導き、選択されたチヤネルをオンにバイアスす
る。一方他のチヤネルはオフにバイアスされる。
その結果選択されたチヤネル１に付属する磁気ヘ
ツド１６Ａ（薄膜ヘツド又は中心タツプのないヘ
ツドでもよい）が、周知の方法で磁気デイスク等
の記憶媒体との間で読取り変換動作を行なうよう
に付勢される。ヘツド１６Ａから平衡差動信号が
導かれる。この信号は比較的低レベルの信号で例
えばピーク・ピーク値は約0.5ミリボルトである。
この信号は読取りモードの期間に感知増幅器とし
て働く利得トランジスタ１２Ａ及び１４Ａによつ
て増幅され、利得トランジスタの各コレクタに現
れる差動電流に変換される。
利得トランジスタのベースは比較的高い抵抗１
８Ａ及び２０Ａに接続されている。これらは例え
ば750オーム程度である。抵抗１８Ａ及び２０Ａ
は比較的低い抵抗３０及び３２に結合される。こ
れらは例えば約２オームで、モニタ・チヤネルＭ
の中にある。この抵抗回路網により信号は各チヤ
ネルの入力において375：１の減衰を与えられ、
チヤネルは相互に効果的に分離されるのでチヤネ
ル間での雑音信号の転送は存在しない。
８Ａ及び２０Ａに接続されている。これらは例え
ば750オーム程度である。抵抗１８Ａ及び２０Ａ
は比較的低い抵抗３０及び３２に結合される。こ
れらは例えば約２オームで、モニタ・チヤネルＭ
の中にある。この抵抗回路網により信号は各チヤ
ネルの入力において375：１の減衰を与えられ、
チヤネルは相互に効果的に分離されるのでチヤネ
ル間での雑音信号の転送は存在しない。
本発明に従つて書込みモードの間、書込みモニ
タ・チヤネルＭなゲート・トランジスタ１０Ｍの
ベースに選択信号SELMを加える事によつて作動
される。書込みモードの時記録チヤネルのゲー
ト・トランジスタ１０Ａ〜１０Ｎはオフである。
書込み駆動器及びヘツド選択回路２８は選択され
たデータ・チヤネル及びヘツドに書込み信号を伝
送する。選択された磁気ヘツド例えば１６Ａに加
えられる書込み信号は書込みモニタ・チヤネルの
利得トランジスタ１２Ｍ及び１４Ｍを通じて処理
される。トランジスタ１２Ｍ及び１４Ｍは書込み
モードの期間に書込みモニタ増幅器として働く。
トランジスタ１２Ｍ及び１４Ｍのコレクタにおけ
る増幅された信号は読取りモードの期間に感知出
力増幅器として働く増幅器２４で差動電圧信号
V1及びV2に増幅され、ヘツド短絡検出器２６の
入力に加えられる。従つて、感知出力増幅器２４
は読取り及び書込みモニタの両方の動作で共用さ
れる。読取りモードの際は増幅器２４の出力が読
取り回路の他の部分へ供給される。
タ・チヤネルＭなゲート・トランジスタ１０Ｍの
ベースに選択信号SELMを加える事によつて作動
される。書込みモードの時記録チヤネルのゲー
ト・トランジスタ１０Ａ〜１０Ｎはオフである。
書込み駆動器及びヘツド選択回路２８は選択され
たデータ・チヤネル及びヘツドに書込み信号を伝
送する。選択された磁気ヘツド例えば１６Ａに加
えられる書込み信号は書込みモニタ・チヤネルの
利得トランジスタ１２Ｍ及び１４Ｍを通じて処理
される。トランジスタ１２Ｍ及び１４Ｍは書込み
モードの期間に書込みモニタ増幅器として働く。
トランジスタ１２Ｍ及び１４Ｍのコレクタにおけ
る増幅された信号は読取りモードの期間に感知出
力増幅器として働く増幅器２４で差動電圧信号
V1及びV2に増幅され、ヘツド短絡検出器２６の
入力に加えられる。従つて、感知出力増幅器２４
は読取り及び書込みモニタの両方の動作で共用さ
れる。読取りモードの際は増幅器２４の出力が読
取り回路の他の部分へ供給される。
感知増幅器１２Ａ，１４Ａ〜１２Ｎ，１４Ｎ及
び感知出力増幅器２４を有する読取り前置増幅器
は例えば0.5ミリボルトの比較的低い電圧の読取
り信号を処理するように設計されている。一方、
書込み信号は例えば800〜1000ミリボルトの比較
的高い電圧値を有する。従つて、仮に書込みモニ
タ増幅器１２Ｍ，１４Ｍを除去し、そして書込み
の際に、選択された記録チヤネルのゲート・トラ
ンジスタ（１０Ａ〜１０Ｎの１つ）をオンにして
感知増幅器を書込みモニタのために働かせた場
合、読取り前置増幅器は飽和してしまい、正しく
動作をできなくなる。そのため、ここに開示され
た回路構成では、書込みモニタ増幅器１２Ｍ，１
４Ｍが使用されており、そして比較的高い電圧の
書込み信号は750オームの抵抗１８Ａ，２０Ａ〜
１８Ｎ，２０Ｎと２オームの抵抗３０，３２とよ
り成る抵抗分圧回路によつて減衰されて、書込み
モニタ増幅器１２Ｍ，１４Ｍの入力に供給され
る。このようにして比較的高い電圧レベルの書込
み信号は読取り前置増幅器によつて処理できるレ
ベルまで減衰される。
び感知出力増幅器２４を有する読取り前置増幅器
は例えば0.5ミリボルトの比較的低い電圧の読取
り信号を処理するように設計されている。一方、
書込み信号は例えば800〜1000ミリボルトの比較
的高い電圧値を有する。従つて、仮に書込みモニ
タ増幅器１２Ｍ，１４Ｍを除去し、そして書込み
の際に、選択された記録チヤネルのゲート・トラ
ンジスタ（１０Ａ〜１０Ｎの１つ）をオンにして
感知増幅器を書込みモニタのために働かせた場
合、読取り前置増幅器は飽和してしまい、正しく
動作をできなくなる。そのため、ここに開示され
た回路構成では、書込みモニタ増幅器１２Ｍ，１
４Ｍが使用されており、そして比較的高い電圧の
書込み信号は750オームの抵抗１８Ａ，２０Ａ〜
１８Ｎ，２０Ｎと２オームの抵抗３０，３２とよ
り成る抵抗分圧回路によつて減衰されて、書込み
モニタ増幅器１２Ｍ，１４Ｍの入力に供給され
る。このようにして比較的高い電圧レベルの書込
み信号は読取り前置増幅器によつて処理できるレ
ベルまで減衰される。
このように高電圧の書込み信号を読取り信号の
レベルまで減衰させて書込みモニタを行なう本発
明の回路構成によれば、既存の読取り増幅回路を
モニタに利用でき、また抵抗分圧回路によつて結
合された書込みモニタ・チヤネル回路はヘツドに
対してほとんど負荷を与えないから、書込み動作
に悪影響を与えることなく書込み動作の期間に同
時にモニタすることができる。更に、書込みモニ
タ・チヤネルは読取り期間にオフであり且つ各デ
ータ・チヤネルは抵抗分圧回路の抵抗によつて十
分に分離されるから、書込みモニタ・チヤネル回
路は読取り動作に悪影響を与えることはない。
レベルまで減衰させて書込みモニタを行なう本発
明の回路構成によれば、既存の読取り増幅回路を
モニタに利用でき、また抵抗分圧回路によつて結
合された書込みモニタ・チヤネル回路はヘツドに
対してほとんど負荷を与えないから、書込み動作
に悪影響を与えることなく書込み動作の期間に同
時にモニタすることができる。更に、書込みモニ
タ・チヤネルは読取り期間にオフであり且つ各デ
ータ・チヤネルは抵抗分圧回路の抵抗によつて十
分に分離されるから、書込みモニタ・チヤネル回
路は読取り動作に悪影響を与えることはない。
第１図のヘツド短絡検出器が第２図にブロツク
図の形式で示されている。利得増幅器３４は増幅
器２４から差動電圧入力信号V1及びV2を受け取
る。利得増幅器３４はデータ記録チヤネルからヘ
ツド短絡検出器を分離し、入力信号を例えば２倍
に増幅する。
図の形式で示されている。利得増幅器３４は増幅
器２４から差動電圧入力信号V1及びV2を受け取
る。利得増幅器３４はデータ記録チヤネルからヘ
ツド短絡検出器を分離し、入力信号を例えば２倍
に増幅する。
増幅された差動信号A′及びB′はしきい値検出
器３６に供給される。しきい値検出器３６は第８
図に示されるように差動信号A′B′があるしきい
値電圧VTよりも大きいか否かを判定する。もし
信号A′又はB′がしきい値電圧VTよりも大きいな
らば、各々の電圧出力Ｆ又はＣが上昇する。もし
信号A′及びB′がVTよりも小さければ、出力信号
Ｆ，Ｃは変化しない。もし信号A′又はB′が殆ん
どの時間しきに値電圧VTよりも大きいならば、
装置は正常で動作可能なヘツドに書込みを行なつ
ている。もし大部分の時間信号A′又はB′がVTよ
りも小さいならば、それはヘツドが短絡している
表示である。
器３６に供給される。しきい値検出器３６は第８
図に示されるように差動信号A′B′があるしきい
値電圧VTよりも大きいか否かを判定する。もし
信号A′又はB′がしきい値電圧VTよりも大きいな
らば、各々の電圧出力Ｆ又はＣが上昇する。もし
信号A′及びB′がVTよりも小さければ、出力信号
Ｆ，Ｃは変化しない。もし信号A′又はB′が殆ん
どの時間しきに値電圧VTよりも大きいならば、
装置は正常で動作可能なヘツドに書込みを行なつ
ている。もし大部分の時間信号A′又はB′がVTよ
りも小さいならば、それはヘツドが短絡している
表示である。
整流器３８は信号Ｆ及びＣを整流する。Ｆ又は
Ｃのどちらかが高い時に整流器からの出力信号Ｄ
が高くなる。正常なヘツドに書込みを行なつてい
る時信号Ｄは大部分の時間高レベルにある。
Ｃのどちらかが高い時に整流器からの出力信号Ｄ
が高くなる。正常なヘツドに書込みを行なつてい
る時信号Ｄは大部分の時間高レベルにある。
レベル検出器４０は信号Ｄが検出基準電圧VDET
に関して高いか低いかを感知し、出力信号Ｅのレ
ベルを制御する。積分器４２はレベル検出器４０
によつて供給される電流を積分し、飽和を防ぐた
めにクランプ機能を与える。積分された信号EIは
選択されたヘツドが正常に機能しているか否か又
はヘツドが短絡しているか否かの表示を与える。
に関して高いか低いかを感知し、出力信号Ｅのレ
ベルを制御する。積分器４２はレベル検出器４０
によつて供給される電流を積分し、飽和を防ぐた
めにクランプ機能を与える。積分された信号EIは
選択されたヘツドが正常に機能しているか否か又
はヘツドが短絡しているか否かの表示を与える。
第３図〜第７図に上記回路の特定の具体的な回
路が示されている。第３図の利得増幅器３４は、
NPNトランジスタ４４及び４６を含む対称な電
圧利得段を含む。それらのエミツタは等しい抵抗
値の抵抗４８及び５０を経て結合されている。又
コレクタは等しい値の負荷抵抗５４及び５６を経
て結合されている。差動信号V1及びV2はトラン
ジスタ４４及び４６のベースに加えられ、増幅さ
れた差動出力信号A′，B′が作られる。利得は抵
抗５４の抵抗４８に対する比又は同様に抵抗５６
の抵抗５０に対する比によつて決定される。抵抗
４８及び５０の間に接続されたキヤパシタ５２が
直流のオフセツトをなくすのに役立つので、出力
信号A′及びB′の直流電圧レベルは同じである。
負電圧の供給源に結合された電流源５８及び６０
は利得段にバイアスを加えるように働く。
路が示されている。第３図の利得増幅器３４は、
NPNトランジスタ４４及び４６を含む対称な電
圧利得段を含む。それらのエミツタは等しい抵抗
値の抵抗４８及び５０を経て結合されている。又
コレクタは等しい値の負荷抵抗５４及び５６を経
て結合されている。差動信号V1及びV2はトラン
ジスタ４４及び４６のベースに加えられ、増幅さ
れた差動出力信号A′，B′が作られる。利得は抵
抗５４の抵抗４８に対する比又は同様に抵抗５６
の抵抗５０に対する比によつて決定される。抵抗
４８及び５０の間に接続されたキヤパシタ５２が
直流のオフセツトをなくすのに役立つので、出力
信号A′及びB′の直流電圧レベルは同じである。
負電圧の供給源に結合された電流源５８及び６０
は利得段にバイアスを加えるように働く。
第４図の差動しきい値検出器３６はエミツタが
結合されたNPNトランジスタ６２，６４，６６
及び６８を用いる。電流源７４は結合されたトラ
ンジスタのエミツタ回路に結合され、抵抗７０は
トランジスタ６２及び６４のコレクタに、抵抗７
２はトランジスタ６６及び６８のコレクタに接続
されている。抵抗７０及び７２はコレクタ出力の
電流信号を電圧信号に変換する。
結合されたNPNトランジスタ６２，６４，６６
及び６８を用いる。電流源７４は結合されたトラ
ンジスタのエミツタ回路に結合され、抵抗７０は
トランジスタ６２及び６４のコレクタに、抵抗７
２はトランジスタ６６及び６８のコレクタに接続
されている。抵抗７０及び７２はコレクタ出力の
電流信号を電圧信号に変換する。
電源７６はトランジスタ６４及び６６のベース
に所定のしきい値電圧VTを供給する。電圧VTは
到来する差動信号A′及びB′と比較される。もし
A′及びB′がしきい値電圧よりも低ければ出力端
子７８及び８０に何の信号も生じない。しかしも
しA′又はB′がしきい値電圧よりも高ければ、出
力端子に差動信号Ｆ又はＣが現われる。
に所定のしきい値電圧VTを供給する。電圧VTは
到来する差動信号A′及びB′と比較される。もし
A′及びB′がしきい値電圧よりも低ければ出力端
子７８及び８０に何の信号も生じない。しかしも
しA′又はB′がしきい値電圧よりも高ければ、出
力端子に差動信号Ｆ又はＣが現われる。
しきい値検出器３６からの差動信号Ｆ及びＣは
第５図の整流器のトランジスタ８２及び８４のベ
ースに加えられる。エミツタ及びコレクタが接続
されたトランジスタ８２及び８４は整流接合を形
成する。トランジスタ８２及び８４の共通エミツ
タ回路はトランジスタ８６の入力に接続され、ト
ランジスタ８６は入力Ｆ及びＣのうち最高の振幅
の信号の複製信号である被整流信号Ｄを供給す
る。電流源８８及び９０は必要な電流バイアスを
与える。
第５図の整流器のトランジスタ８２及び８４のベ
ースに加えられる。エミツタ及びコレクタが接続
されたトランジスタ８２及び８４は整流接合を形
成する。トランジスタ８２及び８４の共通エミツ
タ回路はトランジスタ８６の入力に接続され、ト
ランジスタ８６は入力Ｆ及びＣのうち最高の振幅
の信号の複製信号である被整流信号Ｄを供給す
る。電流源８８及び９０は必要な電流バイアスを
与える。
第６図のレベル検出器は１対のエミツタ結合さ
れたトランジスタ９２及び９４並びに電流源９６
及び１００を含んでいる。整流された信号Ｄは整
流器３８からトランジスタ９２に供給され、レベ
ル検出器は信号Ｄが所定の検出レベル電圧VDETよ
りも高いか低いかを感知する。
れたトランジスタ９２及び９４並びに電流源９６
及び１００を含んでいる。整流された信号Ｄは整
流器３８からトランジスタ９２に供給され、レベ
ル検出器は信号Ｄが所定の検出レベル電圧VDETよ
りも高いか低いかを感知する。
もし信号ＤがVDETよりも高いならば、トランジ
スタ９２が導通し、電流源９６を流れる電流Ｉの
２倍に等しい大きさ２Ｉのコレレクタ電流が流
れ、その結果大きさＩの電流信号Ｅが電流源９６
の方に端子９８から引き出される。しかしもしＤ
がVDETより低ければ、トランジスタ９２はカツト
オフしたトランジスタ９４が導通し、従つ〃大き
さＩの電流が電流源９６から端子９８に流れ込
む。
スタ９２が導通し、電流源９６を流れる電流Ｉの
２倍に等しい大きさ２Ｉのコレレクタ電流が流
れ、その結果大きさＩの電流信号Ｅが電流源９６
の方に端子９８から引き出される。しかしもしＤ
がVDETより低ければ、トランジスタ９２はカツト
オフしたトランジスタ９４が導通し、従つ〃大き
さＩの電流が電流源９６から端子９８に流れ込
む。
端子９８の信号Ｅは第７図に描かれた積分器の
入力に現れる。積分回路はエミツタの結合された
トランジスタ１０２及び１０４から成り、エミツ
タ回路と大地電位との間に抵抗１０６が接続され
ている。クランプ・トランジスタ１０８はそのエ
ミツタがトランジスタ１０２のベース―コレクタ
回路、入力端子９８及び入力電流を積分するキヤ
パシタ１１０に接続される。
入力に現れる。積分回路はエミツタの結合された
トランジスタ１０２及び１０４から成り、エミツ
タ回路と大地電位との間に抵抗１０６が接続され
ている。クランプ・トランジスタ１０８はそのエ
ミツタがトランジスタ１０２のベース―コレクタ
回路、入力端子９８及び入力電流を積分するキヤ
パシタ１１０に接続される。
第６図の信号ＤがVDETよりも高い時端子９８の
電圧はトランジスタ１０８によつて制限されるま
で下降する。もし信号ＤがVDETよりも低いならば
端子９８の電圧はトランジスタ１０４によつて制
限されるまで上昇する。ダウン・レベル・クラン
プとして働くトランジスタ１０８は負方向の飽和
を防ぎ、一方アツプ・レベル・クランプとして働
くトランジスタ１０４は正方向の飽和を防ぐ。ト
ランジスタ１０２はアツプ・レベル・クランプ・
トランジスタ１０４がオンで動作している時信号
のレベルを調整する。この回路によつて接合点１
１２の電圧はクランプ電圧の上限VULL及び下限
VDLLの間のレベルに留まる。
電圧はトランジスタ１０８によつて制限されるま
で下降する。もし信号ＤがVDETよりも低いならば
端子９８の電圧はトランジスタ１０４によつて制
限されるまで上昇する。ダウン・レベル・クラン
プとして働くトランジスタ１０８は負方向の飽和
を防ぎ、一方アツプ・レベル・クランプとして働
くトランジスタ１０４は正方向の飽和を防ぐ。ト
ランジスタ１０２はアツプ・レベル・クランプ・
トランジスタ１０４がオンで動作している時信号
のレベルを調整する。この回路によつて接合点１
１２の電圧はクランプ電圧の上限VULL及び下限
VDLLの間のレベルに留まる。
積分された出力信号EIのレベルは書込みモード
中に動作する選択された磁気ヘツドが正常に機能
しているかあるいは短絡しているかの表示を与え
る。
中に動作する選択された磁気ヘツドが正常に機能
しているかあるいは短絡しているかの表示を与え
る。
もし記録チヤネルに短絡又は故障が存在する
と、信号（第８図）の直流レベルが消失するがス
パイクは残る。そのような場合電圧A′，B′は大
部分の時間しきい値よりも低く、差動信号Ｆ及び
Ｃ、並びに信号Ｄは低レベルに留まる。そのよう
な場合電流が端子９８に強制的に流入され、積分
キヤパシタ１１０の電圧は上限クランプ電圧によ
つて制限されるまで正方向に上昇する。この条件
においてエラーの存在が示される。
と、信号（第８図）の直流レベルが消失するがス
パイクは残る。そのような場合電圧A′，B′は大
部分の時間しきい値よりも低く、差動信号Ｆ及び
Ｃ、並びに信号Ｄは低レベルに留まる。そのよう
な場合電流が端子９８に強制的に流入され、積分
キヤパシタ１１０の電圧は上限クランプ電圧によ
つて制限されるまで正方向に上昇する。この条件
においてエラーの存在が示される。
以上、付加的な複雑な回路を必要とせず単純且
つ低廉な方法で、通常の読取前置増幅器の機能並
びに書込みモード中書込みチヤネル及び書込みヘ
ツドをモニタする機能のために使われる２モード
前置増幅器を開示して来た。ヘツド短絡検出器は
書込み電流遷移の欠除を検出するために使つても
よい。電流遷移が存在しない事はヘツド短絡検出
回路のしきい値検出部分によつてヘツド短絡と解
釈されるであろう。
つ低廉な方法で、通常の読取前置増幅器の機能並
びに書込みモード中書込みチヤネル及び書込みヘ
ツドをモニタする機能のために使われる２モード
前置増幅器を開示して来た。ヘツド短絡検出器は
書込み電流遷移の欠除を検出するために使つても
よい。電流遷移が存在しない事はヘツド短絡検出
回路のしきい値検出部分によつてヘツド短絡と解
釈されるであろう。
第１図は本発明による書込みチヤネル及び磁気
ヘツドをテストするために使われるテスト回路を
説明するブロツク図、第２図は第１図の回路で用
いられるヘツド短絡検出器のブロツク図、第３図
乃至第７図は第２図の各ブロツクの具体的な回路
図、第８図は本発明の説明に役立つ２つの波形を
示す図である。 １……チヤネル、Ｎ……チヤネルＮ、Ｍ……書
込みモニタ・チヤネル、１０Ａ，１０Ｎ……ゲー
ト・トランジスタ、１２Ａ，１２Ｎ，１４Ａ，１
４Ｎ……利得トランジスタ、１６Ａ，１６Ｎ……
磁気ヘツド、２４……増幅器、２６……ヘツド短
絡検出器、２８……書込み駆動器及びヘツド選択
回路。
ヘツドをテストするために使われるテスト回路を
説明するブロツク図、第２図は第１図の回路で用
いられるヘツド短絡検出器のブロツク図、第３図
乃至第７図は第２図の各ブロツクの具体的な回路
図、第８図は本発明の説明に役立つ２つの波形を
示す図である。 １……チヤネル、Ｎ……チヤネルＮ、Ｍ……書
込みモニタ・チヤネル、１０Ａ，１０Ｎ……ゲー
ト・トランジスタ、１２Ａ，１２Ｎ，１４Ａ，１
４Ｎ……利得トランジスタ、１６Ａ，１６Ｎ……
磁気ヘツド、２４……増幅器、２６……ヘツド短
絡検出器、２８……書込み駆動器及びヘツド選択
回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ・チヤネル１〜Ｎであつて、そ
の各々が、読取り／書込み兼用の磁気ヘツド１６
Ａ〜１６Ｎと、該磁気ヘツドに接続された入力を
有する感知増幅器１２Ａ，１４Ａ〜１２Ｎ，１４
Ｎと、読取りモードの際に選択信号に応答して該
感知増幅器を付勢する読取りゲート手段１０Ａ〜
１０Ｎとを有するものと、書込みモードの際に選
択されたデータ・チヤネルの磁気ヘツドに書込み
信号を供給するための書込み駆動器及びヘツド選
択手段２８と、各上記感知増幅器の出力に共通に
接続された感知出力増幅器２４とを有する磁気記
録／再生装置において、 入力及び上記感知出力増幅器の入力に接続され
た出力を有する書込みモニタ増幅器１２Ｍ，１４
Ｍと、書込みモードの際に選択信号に応答して該
書込みモニタ増幅器を付勢する書込みモニタ・ゲ
ート手段１０Ｍとを有する書込みモニタ・チヤネ
ルＭと、 上記書込みモニタ増幅器の入力と各上記感知増
幅器の入力との間に別々に接続された第１の抵抗
１８Ａ，２０Ａ〜１８Ｎ，２０Ｎと、上記書込み
モニタ増幅器の入力と基準電位との間に接続され
上記第１の抵抗よりも小さな抵抗値を有する第２
の抵抗３０，３２とよりなる抵抗分圧回路とを備
え、 上記抵抗分圧回路は上記書込み信号を読取り信
号の電圧レベルに減衰させて上記書込みモニタ・
チヤネルに与えると共に上記データ・チヤネル間
を分離し、書込みモードの期間に上記感知出力増
幅器の出力がモニタされることを特徴とする、書
込みモニタ機能を有する磁気記録／再生装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/934,443 US4203137A (en) | 1978-08-17 | 1978-08-17 | Dual mode read preamplifier with electrical short detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5528596A JPS5528596A (en) | 1980-02-29 |
| JPS63842B2 true JPS63842B2 (ja) | 1988-01-08 |
Family
ID=25465583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8838479A Granted JPS5528596A (en) | 1978-08-17 | 1979-07-13 | Preset amplifier for data record*regeneration device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4203137A (ja) |
| EP (1) | EP0008617B1 (ja) |
| JP (1) | JPS5528596A (ja) |
| DE (1) | DE2964260D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3400843A1 (de) * | 1983-10-29 | 1985-07-18 | VEGLA Vereinigte Glaswerke GmbH, 5100 Aachen | Verfahren zum herstellen von autoglasscheiben mit streifenfoermigen blendschutzfiltern durch bedampfen oder sputtern, und vorrichtung zur durchfuehrung des verfahrens |
| US4622599A (en) * | 1984-11-19 | 1986-11-11 | Storage Technology Corporation | Write data transition detector |
| US4864432A (en) * | 1987-09-17 | 1989-09-05 | Dictaphone Corporation | Signal monitoring system with failsafe back-up capability |
| US5087884A (en) * | 1990-06-28 | 1992-02-11 | Vtc Bipolar Corporation | Open head detection circuit and method |
| US5457391A (en) * | 1992-09-03 | 1995-10-10 | Nec Corporation | Load short-circuit detection using AWH-bridge driving circuit and an exclusive-OR gate |
| US5780408A (en) * | 1993-06-30 | 1998-07-14 | Mmz Solutions Pty. Ltd. | Body moulding solution |
| FR2755787B1 (fr) * | 1996-11-08 | 1999-01-22 | Sgs Thomson Microelectronics | Tete de lecture et d'ecriture magnetique |
| US6130795A (en) * | 1998-05-05 | 2000-10-10 | International Business Machines Corporation | Method and apparatus to sense and report connection integrity of a differential ECL transmission line having proper parallel termination |
| US6330122B1 (en) | 1999-05-24 | 2001-12-11 | International Business Machines Corporation | Magnetic tester for disk surface scan |
| US6687064B1 (en) * | 2000-07-21 | 2004-02-03 | Texas Instruments Incorporated | Write head fault detection circuit and method |
| US6628465B2 (en) * | 2001-02-27 | 2003-09-30 | Trace Storage Technologies Corporation | Magnetic media defect detection apparatus and method |
| US6487034B1 (en) * | 2001-06-08 | 2002-11-26 | Texas Instruments Incorporated | Write head fault detection with small threshold |
| US6349007B1 (en) * | 2001-07-25 | 2002-02-19 | Texas Instruments Incorporated | Magneto-resistive head open and short fault detection independent of head bias for voltage bias preamplifier |
| US6794880B2 (en) | 2002-02-14 | 2004-09-21 | Renesas Technology America, Inc. | Methods and apparatus for detecting terminal open circuits and short circuits to ground in inductive head write driver circuits |
| JP4249149B2 (ja) * | 2005-03-25 | 2009-04-02 | 富士通株式会社 | プリアンプ回路の機能検証方法および，これを用いる磁気記録再生装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3479650A (en) * | 1966-06-30 | 1969-11-18 | Rca Corp | Memory driver monitoring circuit |
| US3707707A (en) * | 1970-11-12 | 1972-12-26 | Cipher Data Prod | Digital cassette magnetic tape recorder and reproducer |
| US3810236A (en) * | 1972-04-12 | 1974-05-07 | Sperry Rand Corp | Data recording and verification system |
| US3940790A (en) * | 1973-02-13 | 1976-02-24 | Honeywell Information Systems, Inc. | System for control of read/write on magnetic tape |
| US4085383A (en) * | 1976-10-07 | 1978-04-18 | Control Data Corporation | Matrix selection amplifier circuit for low impedance heads in a magnetic disc memory device |
-
1978
- 1978-08-17 US US05/934,443 patent/US4203137A/en not_active Expired - Lifetime
-
1979
- 1979-06-18 DE DE7979102009T patent/DE2964260D1/de not_active Expired
- 1979-06-18 EP EP79102009A patent/EP0008617B1/en not_active Expired
- 1979-07-13 JP JP8838479A patent/JPS5528596A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0008617B1 (en) | 1982-12-15 |
| JPS5528596A (en) | 1980-02-29 |
| US4203137A (en) | 1980-05-13 |
| DE2964260D1 (en) | 1983-01-20 |
| EP0008617A1 (en) | 1980-03-19 |
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