JPS6383997A - 遅延用半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ファクシミリ装置あるいはビデオテープレコ
ーダ等に設けられる１ライン分の画像データを遅延させ
る回路などに使用される遅延用メモリに係シ、特にダイ
ナミック方式の半導体メモリセルを用いた遅延用半導体
メモリに関する。

（従来の技術） 従来の遅延用半導体メモリは、第２図に示すようにシリ
アルデータ入力をクロックφに同期してシリアル・／や
ラレル変換回路２１に取り込んで、たとえば８ピツトの
パラレルデータに順次変換し、これをたとえば９１０Ｘ
８ピツト構成のメモリ部２２の各アドレスに８個のクロ
ック毎に順次書き込み、所定の遅延時間を経たタイミン
グで上記各アドレスのデータを順次読み出してパラレル
・シリアル変換回路２３に格納し、このデータをクロッ
クφに同期してシリアルデータに変換して出力するよう
に構成されている。

上記メモリ部２２としてスタティック型メモリセルのプ
レイを用いる場合とダイナミック型メモリセルのプレイ
を用いる場合とがあるが、ダイナミック型メモリセルの
プレイを用いる場合には、次に述べるような問題点があ
る。即ち、遅延用メモリの遅延時間をダイナミック型メ
モリセルのリフレッシュを行なわなくても支障がない時
間内に設定するものとすれば、メモリセルに書き込まれ
九データは次に読み出されるまでデータを保持すること
になる。このようなメモリセルを第３図に示すように１
トランジスタ・１キャパシタ方式あるいは第４図に示す
ように３トランジスタ・１キャパシタ方式で構成するよ
うに設計するものとすれば、３トランジスタ式ではキャ
ノｆシタＣの容量Ｘｔ 値は一７ｖ−（工；キャパシタＣのリーク電流、ｔ；ホ
ールド時間、ΔＶ；書き込み時の電位と読み出し時にセ
ンス動作を誤まらない最小電位との差）によシ求める。

この場合、上記リーク電流工はメモリチップを製造する
ときのプロセス条件で決まυ、ホールドタイムは遅延用
メモリの遅延時間から決まるので、キャパシタＣの容量
値は上記遅延時間に比例して大きくなカ、セル面積が大
きくなる。また、１トランジスタ式では、ビット線容量
Ｃ藤とメモリセルのキャパシタＣ８との比ＣＢ／ＣＢを
プロセスから決まるある値以下に保たなければならず、
遅延時間を長くすればセル数が増え、ビット線容量ＣＩ
も大きくなるため、それに伴ないメモリセルのキャパシ
タＣＢも大きくなシ、セル面積もかなり大きくなる。し
かも、ダイナミック型メモリセルアレイは、チップ面積
上で占める比重が犬きく、前記したようにメモリセルの
キャパシタＣｔＤ容ｉ値が大きくなると、メモリセル面
積ひいてはメモリチップサイズが太きくなシ、メモリチ
ップ回路の高集積化を図ることが困難になる。なお、前
記第３図において、Ｔは伝送ダート用トランジスタ、Ｂ
Ｌは読み出し・誓き込み用のビット線、ＷＬはメモリセ
ル選択用のワード線である。また、第４図において、Ｔ
ｌは書き込み用トランジスタ、ＷＬＩは書き込み用ワー
ド線、Ｔ２およびＴ３は読み出し用トランジスタ、ＷＬ
、は読み出し用ワード線、ＢＬは読み出し・書き込み用
のビット線である。

（発明が解決しようとする問題点） 本発明は、上記したようにダイナミック型メモリセルア
レイを用いた場合に遅延時間を大きくしようとするとメ
モリセル面積が大きくなってチップサイズが大きくなる
という問題点を解決すべくなされたもので、遅延時間を
大きくとる場合でもダイナミック型メモリセルの面積が
小さくて済み、チップサイズの減少あるいはチップ回路
の高集積化を図シ得る遅延用半導体メモリを提供するこ
とを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の遅延用半導体メモリは、それぞれダイナミック
方式メモリセルのアレイを有する複数シ、上記各メモリ
ブロックはデータ読み出し終了後、また新たなデータの
書き込みを行なう動作を繰り返し、且つ隣シ合うメモリ
ブロックは一方が読み出し動作（または書き込み動作）
のときに他方が書き込み動作（！たは読み出し動作）を
行なうように制御されることを特徴とする。

（作用） 遅延用半導体メモリとして所要の遅延量を、複数のメモ
リブロックに分割して持たせることが可能になるので、
各メモリブロックのダイナミック凰メモリセルのキャパ
シタ容量を小さくすることが可能になり、チップサイズ
の減少あるいはチップ回路の高集積化が可能になシ、大
きな遅延時間を有する遅延用半導体メモリを実現するこ
とが容易になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示す遅延用メモリ集積回路において、１１はシ
リアルデータ入力をクロックφに同期して取シ込んで、
たとえば８ビツトのパラレルデータに変換し、前記クロ
ックφの８個（８クロツク）毎にデータが取シ出される
シリアル・７４ラレル変換回路、１２はたとえば９１０
Ｘ８ビツトのダイナミック型メモリセルを有するメモリ
部であり、複数（、）ブロックに分割されたメモリブロ
ック１３１〜１３ｎおよび、このメモリブロック１３１
〜１３ｎをデータが順に経由するようにデータ転送を行
なうために各ブロック出力側に設けられたｎ個のデータ
転送回路１４１〜１４ｎからなシ、１５は上記メモリ部
１２から順次出力するデータを取り込んでブロックφに
同期してシリアルデータに変換して出力するｌ？ラレル
・シリアル変換回路である。

上記各メモリブロック１３１〜１３ｎでは、所定アドレ
スに誉き込まれたデータは所定時間後に読み出されると
共に同一アドレスに再び新たなデータを書き込むといり
た一連の動作を８クロツクのサイクルで切れ目なしに行
なう。前記データ転送回路１４１〜１４ｎのデータ転送
ラインにラッチ回路とクロックドインバータとの直列回
路を挿入した場合には、前記各メモリブロック１３１〜
１３ｎに対してそれぞれ同一タイミングで同一アドレス
の指定を行ない、前段のメモリブロックから読み出した
データを次段のメモリブロックでの誓き込みタイミング
までラッチし、この書き込みタイミングで上記クロック
ドインバータが出力するように制御すればよい。これに
対して、前記データ転送回路１４１〜１４ｎのデータ転
送ラインにクロックドインバータのみを挿入した場合に
は、前段のメモリブロックの読み出しと次段のメモリブ
ロックの書き込みのタイミングとを合わせなければなら
ないため、奇数番段のメモリブロックと偶数番段のブロ
ックとの動作タイミングを半サイクルずらし、読み出し
、書き込みが同時に行なわれる間に上記クロックドイン
バータが出力するように制御すればよい。

そして、上記メモリ部１２の全体で遅延量ｔｄを持たせ
る場合、ｎ個のメモリブロック１３１〜１３ｎにはそれ
ぞれ１ｔｄの遅延量を持たせるように構成されており、
データは各メモリブロックでそれぞれ１ｔｄ遅延した後
に次段のメモリブロックへと次々に転送゛され、前記遅
延時間ｔｄ後に最終段のデータ転送回路１４ｎから順に
出力されることになり、この一連のデータ出力はノぐラ
レル・シリアル変換回路１５にようシリアルデータに変
換されて出力される。

上記メモリ部１２によれば、複数のメモリブロック１３
１〜１３□それぞれは、遅延用メモリの遅延時間ｔｄを
ブロック数ｎで分割した遅延時間だけ記憶データを保持
すればよいので、ダイナミック型メモリセルのキャノ母
シタＣの容量値を従来例に比べて１程度に小さくするこ
とが可能になシ、メモリセルの面積を小さくすることが
可能になるので、チップ上の各ブロックの占有面積が小
さくて済む。したかりて、ブロック分割によるメモリセ
ルアレイ面積の減少分が、ブロック分割に伴って必要と
なった各ブロック毎のセンスアンプ、書き込み回路、デ
ータ転送回路による面積増加分を十分に上回るようにブ
ロック分割数を適正に決定することによって、上記実施
例のメモリ部１２は従来例のメモリ部（第２図２２）よ
）も小さ危面積で形成することができ、チップサイズの
減少あるいはチップ回路の高集積化を図ることができる
。

また、上記のようなブロック分割によシ、各メモリブロ
ックにおいて各ビット線に接続されるメモリセル数が少
なくなシ、上記ピット線の容量ＣＢが減少するため、書
き込み、読み出し動作を高速で行なうことができる。ま
た、１トランジスタ式ではＣｙ’Ｃｇ　（Ｃ８はメモリ
セル容量）を低く設定することが容易になるため、雑音
にも強く、誤動作し難いメモリを設計することができる
。

さらに、各メモリブロックにおけるデータの保持時間が
短くなったことでメモリセル容ｆｔｃｇヲ小さくし得る
ということは、このメモリセル容量ＣＩ＋を従来と同じ
ままとすればメモリセルトランジスタのリーク電流が従
来より大きい値まで許容し得ることになシ、メモリ製造
プロセス上のばらつきの許容値が大きくなり、製造コス
トの低減が可能になる。

なお、上記各メモリブロック１３１〜１３ｎにおけるダ
イナミック型メモリセルは、第３図に示したよりな１ト
ランジスタ式とか第４図に示したよりな３トランジスタ
式などの任意の方式のものを使用することができる。

また、上記実施例は、各メモリブロック１３１ｔｄ 〜１３ｎが同じ遅延量　−を有するように、換言すれば
各ブロックが同じメモリ領域を有するようにブロック分
割を行なったが、これに限らず、各ブロックの一部が残
シの部分と異なるように、あるいは各ブロックが相異な
るように遅延量（メそり領域）を設定するようにしても
よい。

また、上記実施例は、各メモリブロック１３１〜１３ｔ
Ｌにおける全アドレス範囲の走査を繰り返すことによっ
て、各ブロック毎に所要の遅延量ｄ −を設定したが、この遅延量より小さい遅延量を設定す
るには、上記全アドレス範囲の一部分のみに対して走査
を繰シ返すようにすれば、メモリ全体の遅延時間を可変
でき、任意の遅延時間を有する遅延用メモリを実現でき
る。

［発明の効果］ 上述したように本発明の遅延用半導体メモリによれば、
所要の遅延量を複数のメモリブロックに分割して持たせ
るので、各メモリブロックのダイナミック型メモリセル
のキャパシタ容量を少さくすることによりて、チップサ
イズの減少あるいはチップ回路の高集積化を図ることが
できる。換言すれば、各メモリブロックのメモリセルキ
ャパシタ容量を大きいままにしておけば、各メモリブロ
ックの遅延量を大きくして全体の遅延量を大きくするこ
とができ、あるいはメモリセルトランジスタのリーク許
容量が高くなるのでプロセス条件が緩やかになり、コス
ト低減が可能になる。

【図面の簡単な説明】

第１図は本発明の遅延用半導体メモリの一実施例を示す
構成説明図、第２図は従来のラインメモリを示す構成説
明図、第３図および第４図はそれぞれダイナミック型メ
モリセルの相異なる回路例を示す回路図である。 １１・・・シリアル・ノ臂うレル変換回路、１２・・・
メモリ部、１３１〜１３ｎ・・・データ転送回路、１５
・・・パラレル・シリアル変換回路。 出願人代理人　　弁理士　鈴　江　武　彦］ｂ 第１図 第２Ｍ ＷＬ＋

Claims (2)

【特許請求の範囲】
1. （１）ダイナミック方式メモリセルのアレイを有するメ
   モリブロックの複数個が、ブロック間のデータ転送を行
   なうデータ転送回路を介して縦続接続されてなり、上記
   メモリブロックはデータ書き込みが行なわれてから所定
   時間後にデータ読み出しが行なわれることを特徴とする
   遅延用半導体メモリ。
2. （２）前記複数個のメモリブロックは、データ書き込み
   からデータ読み出しまでの遅延時間がそれぞれ同じとな
   るように同じ大きさのメモリ領域を有することを特徴と
   する前記特許請求の範囲第１項記載の遅延用半導体メモ
   リ。