JPS6381697A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6381697A JPS6381697A JP22597886A JP22597886A JPS6381697A JP S6381697 A JPS6381697 A JP S6381697A JP 22597886 A JP22597886 A JP 22597886A JP 22597886 A JP22597886 A JP 22597886A JP S6381697 A JPS6381697 A JP S6381697A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000005669 field effect Effects 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 4
- 230000006386 memory function Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 12
- 239000010408 film Substances 0.000 description 18
- 230000005684 electric field Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 206010000060 Abdominal distension Diseases 0.000 description 3
- 208000024330 bloating Diseases 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、電気的消去が可
能な不揮発性記憶機能を備えた半導体集積回路装置ｉ！
！（以下、ＥＥＰＲＯＭという）に適用して有効な技術
に関するものである。
能な不揮発性記憶機能を備えた半導体集積回路装置ｉ！
！（以下、ＥＥＰＲＯＭという）に適用して有効な技術
に関するものである。
ＥＥＰＲＯＭのメモリセルとして、ＦＬＯＴＯＸ （Ｆ
ｌｏａｔｉｎｇ Ｇ ａｔｅ工ｕｎｎａｌ Ｏｘｉｄ
ｅ）型電界効果トランジスタで構成されたものが知られ
ている。
ｌｏａｔｉｎｇ Ｇ ａｔｅ工ｕｎｎａｌ Ｏｘｉｄ
ｅ）型電界効果トランジスタで構成されたものが知られ
ている。
この電界効果トランジスタは、順次積層されたトンネル
ゲート酸化膜、フローティングゲート電極及びコントロ
ールゲート電極と、ソース領域及びドレイン領域とで構
成されている。
ゲート酸化膜、フローティングゲート電極及びコントロ
ールゲート電極と、ソース領域及びドレイン領域とで構
成されている。
メモリセルの情報読出動作は、コントロールゲート、ソ
ース電極を夫々接地電位とし、ドレイン電極にドレイン
電圧（〜２［Ｖ］）を印加することにより行われる。フ
ローティングゲート電極に電荷（電子）が蓄積されてい
る状態（消去状態）では。
ース電極を夫々接地電位とし、ドレイン電極にドレイン
電圧（〜２［Ｖ］）を印加することにより行われる。フ
ローティングゲート電極に電荷（電子）が蓄積されてい
る状態（消去状態）では。
しきい値電圧ｖｔｈが正（〜２［Ｖ］）となるため電流
が流れないが、電子が放出されている状態（書込状態）
では、しきい値電圧ｖｔｈが負（〜３［Ｖ］）となるた
め電流が流れ、情報の判定続出ができる。
が流れないが、電子が放出されている状態（書込状態）
では、しきい値電圧ｖｔｈが負（〜３［Ｖ］）となるた
め電流が流れ、情報の判定続出ができる。
メモリセルの情報消去動作は、コントロールゲート電極
に高電圧、半導体基板に接地電圧を夫々印加し、チャネ
ル全面からフローティングゲート電極に電荷（電子）を
注入することで行われる。電荷は、半導体基板とフロー
ティングゲート電極との間のトンネルゲート酸化膜を通
して注入される。
に高電圧、半導体基板に接地電圧を夫々印加し、チャネ
ル全面からフローティングゲート電極に電荷（電子）を
注入することで行われる。電荷は、半導体基板とフロー
ティングゲート電極との間のトンネルゲート酸化膜を通
して注入される。
メモリセルの情報書込動作は、コントロールゲート電極
に接地電圧、ドレイン領域に高電圧を印加し、フローテ
ィングゲート電極の端部からドレイン領域に電荷（電子
）を放出することで行われる。
に接地電圧、ドレイン領域に高電圧を印加し、フローテ
ィングゲート電極の端部からドレイン領域に電荷（電子
）を放出することで行われる。
電荷は、フローティングゲート電極とトレイン領域との
間のトンネルゲート酸化膜を通して放出される。
間のトンネルゲート酸化膜を通して放出される。
なお、ＥＥＦＲＯＭについては１例えば、日経マグロウ
ヒル社、「日経エレクトロニクスＪ、 １９８５年７月
２９日号、 ｐｐ１９５〜２０９に記載されている。
ヒル社、「日経エレクトロニクスＪ、 １９８５年７月
２９日号、 ｐｐ１９５〜２０９に記載されている。
本発明者は、前述のＥＥＰＲＯＭについて検討した結果
、次の問題点が生じることを見出した。
、次の問題点が生じることを見出した。
前記メモリセルのブローティングゲート電極とトレイン
領域との間の寄生容量は、フローティングゲート電極と
コントロールゲート電極との間の寄生容量に比べて極め
て小さい。これは、書込み動作時、ブローティングゲー
ト電極とドレイン領域との間に存在するトンネルゲート
酸化膜に高電界が加わることを意味する。この高電界に
より、メモリセルの情報書込動作速度（情報書込時間）
は。
領域との間の寄生容量は、フローティングゲート電極と
コントロールゲート電極との間の寄生容量に比べて極め
て小さい。これは、書込み動作時、ブローティングゲー
ト電極とドレイン領域との間に存在するトンネルゲート
酸化膜に高電界が加わることを意味する。この高電界に
より、メモリセルの情報書込動作速度（情報書込時間）
は。
情報消去動作速度（情報消去時間）に比べて速くなる。
本発明者の実験によれば、情報書込時間は、１桁程度速
いことが確認されている。このため、情報書込時間と情
報消去時間とが異なるので、夫夫の動作を制御する回路
の設計やデバイス設計が極めて複雑になるという問題が
生じる。
いことが確認されている。このため、情報書込時間と情
報消去時間とが異なるので、夫夫の動作を制御する回路
の設計やデバイス設計が極めて複雑になるという問題が
生じる。
本発明の目的は、Ｅ Ｅ Ｐ ＲＯＭにおいて、情報書
込時間と情報読出時間との差を低減することが可能な技
術を提供することにある。
込時間と情報読出時間との差を低減することが可能な技
術を提供することにある。
本発明の他の目的は、ＥＥＰＲＯＭにおいて、メモリセ
ル構造を最適に構成することが可能な技術を提供するこ
とにある。
ル構造を最適に構成することが可能な技術を提供するこ
とにある。
本発明の他の目的は、前記目的を簡単な構成で達成する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
ＥＥＰＲＯＭにおいて、メモリセルを構成する電界効果
トランジスタのフローティングゲート電極に電荷が存在
しないときの第１しきい値電圧を、情報書込動作後の第
２しきい値電圧、情報消去動作後の第３しきい値電圧の
夫々のうち、動作時間が速い方の前記第２しきい値電圧
又は第３しきい値電圧との差が大きくなるように、かつ
、動作速度が遅い方の前記第３しきい値電圧又は第２し
きい値電圧との差が小さくなるように設定する。
トランジスタのフローティングゲート電極に電荷が存在
しないときの第１しきい値電圧を、情報書込動作後の第
２しきい値電圧、情報消去動作後の第３しきい値電圧の
夫々のうち、動作時間が速い方の前記第２しきい値電圧
又は第３しきい値電圧との差が大きくなるように、かつ
、動作速度が遅い方の前記第３しきい値電圧又は第２し
きい値電圧との差が小さくなるように設定する。
上記した手段によれば、前記情報書込時間又は情報消去
時間を長くすると共に、情報消去時間又は情報書込時間
を短くすることができるので、情報書込時間と情報消去
時間との差を低減することができる。
時間を長くすると共に、情報消去時間又は情報書込時間
を短くすることができるので、情報書込時間と情報消去
時間との差を低減することができる。
以下１本発明の構成について、ＦＬＯＴＯＸ型電界効果
トランジスタをメモリセルとするＥＥＰＲＯＭに本発明
を適用した一実施例とともに説明する。
トランジスタをメモリセルとするＥＥＰＲＯＭに本発明
を適用した一実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるＥＥＰＲＯＭのメモリセルを第
１図（概略断面図）で示す。
１図（概略断面図）で示す。
第１図に示すように、ＥＥＰＲＯＭのメモリセルは、単
結晶シリコンからなるＰ−型半導体基板の主面部に形成
された。ＦＬＯＴＯＸ型の電界効果トランジスタで構成
されている。この電界効果トランジスタは、半導体基板
ｌ、ゲート絶縁膜２、フローティングゲート電極（ＦＧ
）３．ゲート絶縁膜４、コントロールゲート電極（ＣＧ
）５、ソース領域（Ｓ）及びドレイン領域（Ｄ）である
一対のｎ゛型半導体領域６で構成されている。
結晶シリコンからなるＰ−型半導体基板の主面部に形成
された。ＦＬＯＴＯＸ型の電界効果トランジスタで構成
されている。この電界効果トランジスタは、半導体基板
ｌ、ゲート絶縁膜２、フローティングゲート電極（ＦＧ
）３．ゲート絶縁膜４、コントロールゲート電極（ＣＧ
）５、ソース領域（Ｓ）及びドレイン領域（Ｄ）である
一対のｎ゛型半導体領域６で構成されている。
半導体基板１には、基準電圧Ｖ ｓ ｓ、例えば、回路
の接地電圧０ ［Ｖ］が印加される。
の接地電圧０ ［Ｖ］が印加される。
ゲート絶縁膜２は、例えば、 １００ ［λ］程度の薄
い膜厚の酸化シリコン膜で形成されており、トンネル酸
化膜を構成する。ゲート絶縁膜４は、例えば、３００［
λ］程度の厚い膜厚の酸化シリコン膜で構成する。
い膜厚の酸化シリコン膜で形成されており、トンネル酸
化膜を構成する。ゲート絶縁膜４は、例えば、３００［
λ］程度の厚い膜厚の酸化シリコン膜で構成する。
フローティングゲート電極３は、情報となる電荷（電子
）を保持し、しきい値電圧（ｖｔ、ｈ）を制御するよう
に構成されている。フローティングゲート電極３は、例
えば、多結晶シリコン膜で構成されている。
）を保持し、しきい値電圧（ｖｔ、ｈ）を制御するよう
に構成されている。フローティングゲート電極３は、例
えば、多結晶シリコン膜で構成されている。
コントロールゲート電極５は、しきい値電圧を制御する
ように構成されている。コントロールゲート電極５には
、ゲート電圧Ｖｇが印加される。
ように構成されている。コントロールゲート電極５には
、ゲート電圧Ｖｇが印加される。
コントロールゲート電極５は１例えば、多結晶シリコン
膜で構成されている。
膜で構成されている。
ソース領域（Ｓ）である半導体領域６には、ソース電圧
Ｖｓが印加される。ドレイン領域（Ｄ）である半導体領
域６には、ドレイン電圧Ｖｄが印加される。
Ｖｓが印加される。ドレイン領域（Ｄ）である半導体領
域６には、ドレイン電圧Ｖｄが印加される。
このように構成されるメモリセルには、第２図（等価回
路図）で示すように、寄生容量が付加される。
路図）で示すように、寄生容量が付加される。
半導体基板１とフローティングゲート電極３間には寄生
容ｉｃ１．フローティングゲート電極３とコントロール
ゲート電極５間には寄生容量Ｃ２の夫々が付加される。
容ｉｃ１．フローティングゲート電極３とコントロール
ゲート電極５間には寄生容量Ｃ２の夫々が付加される。
フローティングゲート電極３とソース領域（Ｓ）間には
寄生容量Ｃ８、フローティングゲート電極３とドレイン
領域（Ｄ）間には寄生容量Ｃｄの夫々が付加される。
寄生容量Ｃ８、フローティングゲート電極３とドレイン
領域（Ｄ）間には寄生容量Ｃｄの夫々が付加される。
次に、メモリセルの情報消去動作電圧を第３図（メモリ
セルの模写断面図）、メモリセルの情報書込動作電圧を
第４図（メモリセルの模写断面図）の夫々に示す。
セルの模写断面図）、メモリセルの情報書込動作電圧を
第４図（メモリセルの模写断面図）の夫々に示す。
情報ｔｌ”ｉ去動作は、第３図に示すように、ソース電
圧Ｖｓ又はドレイン電圧Ｖｄを基準電圧Ｖ ｓ ｓとし
、ゲート電圧Ｖｇを消去電圧Ｖ ｅとすることで行われ
る。消去電圧Ｖ’ ｅは、例えば、 １２〜２０［Ｖ］
程度の高電圧である。つまり、情報消去動作は、チャネ
ル（半導体基板１）全面からフローティングゲート電極
３に電荷（電子）を注入することにより行われる。電荷
は、半導体基板１とフローティングゲート電極３との間
に存在するゲート絶縁膜２をトンネル電流Ｉとして通過
し注入される。
圧Ｖｓ又はドレイン電圧Ｖｄを基準電圧Ｖ ｓ ｓとし
、ゲート電圧Ｖｇを消去電圧Ｖ ｅとすることで行われ
る。消去電圧Ｖ’ ｅは、例えば、 １２〜２０［Ｖ］
程度の高電圧である。つまり、情報消去動作は、チャネ
ル（半導体基板１）全面からフローティングゲート電極
３に電荷（電子）を注入することにより行われる。電荷
は、半導体基板１とフローティングゲート電極３との間
に存在するゲート絶縁膜２をトンネル電流Ｉとして通過
し注入される。
このトンネル電流ｌは、Ｆｏ讐１ｅｒ Ｎｏｒｄｈｅｉ
閣型の次式〈１〉により表わすことができる。
閣型の次式〈１〉により表わすことができる。
１ ＝ Ｐ−Ａ−Ｅｏｘ” ・ｅｘｐ （−Ｂ／
Ｂｏｘ） −＜ＤＰ ：トンネル面積 Ａ、Ｂ：定数 式〈１〉に示すゲート絶縁膜２に生じる電界強度Ｅｏｘ
は１次式く２〉により表わすことができる。
Ｂｏｘ） −＜ＤＰ ：トンネル面積 Ａ、Ｂ：定数 式〈１〉に示すゲート絶縁膜２に生じる電界強度Ｅｏｘ
は１次式く２〉により表わすことができる。
しＯｘＩ ＋ Ｃし
しＯＸＩ ：ゲート絶縁膜２の膜厚
Ｃｊ： ＣＩ ＋Ｃ２＋Ｃｓ＋Ｃｄ
ｖｔｈ：ｂきい値電圧
■Ｌｈｉ：ＦＧに電荷が存在しないときのしきい値電圧
式〈２〉からしきい値電圧Ｖｔ、ｈｉを正側に設定する
ことにより、情報消去特性の向上（！１１１作時間の高
速化）すなわち電界強度Ｅｏｘを大きくすることができ
る。正側のしきい値電圧Ｖｊｈｉとは、次式く３〉に示
すように、情報消去動作後のしきい値電圧Ｖｊｈｅと情
報書込動作後のしきい値電圧■しｈ−との中間よりも大
きい値をいう。
式〈２〉からしきい値電圧Ｖｔ、ｈｉを正側に設定する
ことにより、情報消去特性の向上（！１１１作時間の高
速化）すなわち電界強度Ｅｏｘを大きくすることができ
る。正側のしきい値電圧Ｖｊｈｉとは、次式く３〉に示
すように、情報消去動作後のしきい値電圧Ｖｊｈｅと情
報書込動作後のしきい値電圧■しｈ−との中間よりも大
きい値をいう。
ＶＬｈｉ ＞ （Ｖｔｈｔｚ ＋Ｖｔｈｅ） ／ ２
− ＜３＞一方、情報書込動作は、第４図に示すよう
に、ソース電圧Ｖｓを２〜５［■］又はフローティング
とし、ゲート電圧Ｖｇを基準電圧Ｖｓｓ、ドレイン電圧
Ｖｄを書込電圧Ｖｗとすることで行われる。
− ＜３＞一方、情報書込動作は、第４図に示すよう
に、ソース電圧Ｖｓを２〜５［■］又はフローティング
とし、ゲート電圧Ｖｇを基準電圧Ｖｓｓ、ドレイン電圧
Ｖｄを書込電圧Ｖｗとすることで行われる。
書込電圧Ｖｗは、例えば、１２〜２０［Ｖ］程度の電圧
である。つまり、情報書込動作は、フローティングゲー
ト電極ｔ極３の端部からドレイン領域（Ｄ）６に電荷（
ｇ＋１子）を放出することにより行われる。
である。つまり、情報書込動作は、フローティングゲー
ト電極ｔ極３の端部からドレイン領域（Ｄ）６に電荷（
ｇ＋１子）を放出することにより行われる。
この情報書込動作において、ゲート絶ａｌｌ１２に生じ
る電界強度Ｅｏｘは、次式〈４〉により表わすことがで
きる。
る電界強度Ｅｏｘは、次式〈４〉により表わすことがで
きる。
Ｅ ｏｘ （ｔ、） ＝
ｖｖ：書込み電圧
式〈４〉からしきい値電圧Ｖｔｈｉを負側に設定するこ
とにより、情報書込特性の向上（動作時間の高速化）す
なわち電界強度Ｅｏｘを大きくすることができる。負側
のしきい値電圧Ｖ ｔｈｉとは、次式く５〉に示すよう
に、情報書込動作後のしきい値電圧Ｖ ｊｈｖと情報消
去動作後のしきい値電圧Ｖｔｈｅとの中間よりも小さい
値をいう。
とにより、情報書込特性の向上（動作時間の高速化）す
なわち電界強度Ｅｏｘを大きくすることができる。負側
のしきい値電圧Ｖ ｔｈｉとは、次式く５〉に示すよう
に、情報書込動作後のしきい値電圧Ｖ ｊｈｖと情報消
去動作後のしきい値電圧Ｖｔｈｅとの中間よりも小さい
値をいう。
Ｖｔｈｉ ＜ （Ｖｔ、ｈｖ ＋Ｖｔｈｅ） ／ ２
・・・＜５＞第５図（情報消去特性及び情報書込
特性を示す図）に１種々の消去電圧Ｖｅにおける情報消
去特性１種々の書込電圧Ｖｗにおける情報書込特性を示
す、第５図において、横軸は、情報消去時間、情報書込
時間［ｓｅｃ ］の夫々を同一スケールで示している。
・・・＜５＞第５図（情報消去特性及び情報書込
特性を示す図）に１種々の消去電圧Ｖｅにおける情報消
去特性１種々の書込電圧Ｖｗにおける情報書込特性を示
す、第５図において、横軸は、情報消去時間、情報書込
時間［ｓｅｃ ］の夫々を同一スケールで示している。
縦軸は、メモリセル（電界効果トランジスタ）のしきい
値電圧を示している。情報消去特性Ｅは一点鎖線、情報
書込特性Ｗは実線で夫々示す。
値電圧を示している。情報消去特性Ｅは一点鎖線、情報
書込特性Ｗは実線で夫々示す。
第５図で示すように、情報書込特性（情報書込時間）Ｗ
は、書込電圧Ｖｗと消去電圧Ｖｅとが等しい場合、情報
消去特性（情報消去時間）Ｅに比べて１桁程度速い、し
たがって、両者を均一化するためには、フローティング
ゲート電極３に電荷が存在しないときのしきい値電圧Ｖ
ｔｈｉを、情報消去動作後のしきい値電圧Ｖ ｔｈｅ
（約２１”Ｖ］）と情報書込動作後のしきい値電圧Ｖ
ｔｈｖ （約−３［Ｖ］）との中間（約−〇、５ ［Ｖ
］ ）よりも正側（例えば、約０．５ ［Ｖ］ ）ニ設
定する（Ｖｔｈｉ ＞ （Ｖｔｈｗ ＋Ｖｔｈｅ）／
２〕、つまり、しきい値電圧Ｖ ｔｈｉを、情報書込動
作後のしきい値電圧Ｖｔｈｖ、情報消去動作後のしきい
値電圧Ｖ ｔｈｅの夫々のうち、動作時間が速い方のし
きい値電圧Ｖｔｈｗとの差（Ｖｊｈｔ）が大きくなるよ
うに、かつ、動作速度が遅い方のしきい値電圧Ｖ ｔｈ
ｅとの差（Ｖｔｈｓ）が小さくなるように設定する（Ｖ
ｊｈｔ ＞Ｖｊｈｔ）−このしきい値電圧Ｖｔｈｉの制
御は、フローティングゲート塩ｔ４ｉ ３下の半導体基
板１の主面部（チャネル形成領域）に、所定導電型の不
純物（例えば、Ｂ Ｆ ２ ）をイオン打込みで導入す
ることで行える。つまり、しきい値電圧Ｖｔ、ｈｉは、
簡単に制御することができる。
は、書込電圧Ｖｗと消去電圧Ｖｅとが等しい場合、情報
消去特性（情報消去時間）Ｅに比べて１桁程度速い、し
たがって、両者を均一化するためには、フローティング
ゲート電極３に電荷が存在しないときのしきい値電圧Ｖ
ｔｈｉを、情報消去動作後のしきい値電圧Ｖ ｔｈｅ
（約２１”Ｖ］）と情報書込動作後のしきい値電圧Ｖ
ｔｈｖ （約−３［Ｖ］）との中間（約−〇、５ ［Ｖ
］ ）よりも正側（例えば、約０．５ ［Ｖ］ ）ニ設
定する（Ｖｔｈｉ ＞ （Ｖｔｈｗ ＋Ｖｔｈｅ）／
２〕、つまり、しきい値電圧Ｖ ｔｈｉを、情報書込動
作後のしきい値電圧Ｖｔｈｖ、情報消去動作後のしきい
値電圧Ｖ ｔｈｅの夫々のうち、動作時間が速い方のし
きい値電圧Ｖｔｈｗとの差（Ｖｊｈｔ）が大きくなるよ
うに、かつ、動作速度が遅い方のしきい値電圧Ｖ ｔｈ
ｅとの差（Ｖｔｈｓ）が小さくなるように設定する（Ｖ
ｊｈｔ ＞Ｖｊｈｔ）−このしきい値電圧Ｖｔｈｉの制
御は、フローティングゲート塩ｔ４ｉ ３下の半導体基
板１の主面部（チャネル形成領域）に、所定導電型の不
純物（例えば、Ｂ Ｆ ２ ）をイオン打込みで導入す
ることで行える。つまり、しきい値電圧Ｖｔ、ｈｉは、
簡単に制御することができる。
このように、メモリセル（電界効果トランジスタ）を構
成することにより、前記情報書込時間を長くすると共に
、情報消去時間を短くすることができるので、情報書込
時間と情報消去時間との差を低減することができる。し
たがって、情報書込動作、情報消去動作の夫々の制御が
単一化されるので、回路設計やデバイス設計を簡単にす
ることができる。
成することにより、前記情報書込時間を長くすると共に
、情報消去時間を短くすることができるので、情報書込
時間と情報消去時間との差を低減することができる。し
たがって、情報書込動作、情報消去動作の夫々の制御が
単一化されるので、回路設計やデバイス設計を簡単にす
ることができる。
また、情報書込時間、情報消去時間の夫々を自由に制御
することができるので、それらに影響されずに１例えば
、ゲート絶縁膜２の膜質、Ｖ厚等を独立的に制御し、電
界強度Ｅｏｘの最適化を図ることができる。
することができるので、それらに影響されずに１例えば
、ゲート絶縁膜２の膜質、Ｖ厚等を独立的に制御し、電
界強度Ｅｏｘの最適化を図ることができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば１本発明は、ＦＬＯＴＯＸ型電界効果トランジス
タ（情報蓄積部）とメモリセル還択用ＭＩＳＦＥＴとで
メモリセルを構成する、ＥＥＰＲＯＭに適用することが
できる。また、本発明は、これに限定されず、情報書込
動作速度と情報消去速度が異なるＥＥＦＲＯＭに広く適
用することができる。
タ（情報蓄積部）とメモリセル還択用ＭＩＳＦＥＴとで
メモリセルを構成する、ＥＥＰＲＯＭに適用することが
できる。また、本発明は、これに限定されず、情報書込
動作速度と情報消去速度が異なるＥＥＦＲＯＭに広く適
用することができる。
本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。
って得ることができる効果を簡単に説明すれば１次のと
おりである。
ＥＥＰＲＯＭにおいて、メモリセルを構成する電界効果
トランジスタのフローティングゲート電極に電荷が存在
しないときの第１しきい値電圧を、情報書込動作後の第
２しきい値電圧、情報消去動作後の第３しきい値電圧の
夫々のうち、動作時間が速い方の前記第２しきい値電圧
又は第３しきい値電圧との差が大きくなるように、かつ
、動作速度が遅い方の前記第３しきい値電圧又は第２し
きい値電圧との差が小さくなるように設定することによ
り、前記情報書込時間又は情報消去時間を長くすると共
に、情報消去時間又は情報書込時間を短くすることがで
きるので、情報書込時間と情報消去時間との差を低減す
ることができる。
トランジスタのフローティングゲート電極に電荷が存在
しないときの第１しきい値電圧を、情報書込動作後の第
２しきい値電圧、情報消去動作後の第３しきい値電圧の
夫々のうち、動作時間が速い方の前記第２しきい値電圧
又は第３しきい値電圧との差が大きくなるように、かつ
、動作速度が遅い方の前記第３しきい値電圧又は第２し
きい値電圧との差が小さくなるように設定することによ
り、前記情報書込時間又は情報消去時間を長くすると共
に、情報消去時間又は情報書込時間を短くすることがで
きるので、情報書込時間と情報消去時間との差を低減す
ることができる。
第１図は、本発明の一実施例であるＥＥＰＲＯＭのメモ
リセルを示す概略断面図、 第２図は、第１図に示すメモリセルの等価回路図、 第３図及び第４図は、第１図に示すメモリセルの動作電
圧を示す模写断面図、 第５図は、情報書込特性及び情報消去特性を示す図であ
る。 図中、１・・・半導体基板、２，４・・・ゲート絶縁膜
、３、ＦＧ・・・ブローティングゲート電極、５．ＣＧ
・・・コントロールゲート電極、６・・・半導体領域、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、 Ｖｕｈ
ｉ、 Ｖｔｈｅ。 Ｖｔｈｖ・・・しきい値電圧、Ｖｇ・・・ゲート電圧、
Ｖｓ・・・ソース電圧、Ｖｄ・・・ドレイン電圧である
。 第 ３ 区 第 ４ 図 、７（／’−、’ Ｖ５δ −イｌ′澹禦刻１Ｓ ≧５
リセルを示す概略断面図、 第２図は、第１図に示すメモリセルの等価回路図、 第３図及び第４図は、第１図に示すメモリセルの動作電
圧を示す模写断面図、 第５図は、情報書込特性及び情報消去特性を示す図であ
る。 図中、１・・・半導体基板、２，４・・・ゲート絶縁膜
、３、ＦＧ・・・ブローティングゲート電極、５．ＣＧ
・・・コントロールゲート電極、６・・・半導体領域、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、 Ｖｕｈ
ｉ、 Ｖｔｈｅ。 Ｖｔｈｖ・・・しきい値電圧、Ｖｇ・・・ゲート電圧、
Ｖｓ・・・ソース電圧、Ｖｄ・・・ドレイン電圧である
。 第 ３ 区 第 ４ 図 、７（／’−、’ Ｖ５δ −イｌ′澹禦刻１Ｓ ≧５
Claims (1)
- 【特許請求の範囲】 １、電荷蓄積層を有する電界効果トランジスタでメモリ
セルを構成する、電気的消去可能な不揮発性記憶機能を
備えた半導体集積回路装置において、前記電界効果トラ
ンジスタの電荷蓄積層に電荷が存在しないときの第１し
きい値電圧を、情報書込動作後の第２しきい値電圧、情
報消去動作後の第３しきい値電圧の夫々のうち、動作速
度が速い方の前記第２しきい値電圧又は第３しきい値電
圧との差が大きくなるように、かつ、動作速度が遅い方
の前記第３しきい値電圧又は第２しきい値電圧との差が
小さくなるように設定したことを特徴とする半導体集積
回路装置。 ２、前記電荷蓄積層は、フローティングゲート電極で構
成され、前記電界効果トランジスタは、チャネル全面か
らフローティングゲート電極に電荷を注入し、フローテ
ィングゲート電極の端部からドレイン領域に電荷を放出
するＦＬＯＴＯＸ型メモリセルを構成することを特徴と
する特許請求の範囲１項に記載の半導体集積回路装置。 ３、前記第１しきい値電圧は、前記第２しきい値電圧と
第３しきい値電圧との中間よりも正側に設定されている
ことを特徴とする特許請求の範囲第２項に記載の半導体
集積回路装置。 ４、前記第１しきい値電圧は、情報書込動作と情報消去
動作との速度差を低減するように設定されていることを
特徴とする特許請求の範囲第１項乃至第３項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22597886A JPS6381697A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22597886A JPS6381697A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381697A true JPS6381697A (ja) | 1988-04-12 |
Family
ID=16837868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22597886A Pending JPS6381697A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364076A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205991A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1986
- 1986-09-26 JP JP22597886A patent/JPS6381697A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205991A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364076A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
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