JPS637720B2 - - Google Patents
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- JPS637720B2 JPS637720B2 JP56011171A JP1117181A JPS637720B2 JP S637720 B2 JPS637720 B2 JP S637720B2 JP 56011171 A JP56011171 A JP 56011171A JP 1117181 A JP1117181 A JP 1117181A JP S637720 B2 JPS637720 B2 JP S637720B2
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- 230000015654 memory Effects 0.000 claims description 60
- 239000000872 buffer Substances 0.000 claims description 48
- 230000005540 biological transmission Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 14
- 230000008054 signal transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Communication Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、データ送出制御方式に関し、詳しく
は、時分割交換機等において、処理装置が編集し
たデータを伝送回線に効率よく送出するための制
御方式に関するものである。
は、時分割交換機等において、処理装置が編集し
たデータを伝送回線に効率よく送出するための制
御方式に関するものである。
時分割交換機等における従来のデータ送出制御
方式としては、次のようなものがある。
方式としては、次のようなものがある。
先ず、(1)回線対応に1キヤラクタ分のバツフ
ア・メモリを設けて、処理装置がこれらのバツフ
ア・メモリの空き塞がりを周期的にルツク・イン
しながら、編集したデータを積み込み、1キヤラ
クタずつ各回線に送出する方法があるが、この方
法ではバツフア・メモリの空き塞がりのルツク・
インとキヤラクタ積み込みのために、処理装置の
負荷がきわめて大となる。
ア・メモリを設けて、処理装置がこれらのバツフ
ア・メモリの空き塞がりを周期的にルツク・イン
しながら、編集したデータを積み込み、1キヤラ
クタずつ各回線に送出する方法があるが、この方
法ではバツフア・メモリの空き塞がりのルツク・
インとキヤラクタ積み込みのために、処理装置の
負荷がきわめて大となる。
次に、(2)回線対応に、送出される最大長のデー
タ分のバツフア・メモリを用意し、処理装置が編
集したデータを全部このバツフア・メモリに転送
する方法があるが、この方法では、バツフア・メ
モリ量が膨大になり、経済的にきわめて不利であ
る。
タ分のバツフア・メモリを用意し、処理装置が編
集したデータを全部このバツフア・メモリに転送
する方法があるが、この方法では、バツフア・メ
モリ量が膨大になり、経済的にきわめて不利であ
る。
また、(3)フアースト・イン・フアースト・アウ
ト(FIFO)のキユー・バツフアを設けて、処理
装置が編集したデータを全部キユー・バツフアに
転送し、一方、信号送信装置はこのキユー・バツ
フアから1キヤラクタずつ読み出し、指定された
回線に送出する方法もあるが、この方法では、同
時に複数回線へのデータ送出ができず、また高速
回線が低速回線のデータ送出のために待ち合わせ
を受けるので、きわめて効率が悪い。
ト(FIFO)のキユー・バツフアを設けて、処理
装置が編集したデータを全部キユー・バツフアに
転送し、一方、信号送信装置はこのキユー・バツ
フアから1キヤラクタずつ読み出し、指定された
回線に送出する方法もあるが、この方法では、同
時に複数回線へのデータ送出ができず、また高速
回線が低速回線のデータ送出のために待ち合わせ
を受けるので、きわめて効率が悪い。
また、(4)ランダム・アクセス可能なバツフア・
メモリを設け、このバツフア・メモリ上に処理装
置が編集したデータのキヤラクタ数に対応する連
続した空きエリアを選択して、そのデータを連続
して積み込み、処理装置から信号送出装置を起動
することにより、積み込まれたデータの先頭から
順に回線に送出する方法もあるが、この方法では
2つ以上のデータを連続して送出する必要のある
場合には、バツフア・エリア上でこれらの各デー
タのキヤラクタ分だけ連続して選択するか、ある
いは1つのデータごとに送出終了報告を待ち、終
了報告検出後にあらためて次のデータ送出を起動
することになるので、バツフア・エリアのとり方
に制約が生じたり、あるいはあらたな送出起動の
ために処理装置の負荷が増大する。さらに、送出
終了報告が常に出されるため、不要な報告まで処
理装置に伝達されることになる。
メモリを設け、このバツフア・メモリ上に処理装
置が編集したデータのキヤラクタ数に対応する連
続した空きエリアを選択して、そのデータを連続
して積み込み、処理装置から信号送出装置を起動
することにより、積み込まれたデータの先頭から
順に回線に送出する方法もあるが、この方法では
2つ以上のデータを連続して送出する必要のある
場合には、バツフア・エリア上でこれらの各デー
タのキヤラクタ分だけ連続して選択するか、ある
いは1つのデータごとに送出終了報告を待ち、終
了報告検出後にあらためて次のデータ送出を起動
することになるので、バツフア・エリアのとり方
に制約が生じたり、あるいはあらたな送出起動の
ために処理装置の負荷が増大する。さらに、送出
終了報告が常に出されるため、不要な報告まで処
理装置に伝達されることになる。
このように、従来、種々のデータ送出制御方式
が用いられているが、それぞれ上述のような欠点
があるため、さらに効率よい制御方式が望まれて
いる。
が用いられているが、それぞれ上述のような欠点
があるため、さらに効率よい制御方式が望まれて
いる。
本発明の目的は、これら従来の欠点を除去する
ため、バツフア・エリアのとり方に制約が少な
く、かつエリアの節約が可能であり、また処理装
置の負荷を軽減できる効率のよいデータ送出制御
方式を提供することにある。
ため、バツフア・エリアのとり方に制約が少な
く、かつエリアの節約が可能であり、また処理装
置の負荷を軽減できる効率のよいデータ送出制御
方式を提供することにある。
本発明のデータ送出制御方式は、処理装置と信
号送信装置の間に送出バツフア・メモリを設け、
リンク・アドレスを用いて前のデータの最後尾に
次のデータへのリンクを設定して一時蓄積し、信
号送信装置から送出バツフア・メモリへの読み出
しアクセスを、伝送路への送出演算時間内に2回
行つて、送出データと後続データの格納アドレス
とを読み出すことを特徴としている。
号送信装置の間に送出バツフア・メモリを設け、
リンク・アドレスを用いて前のデータの最後尾に
次のデータへのリンクを設定して一時蓄積し、信
号送信装置から送出バツフア・メモリへの読み出
しアクセスを、伝送路への送出演算時間内に2回
行つて、送出データと後続データの格納アドレス
とを読み出すことを特徴としている。
以下、本発明の実施例を、図面により説明す
る。
る。
第1図は、本発明の実施例を示すデータ送出制
御部のブロツク図であり、第2図は第1図の送出
バツフア・メモリの語構成の一例を示す説明図で
ある。
御部のブロツク図であり、第2図は第1図の送出
バツフア・メモリの語構成の一例を示す説明図で
ある。
処理装置CPUと信号送出演算回路13の間に、
送出バツフア・メモリ1およびこれを制御する回
路が設けられている。送出バツフア・メモリ1
は、例えば、第2図に示すような語構成を有して
おり、ここでCHは8ビツトのキヤラクタ、SBL
は2ビツトのリンケージ・ビツトである。
送出バツフア・メモリ1およびこれを制御する回
路が設けられている。送出バツフア・メモリ1
は、例えば、第2図に示すような語構成を有して
おり、ここでCHは8ビツトのキヤラクタ、SBL
は2ビツトのリンケージ・ビツトである。
送出バツフア・メモリ1の読み出し書き込み制
御回路として、アドレス情報の切り替えを行うセ
レクタ2、送出バツフア・メモリ1のアドレス情
報に“1”を加える加算回路3、クロツクCLKB
でラツチするレジスタ4、クロツクCLKAでラツ
チするレジスタ5、送出バツフア・メモリ1の次
回のアドレス情報のセレクタ6,7、リンケー
ジ・ビツトに対するゲート回路8、クロツク
CLKBでセツトされるフリツプ・フロツプ9、送
出バツフア・メモリ1のアドレス情報と送信終了
報告待表示ビツトを回線ごとにそれぞれ保持する
ライン・メモリ10,11、処理装置CPUによ
り読み出されるまで送信終了報告を保持するレジ
スタ12等が設けられる。
御回路として、アドレス情報の切り替えを行うセ
レクタ2、送出バツフア・メモリ1のアドレス情
報に“1”を加える加算回路3、クロツクCLKB
でラツチするレジスタ4、クロツクCLKAでラツ
チするレジスタ5、送出バツフア・メモリ1の次
回のアドレス情報のセレクタ6,7、リンケー
ジ・ビツトに対するゲート回路8、クロツク
CLKBでセツトされるフリツプ・フロツプ9、送
出バツフア・メモリ1のアドレス情報と送信終了
報告待表示ビツトを回線ごとにそれぞれ保持する
ライン・メモリ10,11、処理装置CPUによ
り読み出されるまで送信終了報告を保持するレジ
スタ12等が設けられる。
なお、信号送出演算回路13は、回像LNに対
して信号を送出するための多点サンプルやエンベ
ロープ化等の演算を、各回線LNに対して時分割
的に行うものである。
して信号を送出するための多点サンプルやエンベ
ロープ化等の演算を、各回線LNに対して時分割
的に行うものである。
第3図は、第2図におけるリンケージ・ビツト
の使用法の一例を示す説明図であり、第4図は送
出バツフア・メモリへのデータ設定の一例を示す
説明図である。
の使用法の一例を示す説明図であり、第4図は送
出バツフア・メモリへのデータ設定の一例を示す
説明図である。
第3図に示すように、送出バツフア・メモリ1
に記憶されている内容が、データか、リンク・ア
ドレスかにより意味が異なる。データの場合、リ
ンケージ・ビツト“00”のときには、後続データ
あり、“01”のときには、連続送出、“10”のとき
には、後続リンク・アドレスあり、をそれぞれ示
す。また、リンク・アドレスの場合、リンケー
ジ・ビツト“00”のときには、終了報告不要、
“10”のときには終了報告要、“01”のときには、
無意味、をそれぞれ示す。
に記憶されている内容が、データか、リンク・ア
ドレスかにより意味が異なる。データの場合、リ
ンケージ・ビツト“00”のときには、後続データ
あり、“01”のときには、連続送出、“10”のとき
には、後続リンク・アドレスあり、をそれぞれ示
す。また、リンク・アドレスの場合、リンケー
ジ・ビツト“00”のときには、終了報告不要、
“10”のときには終了報告要、“01”のときには、
無意味、をそれぞれ示す。
第1図において、処理装置CPUは信号送信装
置を経て回線LNに送出すべきデータの編集およ
び送出バツフア・メモリ1へのデータ設定のため
のアドレス割り付け管理を行う。
置を経て回線LNに送出すべきデータの編集およ
び送出バツフア・メモリ1へのデータ設定のため
のアドレス割り付け管理を行う。
いま、kバイトのデータとそれに引き続き一定
レベルの信号(例えばオール“1”信号)を送出
する必要がある場合には、処理装置CPUは送出
すべきサービス信号を編集し、第4図bに示すよ
うに、送出バツフア・メモリ(SNBM)1のエ
リア上に、編集したデータのキヤラクタ数に応じ
た第n番地から第(n+k−1)番地までの空き
エリアを選択し、そのエリアに編集したデータを
キヤラクタごとに格納する。また、第(n+k)
番地には、次にリンクすべきアドレスlをリン
ク・アドレスとして格納するとともに、第l番地
には定レベル信号である“11111111”を格納す
る。
レベルの信号(例えばオール“1”信号)を送出
する必要がある場合には、処理装置CPUは送出
すべきサービス信号を編集し、第4図bに示すよ
うに、送出バツフア・メモリ(SNBM)1のエ
リア上に、編集したデータのキヤラクタ数に応じ
た第n番地から第(n+k−1)番地までの空き
エリアを選択し、そのエリアに編集したデータを
キヤラクタごとに格納する。また、第(n+k)
番地には、次にリンクすべきアドレスlをリン
ク・アドレスとして格納するとともに、第l番地
には定レベル信号である“11111111”を格納す
る。
次に、回線LN(Tj)に対応するライン・メモ
リ10および11のアドレスをtjとして、回線
LN(Tj)へ上記の送出バツフア・メモリ1の格
納データを送出する場合を説明する。
リ10および11のアドレスをtjとして、回線
LN(Tj)へ上記の送出バツフア・メモリ1の格
納データを送出する場合を説明する。
第1図に示すように、送出バツフア・メモリ1
に対するアクセスには、ライン・メモリ10から
読み出したアドレスによる第1アクセス(読み出
し)と、それに引き続いてそのアドレスに加算回
路3で“1”を加えたアドレスによる第2アクセ
ス(読み出し)と、処理装置CPUからのアクセ
ス(書き込み)の3種類があり、これらはクロツ
クCLKCによりセレクタ2により選択される。
に対するアクセスには、ライン・メモリ10から
読み出したアドレスによる第1アクセス(読み出
し)と、それに引き続いてそのアドレスに加算回
路3で“1”を加えたアドレスによる第2アクセ
ス(読み出し)と、処理装置CPUからのアクセ
ス(書き込み)の3種類があり、これらはクロツ
クCLKCによりセレクタ2により選択される。
第5図は、第1図の各クロツクのタイム・チヤ
ートである。
ートである。
データ送出を行うには、ライン・メモリ10の
tj番地に送出すべきデータの格納エリアの先頭ア
ドレス“n”を書き込む。
tj番地に送出すべきデータの格納エリアの先頭ア
ドレス“n”を書き込む。
Tjのタイム・スロツトでライン・メモリ10
のtj番地が読み出されると、その内容“n”は送
出バツフア・メモリ1への第1アクセスとしてセ
レクタ2によりクロツクCLKCで選択され、送出
バツフア・メモリ1のn番地の内容が読み出され
る。この読み出されたデータは、クロツクCLKA
でレジスタ5にセツトされた後、信号送出演算回
路13で演算処理が行われ、回線LN(Tj)に送
出される。
のtj番地が読み出されると、その内容“n”は送
出バツフア・メモリ1への第1アクセスとしてセ
レクタ2によりクロツクCLKCで選択され、送出
バツフア・メモリ1のn番地の内容が読み出され
る。この読み出されたデータは、クロツクCLKA
でレジスタ5にセツトされた後、信号送出演算回
路13で演算処理が行われ、回線LN(Tj)に送
出される。
また、送出バツフア・メモリ1のn番地から送
出データと同時に読み出されたリンケージ・ビツ
トは、“00”であり、第3図に示すように、後続
データ有であることを、ゲート8において判定さ
れるため、フリツプ・フロツプ9はセツトされな
い。
出データと同時に読み出されたリンケージ・ビツ
トは、“00”であり、第3図に示すように、後続
データ有であることを、ゲート8において判定さ
れるため、フリツプ・フロツプ9はセツトされな
い。
したがつて、送出バツフア・メモリ1への第2
アクセス(n+1番地)の内容は、セレクタ6に
より選択されず、nに加算回路3で“1”を加え
た“n+1”がセレクタ6により選択され、n+
1が次回の送出バツフア・メモリ1の第1アクセ
ス・アドレスとしてライン・メモリ10のtj番地
に格納される。
アクセス(n+1番地)の内容は、セレクタ6に
より選択されず、nに加算回路3で“1”を加え
た“n+1”がセレクタ6により選択され、n+
1が次回の送出バツフア・メモリ1の第1アクセ
ス・アドレスとしてライン・メモリ10のtj番地
に格納される。
このように、セレクタ6は、加算回路3で
“1”が加えられたアドレスと、送出バツフア・
メモリ1から読み出されたリンク・アドレスのい
ずれか一方をフリツプ・フロツプ9の出力により
選択し、次アドレスとしてライン・メモリ10に
転送する機能を有する。また、セレクタ7は、例
えば送出バツフア・メモリ1の特定アドレスの内
容を連続して送出するとき、すなわちリンケー
ジ・ビツトが“01”であり、アドレス歩進の必要
がない場合に、ライン・メモリ10からのアドレ
スをそのまま再び書き込むためのものである。
“1”が加えられたアドレスと、送出バツフア・
メモリ1から読み出されたリンク・アドレスのい
ずれか一方をフリツプ・フロツプ9の出力により
選択し、次アドレスとしてライン・メモリ10に
転送する機能を有する。また、セレクタ7は、例
えば送出バツフア・メモリ1の特定アドレスの内
容を連続して送出するとき、すなわちリンケー
ジ・ビツトが“01”であり、アドレス歩進の必要
がない場合に、ライン・メモリ10からのアドレ
スをそのまま再び書き込むためのものである。
次に、回線LN(Tj)のタイム・スロツトにな
ると、上述と全く同じようにして、“n+1”が
ライン・メモリ10から読み出され、送出バツフ
ア・メモリ1の(n+1)番地の内容が回線LN
(Tj)に送出され、加算回路3で“1”が加えら
れたアドレス“n+2”がライン・メモリ10の
tj番地に格納される。
ると、上述と全く同じようにして、“n+1”が
ライン・メモリ10から読み出され、送出バツフ
ア・メモリ1の(n+1)番地の内容が回線LN
(Tj)に送出され、加算回路3で“1”が加えら
れたアドレス“n+2”がライン・メモリ10の
tj番地に格納される。
以下、リンケージ・ビツトが“00”である期間
は、同じようにして、ライン・メモリ10の格納
アドレスが1ずつ歩進され、積み込みデータが送
出される。
は、同じようにして、ライン・メモリ10の格納
アドレスが1ずつ歩進され、積み込みデータが送
出される。
このようにして、ライン・メモリ10から“n
+k−1”が読み出されると、(n+k−1)番
地のデータが回線LN(Tj)に送出される。同時
に、リンケージ・ビツトが“10”であるため、ゲ
ート8における判定によりフリツプ・フロツプ9
はセツトされる。このとき、セレクタ2はクロツ
クCLKCに同期して加算回路3で“1”を加えた
アドレス“n+k”の第2アクセスを選択するの
で、送出バツフア・メモリ1から(n+k)番地
の内容lがクロツクCLKBで読み出され、レジス
タ4にセツトされる。
+k−1”が読み出されると、(n+k−1)番
地のデータが回線LN(Tj)に送出される。同時
に、リンケージ・ビツトが“10”であるため、ゲ
ート8における判定によりフリツプ・フロツプ9
はセツトされる。このとき、セレクタ2はクロツ
クCLKCに同期して加算回路3で“1”を加えた
アドレス“n+k”の第2アクセスを選択するの
で、送出バツフア・メモリ1から(n+k)番地
の内容lがクロツクCLKBで読み出され、レジス
タ4にセツトされる。
そのサイクルのクロツクCLKAでフリツプ・
フロツプ9がセツトされているため、セツト信号
によりセレクタ6は第2アクセス(n+k番地)
の内容lを選択し、ライン・メモリ10のtj番地
に格納する。
によりセレクタ6は第2アクセス(n+k番地)
の内容lを選択し、ライン・メモリ10のtj番地
に格納する。
したがつて、次のTjのタイム・スロツトでは、
lが第1アクセス・アドレスとして送出バツフ
ア・メモリ1から読み出され、l番地の内容(オ
ール1)がレジスタ5、信号送出演算回路13を
経て、回線LN(Tj)に送出される。その際、リ
ンケージ・ビツトは“01”であるため、セレクタ
7で同一アドレスlが選択され、以後l番地の内
容を連続して回線LNに送出することになる。
lが第1アクセス・アドレスとして送出バツフ
ア・メモリ1から読み出され、l番地の内容(オ
ール1)がレジスタ5、信号送出演算回路13を
経て、回線LN(Tj)に送出される。その際、リ
ンケージ・ビツトは“01”であるため、セレクタ
7で同一アドレスlが選択され、以後l番地の内
容を連続して回線LNに送出することになる。
次に、送出終了報告を行う場合には、(n+k
−1)番地のデータ送出時に、第1アクセスおよ
び第2アクセスのリンケージ・ビツトがいずれも
“10”であるため、フリツプ・フロツプ9のセツ
ト出力とレジスタ4のリンケージ・ビツト“10”
とで、アンド・ゲート14の出力が“1”とな
り、ライン・メモリ11のtj番地に終了報告要求
ビツトが立つ。そのとき、レジスタ12が空きで
あれば、空塞情報線15が低レベルであるため、
ゲート16の出力が“1”となりレジスタ12に
セツトされる。
−1)番地のデータ送出時に、第1アクセスおよ
び第2アクセスのリンケージ・ビツトがいずれも
“10”であるため、フリツプ・フロツプ9のセツ
ト出力とレジスタ4のリンケージ・ビツト“10”
とで、アンド・ゲート14の出力が“1”とな
り、ライン・メモリ11のtj番地に終了報告要求
ビツトが立つ。そのとき、レジスタ12が空きで
あれば、空塞情報線15が低レベルであるため、
ゲート16の出力が“1”となりレジスタ12に
セツトされる。
一方、レジスタ12が空でなければ、ゲート1
7の出力が“1”となり終了報告要求ビツトはラ
イン・メモリ11のtjに再書き込みされる。この
動作は、レジスタ12が空きになり、書き込みが
可能となるまで継続される。
7の出力が“1”となり終了報告要求ビツトはラ
イン・メモリ11のtjに再書き込みされる。この
動作は、レジスタ12が空きになり、書き込みが
可能となるまで継続される。
送出終了報告が不要の場合には、(n+k−1)
番地のデータ送出時に、第2アクセス(n+k番
地)のリンケージ・ビツトを“00”にしておけば
よい。
番地のデータ送出時に、第2アクセス(n+k番
地)のリンケージ・ビツトを“00”にしておけば
よい。
実施例では、一連のデータ送出後、第2アクセ
ス時に読み出される指定番地にリンクさせ、定レ
ベルを連続送出する場合を説明したが、リンク先
の番地以後に、さらに一連のデータを設定してお
けば、引き続き一連のデータを送出することがで
き、無数にリンクさせることができる。
ス時に読み出される指定番地にリンクさせ、定レ
ベルを連続送出する場合を説明したが、リンク先
の番地以後に、さらに一連のデータを設定してお
けば、引き続き一連のデータを送出することがで
き、無数にリンクさせることができる。
以上説明したように、本発明によれば、2つ以
上のデータを連続して送出する場合、それらのデ
ータをバツフア・エリアに連続して設定する必要
はなく、1番目のデータの最後尾に2番目のデー
タへのリンク・アドレスを設定すればよいので、
バツフア・エリアのとり方に制約が少なく、かつ
2番目以後のデータ送出起動のための処理装置の
負荷を軽減することができる。また、リンケー
ジ・ビツトにより複数回線の各送出データから同
一のデータへのリンクが可能であり、同一データ
をバツフア・メモリの別個のエリアに設定する必
要がないため、バツフア・メモリを節約すること
ができる。さらに、第2アクセス時のリンケー
ジ・ビツトにより送信終了報告の要,不要を指定
できるので、処理装置は必要な報告のみを受ける
ことができる。
上のデータを連続して送出する場合、それらのデ
ータをバツフア・エリアに連続して設定する必要
はなく、1番目のデータの最後尾に2番目のデー
タへのリンク・アドレスを設定すればよいので、
バツフア・エリアのとり方に制約が少なく、かつ
2番目以後のデータ送出起動のための処理装置の
負荷を軽減することができる。また、リンケー
ジ・ビツトにより複数回線の各送出データから同
一のデータへのリンクが可能であり、同一データ
をバツフア・メモリの別個のエリアに設定する必
要がないため、バツフア・メモリを節約すること
ができる。さらに、第2アクセス時のリンケー
ジ・ビツトにより送信終了報告の要,不要を指定
できるので、処理装置は必要な報告のみを受ける
ことができる。
第1図は本発明の実施例を示すデータ送出制御
部のブロツク図、第2図は第1図の送出バツフ
ア・メモリの語構成の一例を示す説明図、第3図
は第2図におけるリンケージ・ビツトの使用法の
一例を示す説明図、第4図は送出バツフア・メモ
リへのデータ設定の一例を示す説明図、第5図は
第1図の各クロツクのタイム・チヤートである。 1:送出バツフア・メモリ、2,6,7:セレ
クタ、3:加算回路、4,5,12:レジスタ、
8:ゲート回路、9:フリツプ・フロツプ、1
0:アドレス情報ライン・メモリ、11:送信終
了報告待表示ライン・メモリ、13:信号送出演
算回路、14:アンド・ゲート、15:空塞情報
線、16:レジスタ書き込み指示ゲート、17:
終了報告待再書き込み指示ゲート。
部のブロツク図、第2図は第1図の送出バツフ
ア・メモリの語構成の一例を示す説明図、第3図
は第2図におけるリンケージ・ビツトの使用法の
一例を示す説明図、第4図は送出バツフア・メモ
リへのデータ設定の一例を示す説明図、第5図は
第1図の各クロツクのタイム・チヤートである。 1:送出バツフア・メモリ、2,6,7:セレ
クタ、3:加算回路、4,5,12:レジスタ、
8:ゲート回路、9:フリツプ・フロツプ、1
0:アドレス情報ライン・メモリ、11:送信終
了報告待表示ライン・メモリ、13:信号送出演
算回路、14:アンド・ゲート、15:空塞情報
線、16:レジスタ書き込み指示ゲート、17:
終了報告待再書き込み指示ゲート。
Claims (1)
- 【特許請求の範囲】 1 複数のキヤラクタまたはビツト・パターンを
含む送出データを編集する処理装置と、該処理装
置と非同期に動作し、編集されたデータを伝送路
上のフオーマツトに変換して伝送路に送出する信
号送信装置との間に、送出データおよび後続送出
データの先頭位置を指定するリンク・アドレスな
らびに後続送出キヤラクタの有無、リンク・アド
レスの有無を表示するリンケージ・ビツトを一時
蓄積するための送出バツフア・メモリと、該送出
バツフア・メモリからの読み出しを制御する制御
回路を設け、伝送路への1送出単位の送出演算時
間内に、信号送信装置からの1回目のアクセスで
上記送出バツフア・メモリからデータを読み出
し、伝送路に送出するとともに、2回目のアクセ
スで後続するデータの格納アドレスを読み出すこ
とを特徴とするデータ送出制御方式。 2 複数のキヤラクタまたはビツト・パターンを
含む送出データを編集する処理装置と、該処理装
置と非同期に動作し、編集されたデータを伝送路
上のフオーマツトに変換して伝送路に送出する信
号送信装置との間に、送出データおよび後続送出
データの先頭位置を指定するリンク・アドレスな
らびに後続送出キヤラクタの有無、リンク・アド
レスの有無を表示するリンケージ・ビツトを一時
蓄積するための送出バツフア・メモリと、該送出
バツフア・メモリからの読み出しを制御する制御
回路を設け、後続送出データへのリンク・アドレ
ス格納エリアに対応するリンケージ・ビツトによ
り送出終了報告の要、不要を表示し、該リンケー
ジ・ビツトの表示にしたがつて一連のデータの送
出終了報告を処理装置に行うことを特徴とするデ
ータ送出制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56011171A JPS57124990A (en) | 1981-01-27 | 1981-01-27 | Data transmission control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56011171A JPS57124990A (en) | 1981-01-27 | 1981-01-27 | Data transmission control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57124990A JPS57124990A (en) | 1982-08-04 |
JPS637720B2 true JPS637720B2 (ja) | 1988-02-18 |
Family
ID=11770599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56011171A Granted JPS57124990A (en) | 1981-01-27 | 1981-01-27 | Data transmission control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57124990A (ja) |
-
1981
- 1981-01-27 JP JP56011171A patent/JPS57124990A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57124990A (en) | 1982-08-04 |
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