JPS637720B2

JPS637720B2 -

Info

Publication number: JPS637720B2
Application number: JP56011171A
Authority: JP
Inventors: Kazuo Imai; Kenichi Yukimatsu
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1981-01-27
Filing date: 1981-01-27
Publication date: 1988-02-18
Also published as: JPS57124990A

Description

【発明の詳細な説明】本発明は、データ送出制御方式に関し、詳しく
は、時分割交換機等において、処理装置が編集し
たデータを伝送回線に効率よく送出するための制
御方式に関するものである。

時分割交換機等における従来のデータ送出制御
方式としては、次のようなものがある。

先ず、(1)回線対応に１キヤラクタ分のバツフ
ア・メモリを設けて、処理装置がこれらのバツフ
ア・メモリの空き塞がりを周期的にルツク・イン
しながら、編集したデータを積み込み、１キヤラ
クタずつ各回線に送出する方法があるが、この方
法ではバツフア・メモリの空き塞がりのルツク・
インとキヤラクタ積み込みのために、処理装置の
負荷がきわめて大となる。

次に、(2)回線対応に、送出される最大長のデー
タ分のバツフア・メモリを用意し、処理装置が編
集したデータを全部このバツフア・メモリに転送
する方法があるが、この方法では、バツフア・メ
モリ量が膨大になり、経済的にきわめて不利であ
る。

また、(3)フアースト・イン・フアースト・アウ
ト（FIFO）のキユー・バツフアを設けて、処理
装置が編集したデータを全部キユー・バツフアに
転送し、一方、信号送信装置はこのキユー・バツ
フアから１キヤラクタずつ読み出し、指定された
回線に送出する方法もあるが、この方法では、同
時に複数回線へのデータ送出ができず、また高速
回線が低速回線のデータ送出のために待ち合わせ
を受けるので、きわめて効率が悪い。

また、(4)ランダム・アクセス可能なバツフア・
メモリを設け、このバツフア・メモリ上に処理装
置が編集したデータのキヤラクタ数に対応する連
続した空きエリアを選択して、そのデータを連続
して積み込み、処理装置から信号送出装置を起動
することにより、積み込まれたデータの先頭から
順に回線に送出する方法もあるが、この方法では
２つ以上のデータを連続して送出する必要のある
場合には、バツフア・エリア上でこれらの各デー
タのキヤラクタ分だけ連続して選択するか、ある
いは１つのデータごとに送出終了報告を待ち、終
了報告検出後にあらためて次のデータ送出を起動
することになるので、バツフア・エリアのとり方
に制約が生じたり、あるいはあらたな送出起動の
ために処理装置の負荷が増大する。さらに、送出
終了報告が常に出されるため、不要な報告まで処
理装置に伝達されることになる。

このように、従来、種々のデータ送出制御方式
が用いられているが、それぞれ上述のような欠点
があるため、さらに効率よい制御方式が望まれて
いる。

本発明の目的は、これら従来の欠点を除去する
ため、バツフア・エリアのとり方に制約が少な
く、かつエリアの節約が可能であり、また処理装
置の負荷を軽減できる効率のよいデータ送出制御
方式を提供することにある。

本発明のデータ送出制御方式は、処理装置と信
号送信装置の間に送出バツフア・メモリを設け、
リンク・アドレスを用いて前のデータの最後尾に
次のデータへのリンクを設定して一時蓄積し、信
号送信装置から送出バツフア・メモリへの読み出
しアクセスを、伝送路への送出演算時間内に２回
行つて、送出データと後続データの格納アドレス
とを読み出すことを特徴としている。

以下、本発明の実施例を、図面により説明す
る。

第１図は、本発明の実施例を示すデータ送出制
御部のブロツク図であり、第２図は第１図の送出
バツフア・メモリの語構成の一例を示す説明図で
ある。

処理装置CPUと信号送出演算回路１３の間に、
送出バツフア・メモリ１およびこれを制御する回
路が設けられている。送出バツフア・メモリ１
は、例えば、第２図に示すような語構成を有して
おり、ここでCHは８ビツトのキヤラクタ、SBL
は２ビツトのリンケージ・ビツトである。

送出バツフア・メモリ１の読み出し書き込み制
御回路として、アドレス情報の切り替えを行うセ
レクタ２、送出バツフア・メモリ１のアドレス情
報に“１”を加える加算回路３、クロツクCLKB
でラツチするレジスタ４、クロツクCLKAでラツ
チするレジスタ５、送出バツフア・メモリ１の次
回のアドレス情報のセレクタ６，７、リンケー
ジ・ビツトに対するゲート回路８、クロツク
CLKBでセツトされるフリツプ・フロツプ９、送
出バツフア・メモリ１のアドレス情報と送信終了
報告待表示ビツトを回線ごとにそれぞれ保持する
ライン・メモリ１０，１１、処理装置CPUによ
り読み出されるまで送信終了報告を保持するレジ
スタ１２等が設けられる。

なお、信号送出演算回路１３は、回像LNに対
して信号を送出するための多点サンプルやエンベ
ロープ化等の演算を、各回線LNに対して時分割
的に行うものである。

第３図は、第２図におけるリンケージ・ビツト
の使用法の一例を示す説明図であり、第４図は送
出バツフア・メモリへのデータ設定の一例を示す
説明図である。

第３図に示すように、送出バツフア・メモリ１
に記憶されている内容が、データか、リンク・ア
ドレスかにより意味が異なる。データの場合、リ
ンケージ・ビツト“00”のときには、後続データ
あり、“01”のときには、連続送出、“10”のとき
には、後続リンク・アドレスあり、をそれぞれ示
す。また、リンク・アドレスの場合、リンケー
ジ・ビツト“00”のときには、終了報告不要、
“10”のときには終了報告要、“01”のときには、
無意味、をそれぞれ示す。

第１図において、処理装置CPUは信号送信装
置を経て回線LNに送出すべきデータの編集およ
び送出バツフア・メモリ１へのデータ設定のため
のアドレス割り付け管理を行う。

いま、ｋバイトのデータとそれに引き続き一定
レベルの信号（例えばオール“１”信号）を送出
する必要がある場合には、処理装置CPUは送出
すべきサービス信号を編集し、第４図ｂに示すよ
うに、送出バツフア・メモリ（SNBM）１のエ
リア上に、編集したデータのキヤラクタ数に応じ
た第ｎ番地から第（ｎ＋ｋ−１）番地までの空き
エリアを選択し、そのエリアに編集したデータを
キヤラクタごとに格納する。また、第（ｎ＋ｋ）
番地には、次にリンクすべきアドレスｌをリン
ク・アドレスとして格納するとともに、第ｌ番地
には定レベル信号である“11111111”を格納す
る。

次に、回線LN（T_j）に対応するライン・メモ
リ１０および１１のアドレスをt_jとして、回線
LN（T_j）へ上記の送出バツフア・メモリ１の格
納データを送出する場合を説明する。

第１図に示すように、送出バツフア・メモリ１
に対するアクセスには、ライン・メモリ１０から
読み出したアドレスによる第１アクセス（読み出
し）と、それに引き続いてそのアドレスに加算回
路３で“１”を加えたアドレスによる第２アクセ
ス（読み出し）と、処理装置CPUからのアクセ
ス（書き込み）の３種類があり、これらはクロツ
クCLKCによりセレクタ２により選択される。

第５図は、第１図の各クロツクのタイム・チヤ
ートである。

データ送出を行うには、ライン・メモリ１０の
t_j番地に送出すべきデータの格納エリアの先頭ア
ドレス“ｎ”を書き込む。

T_jのタイム・スロツトでライン・メモリ１０
のt_j番地が読み出されると、その内容“ｎ”は送
出バツフア・メモリ１への第１アクセスとしてセ
レクタ２によりクロツクCLKCで選択され、送出
バツフア・メモリ１のｎ番地の内容が読み出され
る。この読み出されたデータは、クロツクCLKA
でレジスタ５にセツトされた後、信号送出演算回
路１３で演算処理が行われ、回線LN（T_j）に送
出される。

また、送出バツフア・メモリ１のｎ番地から送
出データと同時に読み出されたリンケージ・ビツ
トは、“00”であり、第３図に示すように、後続
データ有であることを、ゲート８において判定さ
れるため、フリツプ・フロツプ９はセツトされな
い。

したがつて、送出バツフア・メモリ１への第２
アクセス（ｎ＋１番地）の内容は、セレクタ６に
より選択されず、ｎに加算回路３で“１”を加え
た“ｎ＋１”がセレクタ６により選択され、ｎ＋
１が次回の送出バツフア・メモリ１の第１アクセ
ス・アドレスとしてライン・メモリ１０のt_j番地
に格納される。

このように、セレクタ６は、加算回路３で
“１”が加えられたアドレスと、送出バツフア・
メモリ１から読み出されたリンク・アドレスのい
ずれか一方をフリツプ・フロツプ９の出力により
選択し、次アドレスとしてライン・メモリ１０に
転送する機能を有する。また、セレクタ７は、例
えば送出バツフア・メモリ１の特定アドレスの内
容を連続して送出するとき、すなわちリンケー
ジ・ビツトが“01”であり、アドレス歩進の必要
がない場合に、ライン・メモリ１０からのアドレ
スをそのまま再び書き込むためのものである。

次に、回線LN（T_j）のタイム・スロツトにな
ると、上述と全く同じようにして、“ｎ＋１”が
ライン・メモリ１０から読み出され、送出バツフ
ア・メモリ１の（ｎ＋１）番地の内容が回線LN
（T_j）に送出され、加算回路３で“１”が加えら
れたアドレス“ｎ＋２”がライン・メモリ１０の
t_j番地に格納される。

以下、リンケージ・ビツトが“00”である期間
は、同じようにして、ライン・メモリ１０の格納
アドレスが１ずつ歩進され、積み込みデータが送
出される。

このようにして、ライン・メモリ１０から“ｎ
＋ｋ−１”が読み出されると、（ｎ＋ｋ−１）番
地のデータが回線LN（T_j）に送出される。同時
に、リンケージ・ビツトが“10”であるため、ゲ
ート８における判定によりフリツプ・フロツプ９
はセツトされる。このとき、セレクタ２はクロツ
クCLKCに同期して加算回路３で“１”を加えた
アドレス“ｎ＋ｋ”の第２アクセスを選択するの
で、送出バツフア・メモリ１から（ｎ＋ｋ）番地
の内容ｌがクロツクCLKBで読み出され、レジス
タ４にセツトされる。

そのサイクルのクロツクCLKAでフリツプ・フロツプ９がセツトされているため、セツト信号
によりセレクタ６は第２アクセス（ｎ＋ｋ番地）
の内容ｌを選択し、ライン・メモリ１０のt_j番地
に格納する。

したがつて、次のT_jのタイム・スロツトでは、
ｌが第１アクセス・アドレスとして送出バツフ
ア・メモリ１から読み出され、ｌ番地の内容（オ
ール１）がレジスタ５、信号送出演算回路１３を
経て、回線LN（T_j）に送出される。その際、リ
ンケージ・ビツトは“01”であるため、セレクタ
７で同一アドレスｌが選択され、以後ｌ番地の内
容を連続して回線LNに送出することになる。

次に、送出終了報告を行う場合には、（ｎ＋ｋ
−１）番地のデータ送出時に、第１アクセスおよ
び第２アクセスのリンケージ・ビツトがいずれも
“10”であるため、フリツプ・フロツプ９のセツ
ト出力とレジスタ４のリンケージ・ビツト“10”
とで、アンド・ゲート１４の出力が“１”とな
り、ライン・メモリ１１のt_j番地に終了報告要求
ビツトが立つ。そのとき、レジスタ１２が空きで
あれば、空塞情報線１５が低レベルであるため、
ゲート１６の出力が“１”となりレジスタ１２に
セツトされる。

一方、レジスタ１２が空でなければ、ゲート１
７の出力が“１”となり終了報告要求ビツトはラ
イン・メモリ１１のt_jに再書き込みされる。この
動作は、レジスタ１２が空きになり、書き込みが
可能となるまで継続される。

送出終了報告が不要の場合には、（ｎ＋ｋ−１）
番地のデータ送出時に、第２アクセス（ｎ＋ｋ番
地）のリンケージ・ビツトを“00”にしておけば
よい。

実施例では、一連のデータ送出後、第２アクセ
ス時に読み出される指定番地にリンクさせ、定レ
ベルを連続送出する場合を説明したが、リンク先
の番地以後に、さらに一連のデータを設定してお
けば、引き続き一連のデータを送出することがで
き、無数にリンクさせることができる。

以上説明したように、本発明によれば、２つ以
上のデータを連続して送出する場合、それらのデ
ータをバツフア・エリアに連続して設定する必要
はなく、１番目のデータの最後尾に２番目のデー
タへのリンク・アドレスを設定すればよいので、
バツフア・エリアのとり方に制約が少なく、かつ
２番目以後のデータ送出起動のための処理装置の
負荷を軽減することができる。また、リンケー
ジ・ビツトにより複数回線の各送出データから同
一のデータへのリンクが可能であり、同一データ
をバツフア・メモリの別個のエリアに設定する必
要がないため、バツフア・メモリを節約すること
ができる。さらに、第２アクセス時のリンケー
ジ・ビツトにより送信終了報告の要，不要を指定
できるので、処理装置は必要な報告のみを受ける
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すデータ送出制御
部のブロツク図、第２図は第１図の送出バツフ
ア・メモリの語構成の一例を示す説明図、第３図
は第２図におけるリンケージ・ビツトの使用法の
一例を示す説明図、第４図は送出バツフア・メモ
リへのデータ設定の一例を示す説明図、第５図は
第１図の各クロツクのタイム・チヤートである。１：送出バツフア・メモリ、２，６，７：セレ
クタ、３：加算回路、４，５，１２：レジスタ、
８：ゲート回路、９：フリツプ・フロツプ、１
０：アドレス情報ライン・メモリ、１１：送信終
了報告待表示ライン・メモリ、１３：信号送出演
算回路、１４：アンド・ゲート、１５：空塞情報
線、１６：レジスタ書き込み指示ゲート、１７：
終了報告待再書き込み指示ゲート。

Claims

【特許請求の範囲】１複数のキヤラクタまたはビツト・パターンを
含む送出データを編集する処理装置と、該処理装
置と非同期に動作し、編集されたデータを伝送路
上のフオーマツトに変換して伝送路に送出する信
号送信装置との間に、送出データおよび後続送出
データの先頭位置を指定するリンク・アドレスな
らびに後続送出キヤラクタの有無、リンク・アド
レスの有無を表示するリンケージ・ビツトを一時
蓄積するための送出バツフア・メモリと、該送出
バツフア・メモリからの読み出しを制御する制御
回路を設け、伝送路への１送出単位の送出演算時
間内に、信号送信装置からの１回目のアクセスで
上記送出バツフア・メモリからデータを読み出
し、伝送路に送出するとともに、２回目のアクセ
スで後続するデータの格納アドレスを読み出すこ
とを特徴とするデータ送出制御方式。２複数のキヤラクタまたはビツト・パターンを
含む送出データを編集する処理装置と、該処理装
置と非同期に動作し、編集されたデータを伝送路
上のフオーマツトに変換して伝送路に送出する信
号送信装置との間に、送出データおよび後続送出
データの先頭位置を指定するリンク・アドレスな
らびに後続送出キヤラクタの有無、リンク・アド
レスの有無を表示するリンケージ・ビツトを一時
蓄積するための送出バツフア・メモリと、該送出
バツフア・メモリからの読み出しを制御する制御
回路を設け、後続送出データへのリンク・アドレ
ス格納エリアに対応するリンケージ・ビツトによ
り送出終了報告の要、不要を表示し、該リンケー
ジ・ビツトの表示にしたがつて一連のデータの送
出終了報告を処理装置に行うことを特徴とするデ
ータ送出制御方式。