JPS6374188A - Functional block selecting device - Google Patents
Functional block selecting deviceInfo
- Publication number
- JPS6374188A JPS6374188A JP61218072A JP21807286A JPS6374188A JP S6374188 A JPS6374188 A JP S6374188A JP 61218072 A JP61218072 A JP 61218072A JP 21807286 A JP21807286 A JP 21807286A JP S6374188 A JPS6374188 A JP S6374188A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- board
- daisy chain
- functional block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 241000723353 Chrysanthemum Species 0.000 description 2
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、機能ブロック選択装置に関し、例えば機能ブ
ロックとして同じハードウェア構成のメモリボードを複
数個数デイジィ・チェーン接続し、各メモリ領域が連続
したアドレスとなるようにマツピングを行う場合におい
て、各メモリボードのアドレス選択を行う機能ブロック
選択装置に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a functional block selection device. The present invention relates to a functional block selection device that selects an address for each memory board when mapping is performed to obtain an address.
［従来の技術］
従来、複数のメモリボードを用いるシステムにおいては
、メモリボード内にボード選択のスイッチを用い、ボー
ドをシステムに結合するときにそのスイッチの値を適切
に設定するようにしていた。しかし、このような場合、
メモリボードの交換等に際してスイッチの設定を間違え
ることがあったり、あるいはスイッチの接触不良等によ
りボード選択に誤りが生じることが多かった。[Prior Art] Conventionally, in a system using a plurality of memory boards, a board selection switch is used in the memory board, and the value of the switch is appropriately set when the board is connected to the system. However, in such a case,
When replacing a memory board, it is often the case that the switch settings are incorrect, or errors occur in the board selection due to poor contact of the switch, etc.
その対策として、複数のボードをシステムの例えばマザ
ーボードに装着する場合、デイジィ・チェーンによって
ボードを選択するようにした方式がある。As a countermeasure against this problem, when a plurality of boards are attached to a system, for example, a motherboard, there is a method in which the boards are selected by daisy chaining.
［発明が解決しようとする問題点］
しかしながら、このようなデイジィ・チェーン方式によ
っても、中間に接続されたボードのメモリが破損したと
きには、その部分でメモリアドレスの不連続が生じるの
で、システムが扱いにくいものとなるという問題点があ
った。[Problems to be Solved by the Invention] However, even with such a daisy chain method, if the memory of a board connected in the middle is damaged, discontinuity of memory addresses will occur in that part, so the system will not be able to handle it. There was a problem that it became difficult to use.
［問題点を解決するための手段コ
本発明は、かかる問題点を解決し、複数の機能ブロック
をデイジィ・チェーン接続した場合において、機能ブロ
ックに破損等が生じたときにもアドレスの不連続が生じ
ないようになし、以て操作性の高いコンピュータシステ
ムの構成を可能とする機能ブロック選択装置を提供する
ことを目的とする。[Means for Solving the Problems] The present invention solves these problems, and when a plurality of functional blocks are connected in a daisy chain, address discontinuity occurs even when a functional block is damaged. It is an object of the present invention to provide a functional block selection device that avoids this problem and enables the configuration of a computer system with high operability.
そのため、本発明は、デイジィ・チェーン接続された機
能ブロックに配設され、入力したデイジィ・チェーン信
号を加工する加工手段と、当該加工された信号または入
力したデイジィ・チェーン信号のいずれかを次の機能ブ
ロックに対するデイジィ・チェーン信号として出力する
出力手段と、当該機能ブロックのエラーの有無に応じて
出力手段を切換える制御手段とを具えたことを特徴とす
る。Therefore, the present invention includes a processing means disposed in the daisy chain-connected functional blocks and processing an input daisy chain signal, and a processing means that processes either the processed signal or the input daisy chain signal as follows. The present invention is characterized by comprising an output means for outputting a daisy chain signal for a functional block, and a control means for switching the output means depending on whether or not there is an error in the functional block.
［作用コ
すなわち、本発明によれば、１つの機能ブロックにエラ
ーが生じた場合、その機能ブロックに対するデイジィ・
チェーン信号はそのまま次の機能ブロックに伝達される
ので、エラーが生じていない機能ブロックをメモリマツ
プ上連続したアドレスで選択できることになる。[In other words, according to the present invention, when an error occurs in one functional block, the daisy
Since the chain signal is transmitted as is to the next functional block, functional blocks in which no errors have occurred can be selected at consecutive addresses on the memory map.
［実施例］ 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明を適用可能なコンピュータシステムにお
ける機能ブロックの接続例を示す。ここで、２．４およ
び６は機能ブロックとしてのメモリボードであり、デイ
ジィ・チェーン接続されている。１はメモリボード２の
デイジィ・チェーン入力信号、３，５および７は、それ
ぞれ、メモリボード２．４および６のデイジィ・チェー
ン出力信号である。そして、メモリボード２．４．およ
び６はシステムのホストコンピュータ１００とデイジィ
・チェーン接続される。FIG. 1 shows an example of how functional blocks are connected in a computer system to which the present invention can be applied. Here, 2.4 and 6 are memory boards as functional blocks, which are connected in a daisy chain. 1 is the daisy chain input signal of memory board 2, and 3, 5 and 7 are the daisy chain output signals of memory boards 2.4 and 6, respectively. And memory board 2.4. and 6 are daisy-chained with the system's host computer 100.
第１図において、メモリボード２に入力されるデイジィ
・チェーン入力信号１の値を例えばＸ″とすると、各ボ
ードにおいてデイジィ・チェーン信号は＋１加算されて
、デイジィ・チェーン出力信号３は“ｘ＋１”、デイジ
ィ・チェーン出力信号５は”ｘ＋１＋１”、デイジィ・
チェーン信号７は“ｘ＋１＋１＋１”となる。一方、各
メモリボードの容量を、一単位の記憶領域がＩＢ（８ｂ
ｉｔ ）の２ＭＢとすると、各メモリボードにおいてす
べての単位記憶領域はＡ。−Ａ２゜のアドレス信号で指
定できる。本例のように３枚のメモリボードを用いる場
合にはさらに上位に２ビツトＡ２□＋Ａ２□を設け、上
記デイジィ・チェーン信号の値に対応した値を設定すれ
ば、アドレス信号Ａ２１．Ａ２２とデイジィ・チェーン
信号とによりボード指定されるとともに、３枚のボード
は、Ａ０〜Ａ２２のアドレスビットで連続となる。In FIG. 1, if the value of the daisy chain input signal 1 input to the memory board 2 is, for example, X'', the daisy chain signal is added by +1 on each board, and the daisy chain output signal 3 becomes ``x+1''. , daisy chain output signal 5 is “x+1+1”, daisy chain output signal 5 is “x+1+1”, daisy chain output signal 5 is
The chain signal 7 becomes "x+1+1+1". On the other hand, the capacity of each memory board is expressed as one unit of storage area IB (8b
It) is 2MB, then all unit storage areas on each memory board are A. It can be specified with the -A2° address signal. When three memory boards are used as in this example, 2 bits A2□+A2□ are further provided in the higher order, and if a value corresponding to the value of the above-mentioned daisy chain signal is set, the address signal A21. The board is designated by A22 and the daisy chain signal, and the three boards are consecutive by the address bits A0 to A22.
勿論、メモリボードの接続枚数は何枚でもよく、それに
応じて上位に設けるビットを増せばよい。例えば、８枚
のメモリボードな用いる場合には、上位にＡ２１〜Ａ２
３のメモリボード指定用の３ ｂｉｔを設ければよい。Of course, any number of memory boards may be connected, and the number of upper bits provided may be increased accordingly. For example, when using 8 memory boards, A21 to A2 are placed on the top.
It is sufficient to provide 3 bits for specifying 3 memory boards.
第２図は第１図示の各メモリボード２．４および６のデ
イジィ・チェーン入出力信号接続部の一構成例を示す。FIG. 2 shows an example of the configuration of the daisy chain input/output signal connections of each memory board 2.4 and 6 shown in FIG.
ここで、１１．１４および１７は、それぞれ、デイジィ
・チェーン信号１．３および５に対し＋１加算した信号
出力を行う加算器、１０４３および１６は、セレクタで
あり、それぞれ、制御部１９からのセレクタ切換信号１
２．１５および１８に応じてデイジィ・チェーン信号（
１，３，５）と加算器（１１゜１４．１６）の出力とを
切換える。Here, 11.14 and 17 are adders that output signals obtained by adding +1 to the daisy chain signals 1.3 and 5, respectively, and 1043 and 16 are selectors, which are output from the control unit 19. Switching signal 1
2. Daisy chain signals according to 15 and 18 (
1, 3, 5) and the output of the adder (11°14.16).
すなわち、例えば、デイジィ・チェーン入力信号１はセ
レクタｌＯに入力され、同時に、加算器１１を介してセ
レクタ１０に入力される。従って、セレクタ１０にはＸ
”と’ｘ＋１ ”の値が入力されている。That is, for example, daisy chain input signal 1 is input to selector 1O, and simultaneously input to selector 10 via adder 11. Therefore, the selector 10 has
” and the values of 'x+1' are input.
ここで、セレクタ切換信号１２が“０”のとき、セレク
タ１０の出力（ディシイ・チューン信号３）が“ｘ＋１
”となり、１″のとき“Ｘ”となるようにすれば、例え
ば、メモリボード２にエラーが検出され使用不能になっ
た場合、セレクタ切換信号１２を“１”とすることによ
り、セレクタ１０の出力が”Ｘ”となるので、“Ｘ”の
信号が次のメモリボード４に入力されることになる。従
って、メモリマツプ上は、連続アドレスが得られること
となる。Here, when the selector switching signal 12 is "0", the output of the selector 10 (decisive tune signal 3) is "x+1".
”, and when it is 1, it becomes “X”. For example, if an error is detected in the memory board 2 and it becomes unusable, by setting the selector switching signal 12 to “1”, the selector 10 Since the output is "X", the "X" signal is input to the next memory board 4. Therefore, continuous addresses are obtained on the memory map.
なお、例えばセレクタ切換信号１２が“１″となフたと
きにこの信号を用いてメモリボード２の他の全ての出力
信号（図示せず）がトライステート状態となるようにし
てディスエーブルにしておけば、メモリボード４の出力
とワイアードオアされることはない。For example, when the selector switching signal 12 becomes "1", this signal is used to disable all other output signals (not shown) of the memory board 2 by setting them in a tri-state state. If it is set, it will not be wired-ORed with the output of the memory board 4.
かかる動作は、セレクタ１３および１６の場合も同様で
ある。This operation is the same for selectors 13 and 16 as well.
次の例として、メモリボード４が使用不能となった場合
を説明する。As the next example, a case where the memory board 4 becomes unusable will be explained.
メモリボード４のデイジィ・チェーン入力信号３は“ｘ
＋１”であるので、正常時には出力信号５は“ｘ＋２
”である。これに対し異常時には、セレクタ切換信号１
５を“１”にする。これにより、出力信号５が“ｘ＋１
”となり、その信号５がメモリボード６に入力されるの
で、結局メモリボード２と６とが有効となり、その２枚
でメモリアドレスが連続となる。Daisy chain input signal 3 of memory board 4 is “x”
+1", so the output signal 5 is "x+2" during normal operation.
”.On the other hand, in the event of an abnormality, the selector switching signal 1
Set 5 to “1”. As a result, the output signal 5 becomes “x+1
”, and the signal 5 is input to the memory board 6, so that eventually the memory boards 2 and 6 become valid, and the memory addresses of these two boards are consecutive.
第３図は制御部１９の詳細を示す。ここで、２１はボー
ド２のエラー信号、２３はボード４のエラー信号、２５
はボード６のエラー信号であり、例えば各々のボードに
配設したエラー検出回路（図示せず）の検出信号とする
ことができる。各信号２１．２３および２５は、それぞ
れ、各ラッチ回路２２．２４および２６に入力され、そ
の出力がそれぞれセレクタ切換信号１２．１５および１
８となる。従って、エラーが無ければラッチ出力信号が
′０′、エラーがある場合のみ“１”となるようにラッ
チ回路を構成すれば、上述のような動作が可能となる。FIG. 3 shows details of the control section 19. Here, 21 is the error signal of board 2, 23 is the error signal of board 4, and 25
is an error signal of the board 6, and can be, for example, a detection signal of an error detection circuit (not shown) provided on each board. Each signal 21.23 and 25 is input to each latch circuit 22.24 and 26, respectively, and the output thereof is a selector switching signal 12.15 and 1, respectively.
It becomes 8. Therefore, if the latch circuit is configured so that the latch output signal is '0' if there is no error, and '1' only if there is an error, the above operation becomes possible.
以上説明したように、本例によれば、メモリボード内の
デイジィ・チェーン入力信号と、それを歩進した信号と
を、メモリボードの使用が可能か否かの信号で切換えて
、次のボードに対するディジー・チェーン出力信号とす
ることにより、有効なメモリボードのみを連続アドレス
でアクセスすることが可能となった。従って、操作性の
高いシステム構成が可能となる。As explained above, according to this example, the daisy chain input signal in the memory board and the signal obtained by incrementing it are switched by the signal indicating whether the memory board can be used, and the next board is switched. By using a daisy chain output signal for the memory board, it is now possible to access only valid memory boards with consecutive addresses. Therefore, a system configuration with high operability is possible.
また、上例では、デイジィ・チェーン信号およびエモリ
エラー信号に基づいて、メモリボード選択を行う各部を
ハードウェアで構成したので、例えばこれをプログラム
によって各々のデイジィ・チェーン信号をセットする方
式において考えられるプログラムの固定による設定値の
変化が生じることもなく、安全である。In addition, in the above example, each part that selects a memory board is configured with hardware based on the daisy chain signal and the Emory error signal, so this can be considered, for example, in a system where each daisy chain signal is set by a program. It is safe because the set values do not change due to fixed programs.
なお、上例では、メモリエラー信号を各ボード単位に扱
ったが、例えば、２Ｍ１３のメモリをＮブロックに分は
各ブロック単位でメモリエラーを検出し、ボード内のエ
ラーを起したブロックのみがデイスエーブルとなるよう
に構成すれば、使用不能になるメモリ容量が減少する。In the above example, the memory error signal was handled for each board, but for example, if a 2M13 memory is divided into N blocks, a memory error is detected for each block, and only the block that caused the error on the board is disabled. If configured in such a way, the memory capacity that becomes unusable will be reduced.
これによれば、システムに与えるダメージは小となる。According to this, the damage inflicted on the system is small.
［発明の効果］
以上説明したように、本発明によれば、複数の機能ブロ
ックをデイジィ・チェーン接続した場合において、機能
ブロックに破損等が生じたときにもアドレスの不連続が
生じることなく他の機能ブロックを使用できるので、操
作性の高いシステムの構成が可能となる。[Effects of the Invention] As explained above, according to the present invention, when a plurality of functional blocks are connected in a daisy chain, even if a functional block is damaged, address discontinuity does not occur and other blocks can be connected in a daisy chain. Since it is possible to use several functional blocks, it is possible to configure a system with high operability.
第１図は本発明を適用可能なコンピュータシステムの機
能ブロックの接続例として、メモリボードをデイジィ・
チェーン接続した状態を示すブロック図、
第２図は第１図示の各メモリボードにおけるデイジィ・
チェーン人出力信号接続部の一構成例を示すブロック図
、
第３図は第２図示の接続部の制御を行う制御部の一構成
例を示すブロック図である。
１．３，５．７・・・デイジィ・チェーン信号、２．４
．Ｉｉ・・・メモリボード、
１０．１３．１６・・・セレクタ、
１１．１４．１６・・・加算器、
１２．１５．１８・・・セレクタ切換信号、１９・・・
制御部、
２１．２３．２６・・・メモリエラー信号。FIG. 1 shows a memory board connected to a daisy board as an example of connecting functional blocks of a computer system to which the present invention can be applied.
Figure 2 is a block diagram showing the state in which the memory boards are connected in a chain.
A block diagram showing an example of the configuration of the chain human output signal connection section. FIG. 3 is a block diagram showing an example of the configuration of the control section that controls the connection section shown in the second diagram. 1.3, 5.7... Daisy chain signal, 2.4
．． Ii...Memory board, 10.13.16...Selector, 11.14.16...Adder, 12.15.18...Selector switching signal, 19...
Control unit, 21.23.26...Memory error signal.
Claims (1)
され、入力したデイジィ・チェーン信号を加工する加工
手段と、 当該加工された信号または前記入力したデイジィ・チェ
ーン信号のいずれかを次の機能ブロックに対するデイジ
ィ・チェーン信号として出力する出力手段と、 当該機能ブロックのエラーの有無に応じて前記出力手段
を切換える制御手段とを具えたことを特徴とする機能ブ
ロック選択装置。 ２）特許請求の範囲第１項記載の機能ブロック選択装置
において、前記加工手段は加算器を有することを特徴と
する機能ブロック選択装置。 ３）特許請求の範囲第１項または第２項に記載の機能ブ
ロック選択装置において前記機能ブロックはメモリ装置
の形態を有することを特徴とする機能ブロック選択装置
。[Claims] 1) A processing means disposed in a daisy-chained functional block for processing an input daisy-chain signal; and either the processed signal or the input daisy-chain signal. A functional block selection device comprising: output means for outputting a daisy chain signal for the next functional block; and control means for switching the output means depending on whether or not there is an error in the functional block. 2) The functional block selection device according to claim 1, wherein the processing means includes an adder. 3) A functional block selection device according to claim 1 or 2, wherein the functional block has the form of a memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218072A JPS6374188A (en) | 1986-09-18 | 1986-09-18 | Functional block selecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218072A JPS6374188A (en) | 1986-09-18 | 1986-09-18 | Functional block selecting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6374188A true JPS6374188A (en) | 1988-04-04 |
Family
ID=16714203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218072A Pending JPS6374188A (en) | 1986-09-18 | 1986-09-18 | Functional block selecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6374188A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2840443A1 (en) * | 2002-06-04 | 2003-12-05 | St Microelectronics Sa | Memory element with a definite number of write cycles, comprises memory units of programmable read-only memory (PROM) type controlled by a chain of selection units |
| JP2011081881A (en) * | 2009-10-09 | 2011-04-21 | Elpida Memory Inc | Semiconductor memory device and data processing system |
| JP2014225319A (en) * | 2014-07-23 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Semiconductor memory and information processing system equipped with the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102034A (en) * | 1979-01-26 | 1980-08-04 | Mitsubishi Electric Corp | Set unit for unit address |
-
1986
- 1986-09-18 JP JP61218072A patent/JPS6374188A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102034A (en) * | 1979-01-26 | 1980-08-04 | Mitsubishi Electric Corp | Set unit for unit address |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2840443A1 (en) * | 2002-06-04 | 2003-12-05 | St Microelectronics Sa | Memory element with a definite number of write cycles, comprises memory units of programmable read-only memory (PROM) type controlled by a chain of selection units |
| US6977840B2 (en) | 2002-06-04 | 2005-12-20 | Stmicroelectronics S.A. | Storage element with a defined number of write cycles |
| JP2011081881A (en) * | 2009-10-09 | 2011-04-21 | Elpida Memory Inc | Semiconductor memory device and data processing system |
| JP2014225319A (en) * | 2014-07-23 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | Semiconductor memory and information processing system equipped with the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0491480A2 (en) | Computer addressing apparatus | |
| JPH0241502A (en) | Programmable controller | |
| JPS6374188A (en) | Functional block selecting device | |
| EP0633529B1 (en) | Emulation system for microcomputer | |
| JPS603747A (en) | Program selecting control system | |
| JPS60207918A (en) | Programmable controller | |
| JPH035604B2 (en) | ||
| JPS6216289A (en) | Read only memory | |
| JP3668464B2 (en) | Address generation unit | |
| JPH0520104A (en) | Inter-virtual cluster communication processor | |
| JPS5842544B2 (en) | Memory card block selection device | |
| JPS5953583B2 (en) | switching device | |
| JPH03111945A (en) | Programmable controller | |
| JP2806903B2 (en) | Disturbance protection apparatus, disturbance protection circuit, and disturbance protection method for information processing system | |
| JPS6145339A (en) | Computer | |
| JPS60167547A (en) | Signal transmitter | |
| JPH0223432A (en) | Self-diagnostic system | |
| JPS62149240A (en) | Communication equipment | |
| JPS6051127B2 (en) | Address setting circuit | |
| JPS63116242A (en) | Data processor | |
| JPH01266651A (en) | Semiconductor memory device | |
| JPH04352050A (en) | Reply signal output board | |
| JPH02157952A (en) | Storage device | |
| JPH0273446A (en) | Interface switching circuit | |
| JPH0410137A (en) | Fault backup system |