JPS6373179A - シンチレ−シヨンカメラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコリメータと共に配設するシンチレーション結
晶で、受け入れた各光子をシンチレーションに変換する
シンチレーション結晶と、各シンチレーションを電流に
変換する作用をするｐ個の光検出器のアレイの入射窓に
前記シンチレーション結晶を結合する光ガイドと、前記
光検出器の出力信号を受信し、シンチレーションの強度
に顕著に関連し、また対応のシンチレーションと各光検
出器の間の距離に関連するｐ個の特性電気信号を供給す
るｐ個のアクイジション（処理）チャネルと、シンチレ
ーション点ｊの座標Ｘ＞、Ｖｊと、その対応のエネルギ
ーＥｊを供給する作用を行うプロセッサを見えてなるシ
ンチレーションカメラに関するものである。

器官の内側の放射線分布の像を測定するためには、医療
診断により特にシンチグラフィ原理を用いる。この方法
は、放射性元素を患者の器官に導入し、これによりこれ
ら器官が健康であるか否かに応じて器官を冒す程度が決
めると云う事実に基づくものである。放出されたガンマ
線の強度を測定することにより器官内の放射性元素の分
布を示し、従ってこれにより診断の補助としている。こ
の種の測定はシンチレーションカメラによって行ってい
る。

従来、この種のシンチレーションカメラ、例えばアンガ
ー型カメラ（物理学者アンガーが最初に提案し、その原
理は米国特許第３．０１１．０５７号明細書に記載され
ている）では、検査した環境の放射線分布を表わすガン
マ線が、コリメータを通過した後シンチレーション結晶
に透過する。次いでこの結晶内に発生したシンチレーシ
ョン光点は、この結晶と光電子増倍管との間を光結合す
る光ガイドを通過した後、一連の光電子増倍管（例えば
３７）によって検出する。これら光電子増倍管は、光学
部材（結晶及び光ガイド）の前方に配分してそのほぼ全
面に覆うと共に発生するシンチレーション光のエネルギ
ーを測定可能な電気信号に変換する。

これがため、各光電子増倍管にアナログ処理チャネルを
関連させ、このチャネルによって光電子増倍管からの信
号を順次増倍し、積分し、波形整形する。これら処理チ
ャネルの組の出力信号Ｓ、、ｊをプロセッサに供給し、
これにより推定で、シンチレーション光点ｊの座標ＸＪ
及びｙ、並びにそのエネルギーＥｊ　　（Ｊは関連する
処理チャネルを示す）を測定且つ決められるようにする
。このプロセッサは、数種類の計算装置を具えるが、実
験にはそのうちの２種類の計算装置、即ちバリーセンタ
を決める算術装置では量ＸＪ　＋　　３’、ｌ　＋　Ｅ
ｊＩを次式で示す。

又、これらの式は次式で表わすことができる。

ここに係数Ｇ１．Ｋｔ　、Ｈｔ　、Ｊ冒よｐ個の光電子
増倍管の各々の軸線の位置に対する重み係数である。

更に、かかる対数計算装置では量ｘｊ　＋　ｙｊ　＊Ｅ
ｊを次式で表わすことができる。

重う係数は、この場合にも、ｐ個の光電子増倍管の各々
の軸線の位置に関連させる。

かように、使用する計算に関係なく、一般にシンチレー
ションカメラには、重み付の和を計算する装置を設け、
これを関連する加算増幅器を有する抵抗回路網により構
成する。この種のカメラでは、前のシンチレーション光
点に関連する信号を零に設定する前にシンチレーション
光点に関する計算を行うことができず、従って最大計算
速度が制限されるようになる。この計算速度を増大させ
るためには、種々の手段、例えば、電気信号の持続幅を
減少させるか又はアナログ回路による積分時間を減少さ
せる等の手段が提案されている。しかし、かかる減少を
行うと、カメラの固有の特性、特に空間及びスペクトル
解像度が減少するようになる。

フランス国特許願、ＰＲ−Ａ−２５５２２３３号におい
て、本発明者は各折たな測定前に最早や電気信号を零値
にリセットする必要のないディジタル放射線測定装置を
提案した。これは、検出されたシンチレーション光従っ
て、これに関連する電気信号又はパルスの特定のパイル
アップが可能となることを意味する。

本発明の目的は、ｐ個の処理チャネル及びプロセッサに
部分的に配列され、且つ左程高価でない変換器によって
Ａ／Ｄ変換及びこれに続くディジタル積分を行い得るよ
うにした簡単な電子回路設計の上述した装置の所定の構
成素子を組込んだ新規なシンチレーションカメラを提供
せんとするにある。

本発明はコリメータと共に配設するシンチレーション結
晶で、受け入れた各光子をシンチレーションに変換する
シンチレーション結晶と、各シンチレーションを電流に
変換する作用をするｐ個の光検出器のアレイの入射窓に
前記シンチレーション結晶を結合する光ガイドと、前記
光検出器の出力信号を受信し、シンチレーションの強度
に顕著に関連し、また対応のシンチレーションと各光検
出器の間の距離に関連するｐ個の特性電気信号を供給す
るｐ個のアクイジション（処理）チャネルと、シンチレ
ーション点Ｊの座ＪＭＸ」、’／ｌ　と、その対応のエ
ネルギーＥｊを供給する作用を行うプロセッサを具えて
なるシンチレーションカメラにおいて、 （Ａ）　　前記ｐ個のアクイジション（処理）チャネル
は前記光検出器の出力信号をサンプルし、得られたサン
プルをＡ／Ｄ変換して加算を行った後、ｐ個のディジタ
ル信号をプロセッサの入力に供給する如く構成し、 （Ｂ）　　該プロセッサ自体は次を有し、（ａ）　　前
記ｐ個のディジタル信号を転送する母線、（ｂ）　　ｐ
個のアクイジション　チャネルの出力信号をベースとす
る４個のディジタル信号Ｘ、。

Ｙ、、Ｚｍ、Ｅｊを供給する４個のディジタル重み付き
和形成装置を有するディジタル加算段、 （Ｃ）　　アンパイル計算回路と、２個の分周器を有し
、信号Ｘｍ、Ｙｍ、Ｚｍ、Ｅｍを基として３個の座標及
びエネルギー信号ｘ、　　ｙ、　Ｅを供ｍするシンチレ
ーションプロセス段、（Ｃ）　　一方において前記ｐ個
のアクイジションチャネルの各素子と、プロセッサの各
素子を同期させるめの各種クロック信号を供給し、他方
においてはシンチレーション　プロセス段に対する修正
係数を供給するため前記光検出器のｐ個の出力信号の和
に対応する信号を受信する検出、シーケンス化及び蓄積
段を具えてなることを特徴とする。

例えばヨーロッパ特許願第０１６６１６９号にはＡ／Ｄ
変換をプロセッサでのみ行うようにしたシンチレーショ
ンカメラが記載されている。この場合には少なくともｌ
：１００の割合で一層廉価な構成素子を精度良く用いる
ことができる。

図面につき本発明を説明する。

第１図に示す慣例のシンチレーションカメラはコリメー
タ２０が設けられたシンチレーション結晶１０を具えて
いる。このシンチレーション結晶は受信された各光子を
シンチレーション光に変換するもので、光ガイド３０を
経てＰ個の光検出器５０（本例では光電子増倍管）のア
レーの入射窓に結合される。光電子増倍管５０は各シン
チレーション光を電流に変換し、この電流を次いでＰ個
の完全なアナログ処理チャネル６０により処理する。こ
れら処理チャネル６０は光電子増倍管５０の出力信号の
増幅、フィルタリング、積分及び整形を行い、これらチ
ャネルの後段に座標Ｘ」、Ｖ、＋及びエネルギーε」を
出力するプロセッサが接続される。

第１図の回路図に対し種々の変更を示す第２図につき以
下に詳述する本発明カメ°うの一例においては、Ｐ個の
処理チャネル６０は最早慣例のカメラのように完全なア
ナログでなく、Ｐ個のディジタル信号り、ｉ　（ｉ＝１
．２．−−−Ｐ）をプロセッサ１０００入力端子に供給
する。この場合、Ｐ個の各チャネルは対応する光電子増
倍管の出力信号の増幅、フィルタリング及びサンプリン
グを行い、得られたサンプルのＡ／Ｄ変換後にディジタ
ルサンプルの加算を行う。Ｐ個のディジタル信号の各々
の値は対応する光電子増倍管５０の出力電流の値に関連
し、従って初期シンチレーション光の強度の一部分に関
連するが、シンチレーション光のパイルアップレートに
従って相違する（シンチレーション強度のこの部分自体
は光ブロックの実現に関連し、特にシンチレーション発
光点と各光電子増倍管の管軸との距離に関連する）。パ
イルアップがない場合のこれら信号の各々の値をＳｉ、
ｊで表わし、パイルアップがある場合のこれらの値の推
定値をＳ４．。

で表わすものとする。

上述の機能を実現するために、Ｐ個のチャネルの各々は
対応する光電子増倍管５０の出力信号を受信する増幅兼
フィルタリング回路６１と、時間調整回路６２と、対応
する回路６２の出力信号の順次のサンプリング、得られ
た信号のＡ／Ｄ変換及びその加算を行う変換兼積分装置
６３との直列接続を具える。

更に、増幅兼フィルタ回路６１のＰ個の出力信号を受信
するＰ個の入力端子を有するアナログ加算増幅器６４を
設け、その出力信号を後述する検出、シーケンシング兼
蓄積段４００内にあるパルススタート検出器に供給する
。Ｐ個の各変換兼積分装置６３の出力信号はプロセッサ
１００に、できればＰ個のＦＩＦＯメモリを経て供給す
る。この場合、シンチレーションの出力を制御すること
によりその後の処理を遥かに低い周波数で行うことが可
能になる。

このＦＩＦＯメモリのアレーは実際にはその後の計算の
速度の低減を可能にし、斯くして得られる低速リズムを
実際上シンチレーションの平均到来リズム（例えば５０
００００シンチレ一シヨン／秒の平均リズムに対し２マ
イクロ秒）に等しくすることができ、最早シンチレーシ
ョンの任意の到来リズム（慣例のカメラでは約０．２マ
イクロ秒）に等しくしなくてよい。ここで使用する変換
兼積分装置６３はフランス国特許出願ＦＲ−Ａ２５５２
２３３号に開示されているものと同等のもので、第３図
に示す実施例ではサンプリング兼り／Ａ変換回路３１０
　とこれに後続する加算器３１１　とを具えている。加
算器３１１の出力端子をこの加算器の出力信号を蓄積す
る第２レジスタ３１２に接続し、このレジスタの出力信
号をこの加算器の第２入力端子に供給すると共に、この
加算器の出力端子をこの加算器の出力信号を蓄積する第
２レジスタ３１３に接続する。この第２レジスタの出力
信号がこの変換兼積分装置の出力信号であり、この装置
はサンプルが到来する度に累積加算とその結果の蓄積を
行う。これらの動作は後に説明する検出、シンチレーシ
ョン兼蓄積段４００の制御の下で行われる。

プロセッサ１００は処理チャネルのＰ個の出力信号を受
信し、各シンチレーションＪの座標ｘＪ、ｙＪ及びエネ
ルギーＥｊを別々に決定する種々の計算装置を具え、算
術計算装置の場合には式（１）〜（６）を用い、対数計
算装置の場合には式（７）〜Ｑ３１を用いる。

もっと詳しく説明すると、プロセッサ１００は算術計算
装置の場合には第４図に示すように構成する。このプロ
セッサは、先ず、Ｐ個の処理チャネルの出力端子に存在
するディジタル信号λｌｉ、　ｊを転送するバス１５０
を具える。これらチャネルの１つ、例えばチャネルｉに
ついて、時間的にグループ化した数個のシンチレーショ
ンと関連する個々のアナラグ信号（第５ａ図）及びこれ
ら個々の信号の合成パイルアップ信号（第５ｂ図）を図
に示すと、シンチレーションｊが数個のシンチレーショ
ンｊ−１゜ｊ−２等により上側で妨害されることがわか
る。α。

及びγｋｌをそれぞれ内挿及び外挿による補正の係数と
しくこれら係数は検出シンチレーションに対応するパル
スの時間の関数としての既知の平均波形及び瞬時ｔ０１
．及び瞬時ｔ０．ｊ＋Ｉ間の期間θｊ、」＋１の測定値
から決定することができる）、ｋが順次ｊ−１，ｊ−２
，−−−ｊ−ｑに等しく、且つ信号Ｓｌ、ｋがシンチレ
ーションｊ−１，ｊ−２，−−−ｊ−Ｑに応答してディ
ジタル処理チャネルにより供給される、パイルアップ効
果に対し補正された値をｋのそれぞれの値について示す
ものとすると、処理チャネルの出力端子に得られるディ
ジタル信号は と書き表わせる。ここでも、」はチャネルｉに対し瞬時
ｔ（１ｗ　ｊ。１において測定された値であって、時間
間隔θ」、」１中のサンプルの和から生ずる。

この信号Ｍ、、ｊの形状を第５ｃ図に示す。

プロセッサは最后に、転送バス１５０の出力端に接続さ
れたディジタル加算段２００を具え、この加算段は第４
図に示すように４個のディジタル重み付け和形成装置２
０１〜２０４から成る。この４個の装置２０１〜２０４
は次の重み付け和：ｘ、、」＝ΣＫｔＭｔｊＱ５） Ｙ鵬・　ｊ　　：　；）ＩｔＭ目　　　　　　　　　　
　　　　　　　　　　　　　００Ｚカ、Ｊ＝ＥｊＩＭＩ
ｊ　　　　　　　　　　αηεｖａ、　Ｊ　＝　”、　
ＧＩ　Ｍ目　　　　　　　　　　　０乃を形成する。こ
こで、係数Ｋｚ　、　Ｈｔ　、　Ｊｔ　、　Ｇｔは式（
３）〜（６）（算術計算装置に対応する）に従って定め
られる重み係数のディジタル表記である。各ディジタル
重み付け和形成装置は例えばマルチプライヤ−アキュム
レータＴＤＣ１００９型（米国のＴＲＷ社製）とし、そ
の一方の入力端子がバス１５０の対応する出力信号を受
信し、他方の入力端子が補助メモリに蓄積されている重
み係数（ディジタル形態）を受信するようにする。この
タイプのマルチプライヤ−アキユムレータを使用すると
きは前記補助メモリをプロセッサ全体の動作と同期させ
る必要があり、このメモリを例えば後述する検出、シー
ケンシング兼蓄積段４００に組み込むことができる。

従ってデジタル加算段２００の出力信号Ｘヨ、Ｙ。

Ｚｍ、Ｅｊがシンチレーション処理段５００に供給され
る。第４図から明らかなように、このシンチレーション
処理１５００は４つのアンバイリング計算回路５０１〜
５０４と、２つの除算器５０５および５０６と、１つの
時間調整回路５０７とを有している。

４つの回路５０１〜５０４は同一である為、そのうちの
１つ、例えば回路５０１のみを説明する。この回路を第
６図に示してあり、この回路は減算器５１０を有し、そ
の正の第１入力端には対応するデジタル重み付け和形成
装置２０１の出力信号が供給される（回路５０１〜５０
４が装置２０１〜２０４にそれぞれ対応する）。減算器
５１０の後には第１マルチプライヤ５１１と第１記憶レ
ジスタ５１２とが接続され、この記憶レジスタの出力端
が回路５０１の出力端である。また減算器５１０の後に
は、素子５１１右よび５１２に並列に接続された第２マ
ルチプレクサ５１３および第２記憶レジスタ５１４が接
続されている。

これらマルチプライヤは時間マルチプレクサ／デマルチ
プレクサと関連する１つのマルチプライヤ回路と置換え
ることができる。減算器５１０の負入力端は記憶レジス
タ５１４の出力端に接続されている。マルチプライヤ５
１１の第２入力端は係数α。

を記憶しているメモリ４７０の出力端に接続されており
、マルチプライヤ５１３の第２入力端は係数Ｔ１９．を
記憶しているメモリ４８０の出力端に接続されている。

シンチレーションｊに対し４つのアンバイリング計算回
路５０１〜５０４の出力ｘ、　　ｙ、　　ｚ。

Ｅは次式（１９）〜（２２）によって与えられる。

各回路５０１〜５０４の素子、例えば回路５０１の素子
５１０〜５１４はフランス国特許出願第２５５２２３３
号明細書で符号１２０〜１６０で示されている回路に等
価のアンパイリング計算回路を構成する。

他の３つの回路５０２〜５０４　も回路５０１−と同じ
素子を有している。

アンパイリング計算回路５０１の出力信号Ｘは除算器５
０５の第１入力端に供給され、回路５０２の出力信号Ｙ
は除算器５０６の第１入力端に供給される。これら除算
器の各々の第２入力端はアンパイリング計算回路５０３
の出力信号Ｚが供給される。

プロセッサの出力信号でもあるシンチレーション処理段
５０００３つの出力信号は除算器５０５の出力信号Ｘ　
Ｊ　＝　Ｘ　；　／　Ｚ　Ｊと、除算器５０６の出力信
号ｙ」＝Ｙｉ／Ｚ」と、アンパイリング計算回路５０４
の出力端に接続された時間調整回路５０７の出力信号Ｅ
ｊとを以って構成される。プロセッサでは検出、シーケ
ンシング兼記憶段４００　もけれらの素子と関連する。

この段４００を第７図に示してあり、この段はまず第１
にパルス開始検出器４１０を有し、この検出器はアナロ
グ加算増幅器６４（第２および４図参照）の出力信号を
受ける。この検出器４１０の後にはクロック回路４２０
とクロック信号カウンタ４３０とが接続されている。こ
のカウンタにより計数された数は検査回路４４０に供給
され、その出力信号がシーケンシング回路４５０に供給
される。このシーケンシング回路４５０は処理チャネル
、デジタル加算段２００およびシンチレーション処理役
５００において行なわれる動作を同期化し、カウンタ４
３０の出力信号を記憶するレジスタ４６０の内容を有効
化する。レジスタ４６０は検査回路４４０に対し並列に
接続されている。このレジスタ４６０の出力端には、係
数αｊおよびαｊ、ｋがそれぞれ記憶されている第６図
につき説明した２つのメモリ４７０および４８０が接続
されている。上述した素子４１０〜４８０はフランス国
特許出願第２５５２２３３号明細書に開示されたものに
類似する検出、シーケンシング兼記憶段を構成する。

第２の実施例では外挿法を導入することなく次式（２３
）〜（２５）に応じてシンチレーション座標を計算する
ことができる。

へ　　　へ ここに常にＸ、、：Ｘ’　Ｊ／Ｚ’　Ｊおよび’Ｊｔ＝
Ｙ’Ｊ／Ｚ’Ｊである。補正係数Ｃ３，」はθｈＪ。。

とθ５１．との関数である。本例ではシンチレーション
処理段を符号６００で示し、信号Ｌ　＋　Ｙｌｌ　＋Ｚ
ｍ、を受ける３つのアンパイリング計算回路をマルチプ
ライヤ５１１の省略を以って変更しである。

これらの回路は、これらの回路の任意の１つ、例えば回
路６０１〜６０３の最初の１つに対して第８図に示す構
成を有している。回路６０１は減算器６１０を有し、こ
の減算器６１０はその第１入力端で対応するデジタル重
み付け和形成装置２０１の出力信号を受ける。減算器６
１０の後には一方では前述したようにアンパイリング計
算回路の出力端である出力端を有する記憶レジスタ６１
２が直接接続され、他方では記憶レジスタ６１２　と並
列のマルチプライヤ６１３が直接接続され、このマルチ
プライヤ６１３の後には記憶レジスタ６１４が接続され
ている。レジスタ６１４の出力信号は減算器６１０の第
２入力端に供給され、マルチプライヤ６１３の他の入力
端は、段４００に設けられ係数γを記憶しているメモリ
４８０の出力端に接続されている。他の２つの回路６０
２および６０３　も回路６０１　と同様な素子を有して
いる。アンパイリング計算回路５０４は前述した構造の
ままとし、この場合のプロセッサ１００の構造は第９図
に示す通りである。前述したように、エネルギーＥは時
間調整回路５０７の出力端に得られる。

第１０図に示す第３実施例では、プロセッサ１００は符
号７００で示す第３の型のシンチレーション処埋没を有
する。本例では、アンパイリング計算はデジタル加算段
２００の出力信号Ｘ、、Ｙい、Ｚ。

で行なわずに座標Ｘ、およびｙｌで行なわれる。

その理由は、各シンチレーションｊに対しこれら座標を
式Ｘ　１＋１１　Ｊ　＝Ｘ　ＩＩｓ　Ｊ　／　Ｚ　ｌｌ
ｌ＋　Ｊおよびｙｍｕ　ｊ　”Ｙ　ｍａｔ　Ｊ　／　Ｚ
　ｌ１ｌｓ　Ｊ　に応じて、補正されない量Ｘ、。

Ｙ、、Ｚｍから直接取出される為である。これらの信号
Ｘ、およびｙいは２つの除算器７０５および７０６の出
力端に得られ、除算器７０５はデジタル加算装置２０１
および２０３の出力信号を受け、除算器７０６はデジタ
ル加算装置２０２および２０３の出力信号を受ける。従
ってシンチレーションｊに相当する座標ｘｊ、ｙ」は、
一方では前記の測定データに基づいて、他方ではシンチ
レーションｊに妨害を及ぼす前のシンチレーションの既
に知られた座標Ｘｋ＋　　Ｖｂに基づいて次式（２６〉
および（２７）に応じてアンパイリング計算回路７０１
および７０２の出力端に得られる。

測定期間０」、」。ｌ＋　Ｏｋ＋　Ｊの関数である係数
ｒｋ＋Ｊおよび比Ｅｋ／Ｅｊは、一方では処理段に常に
ふくまれているアンパイリング計算回路５０４の出力信
号を、他方では検出シーケンシング兼記憶段４００によ
って供給される係数αおよびγを受ける追加の計算回路
７０７で計算される。本例では計算回路７０７は一方で
は、順次に受けるＥの値に基づいて順次の比Ｅ　ｋ／　
Ｅ　Ｊを計算し、他方では、どの係数ｒ、、」が式 ％式％ に応じて求められたかに基づいて積αｊ　ｒｗｒｉを計
算する。アンパイリング計算回路７０１および７０２は
回路６０１および６０２の構成に類似する構成を有する
。前述したように、エネルギーＥは時間調整回路５０７
の出力端に得られる。

本発明は説明され、かつ示された実施例に限定されず、
その多くの代案は本発明の範囲を逸脱することなく実行
できることは理解されるべきである。例えば、処理すべ
きシンチレーションの数を減少する振幅制限回路が具え
られ、従って（しきい値、エネルギ窓等を用いて）計算
は選択されたシンチレーションについてのみ実行される
。他方、第４図、第９図および第１０図に示された各実
施例で、２つではなくて１つの分割器のみを使用する必
要があるので時間多重回路が具えられている。

積重ねられない計算回路の数を減らすために時間多重回
路がまた具えられているから、第４図に示された実施例
の４つの回路５０１〜５０４、第９図に示された実施例
の４つの回路６０１〜６０３と５０４、あるいは第１０
図に示された実施例の３つの回路７０１、７０２．５０
４の代わりに積重ねられない唯一の計算回路を使用する
必要がある。このセクションで提案された代案のシリー
ズは第１１図〜第１６図による別の実施例にまた適用可
能である。

処理装置の出力の信号ｘ、　　ｙおよび已に基づく現在
のガンマカメラで使用された線形誤差およびエネルギ誤
差を修正する手段を考慮すると、２あるいはＥの座標の
計算に任意に使用できる。その場合、なされた選択に依
存して、これらの量の１つのみが計算でき、そしてこの
選択に対して特定の修正が行われかつ上記の手段によっ
て実行される計算から他の量が推定される。ディジタル
加算段２００は信号ｘ、、ｙ、、ｚ、あパイｆｔＸ、　
、　Ｙ、　。

Ｅｊをそれぞれ供給する３つのディジタル加重和形成装
置のみを具えている。さらにシンチレーション処理段５
００は３つの積重ねられない計算回路のみを具えている
。第４図、第９図および第１０図に類似する第１１図〜
第１３図は、３つのチャネルＸ。

Ｙ、Ｚのみが使用される場合の処理装置の変形を示し、
一方、再び第４図、第９図および第１０図に類似する第
１４図〜第１６図は、３つのチャネルＸ。

Ｙ、　　Ｚのみが使用される場合の処理装置の変形を示
している。

他方、シンチレーション率を制御することによって低周
波数における動作を可能にするために、検出によって制
御される読取り／書込みＦＩＦＯメモリ、シーケンシン
グ・蓄積段４００がディジタル加算段から上向きに配列
できると言うことにまた注意すべきである。

最後に、バス１５０は入力素子あるいはアクセス素子を
形成する処理装置に組入れられるか、あるいはそこに含
まれることなくそれに接続されるかのいずれかであるこ
とにまた注意すべきである。

第１７図に示されている本発明による加重和形成装置は
、加重和が形成されるべき信号を第１成形回路２０９を
介して順次受信するディジタルマルチプライヤ２２０、
加算器／累算器２３０、および第２成形回路２４０を具
えている。第１成形回路２０９は受信すると以前に通過
した回路によって乱された信号の形を回復するのに本質
的に役立ち、一方、第２成形回路２４０は成形に加えて
、電流利得および／またはインピーダンス整合を実現し
ている。

ディジタルメモリ２５０は上記の信号に適用すべき加重
係数をディジタルマルチプライヤに供給する。商用に利
用できる集積回路ディジタルマルチプライヤ（そのいく
つかは加算器／累算器をまた組入れている）は標識デー
タならびに非標識データで動作できる。このようにして
、正あるいは負の加重係数はディジタルメモリ中に蓄積
できる。

第１成形回路２０９とディジタルマルチプライヤ２２０
の間に処理回路２１０が直接に接続されている。

回路２１０は今後説明することになるクロック信号によ
って制御される。本実施例では、（変数０までの領域を
含んでいる）（好ましくは可変の）しきい値を含むディ
ジタルレジスタ２１１　は処理回路２１０に接続されて
いる。処理回路２１０は上記のしきい値以下の消去信号
に対する回路、あるいはさらに複雑な構造を有する回路
によって簡単に形成できる。

第１の実施例では、ディジタルメモリ２５０はＲＯＭで
ある。そこに蓄積された係数は製造中に永久的に固定さ
れる。もっと精巧な実施例では、メモリ２５０はＲＡＭ
であってもよい。次に加重係数は付加ワイヤあるいはマ
イクロプログラム回路（マイクロプロセッサ、マイクロ
コンピュータ・・・）によって修正される。

本発明による加重和計算装置の動作は、装置中の種々の
点に存在する信号波形を示している第１８図を参照して
今後説明されよう。

成形回路２０９０入力に存在するディジタル信号は参照
記号１，２．・・・ｌ　　１＋・・・ｊ　　ｐ＋・・・
によって表わされ、第１８ａ図に示されている。成形の
あと、これらの信号は第１８ｂ図に示されているクロッ
ク信号のリズムで処理回路２１０によって受信され、か
つそれによってディジタル信号Ｓ１．Ｓ２．・・・、Ｓ
、。

・・・の到着は同期される。このクロック信号は接続２
１２で受信される。記載された実施例では、回路２１１
はしきい値を規定し、かつ上記のしきい値より大きいか
／等しいか、あるいは小さいかのいずれかに依存して、
回路２０９の出力信号はそれぞれディジタルマルチプラ
イヤ２２０に印加されるか印加されないかのいずれかで
ある。

処理回路２１０の出力に存在する信号は接続２２２に印
加された信号のリズムで各加重係数によってこのように
乗算される。この信号は第１８ｃ図に示され、かつ第１
８ｂ図に示されたものと同じであるが、しかし信号の伝
達に必要な期間だけそれに対して遅延される。加重係数
は第１８ｄ図に示され、接続２５２に存在し、かつ第１
８ａ図に示された信号に同相である信号のリズムでアド
レスされているメモリ２５０によって供給されている。

加算器／累算器２３０はその入力に印加された加重ディ
ジタル信号で逐次加算動作を実行し、すなわち、第１８
ｂ図に示されたものと同じであるが、信号伝播時間を補
償するためにそれに対して（以前のケース以外の態様で
）また遅延されている第１８ｅ図に示された信号のリズ
ムで実行する。第１８ｅ図に示された信号は接続２３２
で受信され、接続２３４は加算器／累算器を０にリセッ
トする信号（第１８ｆ図を見よ）の供給を与えている。

最後に、第１ｈ図は成形回路２４０の接続２４２に印加
され、かつ回路２４０の出力で利用可能な所望の加重和
信号を作る確認信号を示している。この和信号は第１８
ｈ図に示されている（その到着前の状態は高インピーダ
ンス状態として規定されている）。

本発明の範囲内で実現できる前述の実施例あるいは代案
において、本発明による加重和計算装置はシンチレーシ
ョンカメラの分野で重要な適用を見付けることができる
。

【図面の簡単な説明】

第１及び２図は従来のシンチレーションカメラ及び本発
明シンチレーションカメラの構成を夫々示す接続配置図
、 第３図はｐ個の処理チャネルの各々の変換及び積分装置
の１例を示す回路図、 第４図は本発明シンチレーションカメラのプロセッサの
第１例を示す回路図、 第５ａ〜５Ｃ図は特定のパイルアップを行う近似シンチ
レーション光に関連する個別の信号、このパイルアップ
から生ずる総合信号、チャネルｉに対する時間インター
バルθ４．．。１中サンプルの加算から得た測定値（こ
の値は瞬時ｔ。１．。１に測定された）を表わす信号形
状を夫々示す波形図、第６図はシンチレーション処理段
のアンパイリング計算回路を示す接続回路図、 第７図は検出、シーケンス及び記憶段の１例を示す回路
図、 第８図は第６図のアンパイリング計算回路の変形例を示
す接続回路図、 第９図は第８図の変更例の計算回路を設けた本発明シン
チレーションカメラのプロセッサの他の例の構成を示す
接続配置図、 第１０図はシンチレーション処理段の第３例の回路を設
けた本発明シンチレーションカメラのプロセッサの第３
例の構成を示す回路図、 第１１〜１３図並びに第１４〜１６図は、３つの計算チ
ャネルｘ、　ｙ、　　ｚ又はＸ、　Ｙ、　Ｅのみを夫々
用いる場合のプロセッサの変更例を示す第４．９．１０
図につき説明した所と同様の回路図、 第１７図は本発明による重み付和形成装置の１例を示す
回路図、 第１８図は第１７図の装置の種々の個所の信号を示す波
形図である。 １０・・・シンチレーション結晶 ２０・・・コリメータ　　　３０・・・光ガイド５０・
・・光電子増倍管　　６０・・・処理チャネル１００・
・・プロセッサ ６１・・・増幅兼フィルタ回路 ６２・・・時間調整回路 ６３・・・変換兼積分装置 ６４・・・アナログ加算増幅器 ４００・・・検出、シーケンシング兼蓄積段３１０・・
・Ｄ／Ａ変換回路 ３１１．３１３・・・レジスタ ３１２・・・加算器　　　　１５０・・・バス２００・
・・ディジタル加算段 ２０１〜２０４・・・ディジタル重み付け和形成装置４
７０　・・・メモリ ５００、７００・・・シンチレーション処理役５０１〜
５０４．６０１〜６０３．７０１．７０２・・・アンパ
イリング計算回路 ５０５、５０６．７０５．７０６・・・除算器５０７・
・・時間調整回路 ５１０・・・減算器 ５１１、５１３．６１３・・・マルチプライヤ５１２、
５１４．６１２．６１４・・・記憶レジスタ６１０・・
・減算器　　　　７０７・・・計算回路４１０・・・パ
ルス開始検出器 ４２０・・・クロック回路 ４３０・・・クロック信号カウンタ ４４０・・・検査回路 ４５０・・・シーケンシング回路 ４６０・・・レジスタ

Claims (1)

1. 【特許請求の範囲】 １、コリメータと共に配設するシンチレーション結晶で
   、受け入れた各光子をシンチレーションに変換するシン
   チレーション結晶と、各シンチレーションを電流に変換
   する作用をするｐ個の光検出器のアレイの入射窓に前記
   シンチレーション結晶を結合する光ガイドと、前記光検
   出器の出力信号を受信し、シンチレーションの強度に顕
   著に関連し、また対応のシンチレーションと各光検出器
   の間の距離に関連するｐ個の特性電気信号を供給するｐ
   個のアクイジション（処理）チャネルと、シンチレーシ
   ョン点ｊの座標ｘ＿ｊ、ｙ＿ｊと、その対応のエネルギ
   ーＥ＿ｊを供給する作用を行うプロセッサを具えてなる
   シンチレーションカメラにおいて、 （Ａ）前記ｐ個のアクイジション（処理）チャネルは前
   記光検出器の出力信号をサンプルし、得られたサンプル
   をＡ／Ｄ変換して加算を行った後、ｐ個のディジタル信
   号をプロセッサの入力に供給する如く構成し、 （Ｂ）該プロセッサ自体は次を有し、 （ａ）前記ｐ個のディジタル信号を転送する母線、 （ｂ）ｐ個のアクイジションチャネルの出力信号をベー
   スとする４個のディジタル信号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍ
   、Ｅ＿ｍを供給する４個のディジタル重み付き和形成装
   置を有するディジタル加算段、 （ｃ）アンパイル計算回路と、２個の分周器を有し、信
   号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍ、Ｅ＿ｍを基として３個の座
   標及びエネルギー信号ｘ、ｙ、Ｅを供給するシンチレー
   ションプロセス段、 （Ｃ）一方において前記ｐ個のアクイジションチャネル
   の各素子と、プロセッサの各素子を同期させるめの各種
   クロック信号を供給し、他方においてはシンチレーショ
   ンプロセス段に対する修正係数を供給するため前記光検
   出器のｐ個の出力信号の和に対応する信号を受信する検
   出、シーケンス化及び蓄積段を具えてなる ことを特徴とするシンチレーションカメラ。 ２、シンチレーションプロセス段は、それぞれ４個のデ
   ィジタル信号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍ、Ｅ＿ｍを受信し
   、４個の信号■、■、■、■を供給する４個のアンパイ
   ル計算回路と、それぞれ２個の信号ｘ＝■／■及びｙ＝
   ■／■を供給する２個の分周器を有しており、３個の信
   号ｘ、ｙ、Ｅは第１分周器と、第２分周器の出力信号及
   び時間再整合（タイムリアライメント）回路の出力信号
   により形成され、該時間再整合回路は第４アンパイル計
   算回路の出力信号を受信し、修正係数はシンチレーショ
   ンプロセス段の４個のアイパイル計算回路に対する外挿
   及び内挿、それぞれα及びγによる修正を行う係数であ
   ることを特徴とする特許請求の範囲第１項記載のシンチ
   レーションカメラ。 ３、４個のアンパイル計算回路はそれぞれ減算器を有し
   、その第１入力は対応の変換・積分装置の出力信号を受
   信し、該減算器の後位には一方において第１乗算器と第
   １蓄積レジスタが後続し、また他方において第２乗算器
   と第２蓄積レジスタが後続し、これら第２乗算器と第２
   蓄積レジスタは第１乗算器及び第１蓄積レジスタと並列
   に接続されており、該第２蓄積レジスタの出力を前記減
   算器の第２入力に接続し、第１乗算器の第２入力は係数
   αを記憶するメモリの出力に接続し、一方第２乗算器の
   第２入力は係数γを記憶するメモリの出力に接続してな
   ることを特徴とする特許請求の範囲第２項記載のシンチ
   レーションカメラ。 ４、乗算器を、タイムマルチプレクサ／デマルチプレク
   サが附属している乗算回路で置換えた特許請求の範囲第
   ３項記載のシンチレーションカメラ。 ５、初めの３個のアンパイル計算回路の各々は、対応の
   ディジタル加算装置の出力信号を第１入力に受信する減
   算器を有し、これに後続して一方には出力がアンパイル
   計算回路の出力となる第３蓄積レジスタを有し、さらに
   他方においてはこれと並列に第３乗算器と、これに後続
   する第４蓄積レジスタを有し、該第４蓄積レジスタの出
   力を減算器の第２入力に接続し、該第３乗算器の他の入
   力を係数γを記憶するメモリの出力に接続することを特
   徴とする特許請求の範囲第１項記載のシンチレーション
   カメラ。 ６、シンチレーションプロセス段は３個のアンパイル計
   算回路と、２個の分周器と、１個の時間再整合回路と、
   １個の付加的計算回路を有し、前記２個の分周器は２個
   の信号Ｘ＿ｍ＝Ｘ＿ｍ／Ｚ＿ｍとｙ＿ｍ＝Ｙ＿ｍ／Ｚ＿
   ｍを供給するため信号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍを受信し
   、初めの２つのアンパイル計算回路は前記信号ｘ＿ｍ、
   ｙ＿ｍを受信して信号ｘ、ｙを供給し、第３アンパイル
   計算回路は信号Ｅ＿ｍを受信して信号＠Ｅ＠を供給し、
   付加的計算回路は一方に前記信号＠Ｅ＠を受信し、他方
   には前記修正係数を受信し、これによって前記第１及び
   第２アンパイル計算回路に付加的修正係数Γを供給する
   ことを特徴とする特許請求の範囲第１項記載のシンチレ
   ーションカメラ。 ７、コリメータと共に配設するシンチレーション結晶で
   、受け入れた各光子をシンチレーションに変換するシン
   チレーション結晶と、各シンチレーションを電流に変換
   する作用をするｐ個の光検出器のアレイの入射窓に前記
   シンチレーション結晶を結合する光ガイドと、前記光検
   出器の出力信号を受信し、シンチレーションの強度に顕
   著に関連し、また対応のシンチレーションと各光検出器
   の間の距離に関連するｐ個の特性電気信号を供給するｐ
   個のアナログアクイジション（処理）チャネルと、シン
   チレーション点ｊの座標ｘ＿ｊ、ｙ＿ｊと、その対応の
   エネルギーＥ＿ｊを供給する作用を行うプロセッサを見
   えてなるシンチレーションカメラにおいて、 （Ａ）前記ｐ個のアクイジション（処理）チャネルは前
   記光検出器の出力信号の増幅、濾波及びサンプルを行い
   、得られたサンプルをＡ／Ｄ変換して加算を行った後、
   ｐ個のディジタル信号をプロセッサの入力に供給する如
   く構成し、 （Ｂ）該プロセッサ自体は次を有し、 （ａ）前記ｐ個のディジタル信号を転送する母線、 （ｂ）ｐ個のアクイジションチャネルの出力信号をベー
   スとする３個のディジタル信号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍ
   またはＸ＿ｍ、Ｙ＿ｍ、Ｅ＿ｍをそれぞれ供給する３個
   のディジタル荷重（ウェイト）加算装置を有するディジ
   タル加算段、 （ｃ）アンパイル計算回路と、２個の分周器を有し、信
   号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍまたはＸ＿ｍ、Ｙ＿ｍ、Ｅ＿
   ｍを基として３個の座標及びエネルギー信号ｘ、ｙ、Ｅ
   を供給するシンチレーションプロセス段、 （Ｃ）一方において前記ｐ個のアクイジションチャネル
   の各素子と、プロセッサの各素子を同期させるめの各種
   クロック信号を供給し、他方においてはシンチレーショ
   ンプロセス段に対する修正係数を供給するため前記光検
   出器のｐ個の出力信号の和に対応する信号を受信する検
   出、シーケンス化及び蓄積段を具えてなる ことを特徴とするシンチレーションカメラ。 ８、シンチレーションプロセス段は３個のアンパイル計
   算回路を有し、これらはそれぞれ前記ディジタル信号Ｘ
   ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍまたはＸ＿ｍ、Ｙ＿ｍ、Ｅ＿ｍを
   受信し、これらより３個の信号■、■、■または■、■
   、■をそれぞれ供給し、さらに２個の分周器を有し、こ
   れらは２つの信号ｘ＝■／■及びｙ＝■／■またはｘ＝
   ■／■及びｙ＝■／■をそれぞれ供給し、前記３個の信
   号ｘ、ｙ、Ｅは第１分周器、第２分周器及び時間再整合
   回路の出力信号によって形成され、この時間再整合回路
   は第３アンパイル計算回路の出力信号を受信し、修正係
   数はシンチレーションプロセス段の３個のアンパイル計
   算回路用にα及びγの外挿及び内挿によって修正を行う
   係数である特許請求の範囲第７項記載のシンチレーショ
   ンカメラ。 ９、３個のアンパイリング計算回路の各々が減算器を具
   え、該減算器の第１入力端子が、対応する変換兼積分装
   置の出力信号を受信し、前記減算器に一方では第１マル
   チプライヤ及び第１記憶レジスタを、他方ではこれら第
   １マルチプライヤ及び第１記憶レジスタに並列に接続さ
   れる第２マルチプライヤ及び第２記憶レジスタをそれぞ
   れ後続させ、前記第２レジスタの出力端子を減算器の第
   ２入力端子に接続し、かつ前記第１マルチプライヤの第
   ２入力端子を、係数αを記憶させるメモリの出力端子に
   接続すると共に、第２マルチプライヤの第２入力端子を
   、係数γを記憶させるメモリの出力端子に接続したこと
   を特徴とする特許請求の範囲第８項に記載のシンチレー
   ションカメラ。 １０、前記マルチプライヤを時間マルチプレクサ／デマ
   ルチプレクサに関連する単一のマルチプライヤ回路と置
   換することを特徴とする特許請求の範囲第９項に記載の
   シンチレーションカメラ。 １１、３個のアンパイリング計算回路の各々が減算器が
   具え、該減算器の第１入力端子が、対応するディジタル
   加算装置の出力信号を受信し、前記減算器に一方では、
   出力端子がアンパイリング計算回路の出力端子でもある
   第３記憶レジスタを、他方では第３記憶レジスタに並列
   に第３マルチプライヤ及び第４記憶レジスタをそれぞれ
   後続させ、第４記憶レジスタの出力端子を減算器の第２
   入力端子に接続し、第３マルチプライヤの他の入力端子
   を、係数γを記憶させるメモリの出力端子に接続したこ
   とを特徴とする特許請求の範囲第７項に記載のシンチレ
   ーションカメラ。 １２、シンチレーション処理段が、３つのアンパイリン
   グ計算回路と、２つの除算器と、時間調整回路と、１つ
   の追加の計算回路とを具え、前記２つの除算器は、２つ
   の信号ｘ＿ｍ＝Ｘ＿ｍ／Ｚ＿ｍ及びｙ＿ｍ＝Ｙ＿ｍ、／
   Ｚ＿ｍ又は信号Ｘ＿ｍ、Ｙ＿ｍ、Ｅ＿ｍをそれぞれ供給
   するため、或いは２つの信号ｘ＿ｍ＝Ｘ＿ｍ／Ｅ＿ｍ及
   びｙ＿ｍ＝Ｙ＿ｍ／Ｅ＿ｍをそれぞれ供給するために信
   号Ｘ＿ｍ、Ｙ＿ｍ、Ｚ＿ｍを受信し、最初の２つのアン
   パイリング計算回路が前記信号ｘ＿ｍ、ｙ＿ｍを受信し
   て、信号ｘ、ｙを供給し、第３アンパイリング計算回路
   が信号Ｚ＿ｍ又はＥ＿ｍを受信して、信号Ｅを供給し、
   前記追加の計算回路が、一方では前記信号Ｅを受信し、
   他方では第１及び第２アンパイリング計算回路に追加の
   補正係数Γを供給するために補正係数を受信するように
   したことを特徴とする特許請求の範囲第１項に記載のシ
   ンチレーションカメラ。 １３、前記除算器を時間マルチプレクサ／デマルチプラ
   イヤに関連する単一の除算回路と置換することを特徴と
   する特許請求の範囲第１〜１２項のいずれか一項に記載
   のシンチレーションカメラ。 １４、前記アンパイリング計算回路を時間マルチプレク
   サ／デマルチプレクサに関連する単一のアンパイリング
   計算回路と置換することを特徴とする特許請求の範囲第
   １〜１３項のいずれか一項に記載のシンチレーションカ
   メラ。 １５、シンチレーションの処置回数を減らすために振幅
   制限回路を設けたことを特徴とする特許請求の範囲第１
   〜１４項のいずれか一項に記載のシンチレーションカメ
   ラ。 １６、前記ＦＩＦＯメモリをｐ個の処理チャネルの各出
   力端子又は各ディジタル重み付け和形成装置の上流に接
   続したことを特徴とする特許請求の範囲第１〜１５項の
   いずれか一項に記載のシンチレーションカメラ。 １７、バスをプロセッサに、該プロセッサ内に含まれな
   いように接続したことを特徴とする特許請求の範囲第１
   〜１６項のいずれか一項に記載のシンチレーションカメ
   ラ。 １８、重み付け和形成装置が、重み付け加算値を形成す
   るためにディジタル信号を順次受信する第１波形整形回
   路と、処理回路と、第１入力端子が前記処理回路の出力
   信号を受信するディジタルマルチプライヤと、該ディジ
   タルマルチプライヤの連続出力信号に対する加算器／累
   算器と、前記重み付け和形成装置の出力信号を供給する
   ために仕える第２波整形回路とを直列に接続したものを
   具え、前記処理回路を、前記重み付け和形成装置の入力
   端子にディジタル信号を供給するリズムを決定するクロ
   ック信号によって制御し、前記処理回路に（可変とする
   こともある）スレッショールド値を供給するために、該
   処理回路にディジタルレジスタを関連させ、前記ディジ
   タルマルチプライヤの第２入力端子が、前記ディジタル
   信号に供給すべき重み付け係数を供給するた仕えるディ
   ジタルメモリの出力信号を受信するようにしたことを特
   徴とする特許請求の範囲第１〜１７項のいずれか一項に
   記載のシンチレーションカメラ。 １９、前記ディジタルメモリをＲＯＭとしたことを特徴
   とする特許請求の範囲第１３項に記載のシンチレーショ
   ンカメラ。 ２０、前記ディジタルメモリをＲＡＭとし、該ＲＡＭに
   係数を変更する追加回路を関連させるようにしたことを
   特徴とする特許請求の範囲第１８項に記載のシンチレー
   ションカメラ。 ２１、前記係数変更用の追加回路をワイヤード回路とし
   たことを特徴とする特許請求の範囲第２０項に記載のシ
   ンチレーションカメラ。 ２２、前記係数変更用の追加回路をマイクロプロセッサ
   又はマイクロコンピュータの如きマイクロ・プログラム
   回路としたことを特徴とする特許請求の範囲第２０項に
   記載のシンチレーションカメラ。