JP2534503B2 - シンチレ−シヨンカメラ - Google Patents

シンチレ−シヨンカメラ

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JP2534503B2
JP2534503B2 JP62172050A JP17205087A JP2534503B2 JP 2534503 B2 JP2534503 B2 JP 2534503B2 JP 62172050 A JP62172050 A JP 62172050A JP 17205087 A JP17205087 A JP 17205087A JP 2534503 B2 JP2534503 B2 JP 2534503B2
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    • G01T1/1641—Static instruments for imaging the distribution of radioactivity in one or two dimensions using one or several scintillating elements; Radio-isotope cameras
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Description

【発明の詳細な説明】 本発明はコリメータと共に配設するシンチレーション
結晶で、受け入れた各光子をシンチレーションに変換す
るシンチレーション結晶と、各シンチレーションを電流
に変換する作用をするｐ個の光検出器のアレイの入射窓
に前記シンチレーション結晶を結合する光ガイドと、前
記光検出器の出力信号を受信し、シンチレーションの強
度に顕著に関連し、また対応のシンチレーションと各光
検出器の間の距離に関連するｐ個の特性電気信号を供給
するｐ個のアクイジション（処理）チャネルと、シンチ
レーション点ｊの座標xj,yjと、その対応のエネルギーE
jを供給する作用を行うプロセッサを具えてなるシンチ
レーションカメラに関するものである。
器官の内側の放射線分布の像を測定するためには、医
療診断により特にシンチグラフィ原理を用いる。この方
法は、放射性元素を患者の器官に導入し、これによりこ
れら器官が健康であるか否かに応じて器官に集まると云
う事実に基づくものである。放出されたガンマ線の強度
を測定することにより器官内の放射性元素の分布が示さ
れ、従ってこれを診断の補助としている。この種の測定
はシンチレーションカメラによって行っている。
従来、この種のシンチレーションカメラ、例えばアン
ガー型カメラ（物理学者アンガーが最初に提案し、その
原理は米国特許第3,011,057号明細書に記載されてい
る）では、検査対象の放射線分布を表わすガンマ線が、
コリメータを通過した後シンチレーション結晶に透過す
る。次いでこの結晶内に発生したシンチレーション光点
は、この結晶と光電子増倍管との間を光結合する光ガイ
ドを通過した後、一連の光電子増倍管によって検出され
る。これら光電子増倍管は、光学部材（結晶及び光ガイ
ド）の前方に配列してそのほぼ全面に覆うと共に発生す
るシンチレーション光のエネルギーを測定可能な電気信
号に変換する。
これがため、各光電子増倍管に対応してアナログ処理
チャネルを設け、この処理チャネルによって光電子増倍
管からの信号を順次増倍し、積分し、波形整形する。こ
れら処理チャネルからの出力信号Ｓi,jをプロセッサに
与え、これにより推定で、シンチレーション光点ｊの座
標xj及びyj並びにそのエネルギーEj（ｊは対応する処理
チャネルを示す）を測定し決定する。このプロセッサ
は、数種類の計算装置を具えるが、実際上はそれらのう
ちバリーセンタ（すなわち、シンチレーション中心（ce
ntroid））を決める２種類の計算装置が必須のものであ
る。
そのような計算装置では量xj,yj,Ejを次式で求める。
又、これらの式は次式で表わすことができる。
ここに係数Gi,Ki,Hi,Jiはｐ個の光電子増倍管の各々
の軸線の位置に対する重み係数である。
更に、かかる対数計算装置では量xj,yj,Ejを次式で表
わすことができる。
重み係数は、この場合にも、ｐ個の光電子増倍管の各
々の軸線の位置に関連させる。式（７），（10），（1
1）における上付け文字＋，−は光電磁増倍管のｘ座標
が正か負かを示し、式（８），（12），（13）における
上付け文字＋，−は光電磁増倍管のｙ座標が正か負かを
示す。
かように、使用する計算に関係なく、一般にシンチレ
ーションカメラには、重み付の和を計算する装置を設
け、この装置を加算増幅器を有する抵抗回路網により構
成する。この種のカメラでは、前のシンチレーション光
点に関連する信号を零に設定する前にシンチレーション
光点に関する計算を行うことができず、従って最大計算
速度が制限されることになる。計算速度を増大させるた
めに、例えば、電気信号の持続幅を減少させるか又はア
ナログ回路による積分時間を減少させる等の手段が提案
されている。しかし、かかる減少を行うと、カメラの固
有の特性、特に空間及びスペクトル解像度が減少してし
まう。
フランス国特許願、FR−Ａ−2552233号（特開昭60−8
8383号）において、本発明者は測定開始のたびに予め電
気信号を零値にリセットする必要のないディジタル放射
線測定装置を提案した。これは、検出されたシンチレー
ション光、従って、これに対応する電気信号又はパルス
の部分的パイルアップが可能となることを意味する。
本発明の目的は、ｐ個の処理チャネル及びプロセッサ
に部分的に配列され、且つ左程高価でない変換器によっ
てA/D変換及びこれに続くディジタル積分を行い得るよ
うにした簡単な電子回路設計の上述した装置の所定の構
成素子を組込んだ新規なシンチレーションカメラを提供
せんとするにある。
本発明はコリメータと共に配設するシンチレーション
結晶で、受け入れた各光子をシンチレーションに変換す
るシンチレーション結晶と、各シンチレーションを電流
に変換する作用をするｐ個の光検出器のアレイの入射窓
に前記シンチレーション結晶を結合する光ガイドと、前
記光検出器の出力信号を受信し、シンチレーションの強
度に顕著に関連し、また対応のシンチレーションと各光
検出器の間の距離に関連するｐ個の特性電気信号を供給
するｐ個のアクイジション（処理）チャネルと、シンチ
レーション点ｊの座標xj,yjと、その対応のエネルギーE
jを供給する作用を行うプロセッサを具えてなるシンチ
レーションカメラにおいて、 （Ａ）前記ｐ個のアクイジション（処理）チャネルは前
記光検出器の出力信号をサンプルし、得られたサンプル
をA/D変換して加算を行った後、ｐ個のディジタル信号
をプロセッサの入力に供給する如く構成し、 （Ｂ）該プロセッサ自体は次を有し、 （ａ）前記ｐ個のディジタル信号を転送する母線、 （ｂ）ｐ個のアクイジション チャネルの出力信号をベ
ースとする４個のディジタル信号Xm,Ym,Zm,Emを供給す
る４個のディジタル重み付き和形成装置を有するディジ
タル加算段、 （ｃ）アンパイリング計算回路と、２個の分周器を有
し、信号Xm,Ym,Zm,Emを基として３個の座標及びエネル
ギー信号x,y,Eを供給するシンチレーションプロセス
段、 （Ｃ）前記ｐ個のアクイジションチャネルの各素子と、
プロセッサの各素子を同期させるための各種クロック信
号を供給するとともに、シンチレーションプロセス段に
対する修正係数を供給するため前記光検出器のｐ個の出
力信号の和に対応する信号を受信する検出、シーケンス
化及び蓄積段を具えてなることを特徴とする。
例えばヨーロッパ特許願第0166169号にはA/D変換をプ
ロセッサでのみ行うようにしたシンチレーションカメラ
が記載されている。この場合に高精度構成要素を必要と
した大変高価となる。
次に、図面につき本発明を説明する。
第１図に示す従来のシンチレーションカメラはコリメ
ータ20が設けられたシンチレーション結晶10を具えてい
る。このシンチレーション結晶は、受信された各光子を
シンチレーション光に変換するもので、光ガイド30を経
てＰ個の光検出器50（本例では光電子増倍管）のアレー
の入射窓に結合される。光電子増倍管50は各シンチレー
ション光を電流に変換し、この電流を次いでＰ個の完全
なアナログ処理チャネル60により処理する。これら処理
チャネルエ60は光電子増倍管50の出力信号の増幅、フィ
ルタリング、積分及び整形を行い、これらチャネルの後
段に座標xj,yj及びエネルギーEjを出力するプロセッサ1
00が接続される。
第２図は、本発明のシンチレーションカメラの一実施
例を示すもので、本発明に従った第１図の変更を示すも
のである。第２図において、Ｐ個の処理チャネル60は従
来のカメラのように完全なアナログでなく、Ｐ個のディ
ジタル信号Ｍi,j（ｉ＝1,2,−−−Ｐ）をプロセッサ100
の入力端子に供給する。この場合、Ｐ個の処理チャネル
それぞれは対応する光電子増倍管の出力信号の増幅、フ
ィルタリング及びサンプリングを行い、得られたサンプ
ル値をA/D変換した後にディジタルサンプルの加算を行
う。Ｐ個のディジタル信号の各々の値は対応する光電子
増倍管50の出力電流の値に関連し、従って初期シンチレ
ーション光の強度の一部分に関連するが、シンチレーシ
ョン光のパイルアップレートに従って相違する（シンチ
レーション強度の前記一部分自体は光学ブロックの構成
に関連し、特にシンチレーション発光点から各光電子増
倍管までの距離に関連する）。パイルアップがない場合
のこれら信号の各々の値をＳi,jで表わし、パイルアッ
プがある場合のこれらの値の推定値をi,jで表わすも
のとする。
上述の機能を実現するために、Ｐ個の処理チャネルの
各々は対応する光電子増倍管50の出力信号を受信する増
幅兼フィルタリング回路61と、時間調整回路62と、対応
する回路62の出力信号の順次のサンプリング、得られた
信号のA/D変換及びその加算を行う変換兼積分装置63と
の直列接続を具える。更に、増幅兼フィルタ回路61のＰ
個の出力信号を受信するＰ個の入力端子を有するアナロ
グ加算増幅器64を設け、その出力信号を後述する検出、
シーケンシング兼蓄積段400内にあるパルススタート検
出器に供給する。Ｐ個の各変換兼積分装置63の出力信号
はプロセッサ100に、できればＰ個のFIFOメモリを経て
供給する。この場合、シンチレーションの出力を制御す
ることによりその後の処理を遥かに周波数で行うことが
可能になる。このFIFOメモリのアレーは実際にはその後
の計算の速度の低減を可能にする。実際上シンチレーシ
ョンの平均到来頻度（例えば500000シンチレーション／
秒の平均リズムに対し２マイクロ秒）に応じた速度で計
算でき、シンチレーションの任意の高い到来頻度に応じ
た速度（従来のカメラでは約0.2マイクロ秒）で計算し
なくてよい。ここで使用する変換兼積分装置63はフラン
ス国特許出願FR−A2552233号に開示されているものと同
等のもので、第３図に示す実施例ではサンプリング兼D/
A変換回路310とこれに後続する加算器311とを具えてい
る。加算器311の出力端子をこの加算器の出力信号を蓄
積する第１レジスタ312に接続し、この第１レジスタの
出力信号をこの加算器311の第２入力端子に供給すると
共に、この加算器311の出力端子をこの加算器311の出力
信号を蓄積する第２レジスタ313に接続する。この第２
レジスタ313の出力信号がこの変換兼積分装置の出力信
号であり、この装置はサンプルが到来する度に累積加算
とその結果の蓄積を行う。これらの動作は後に説明する
検出、シンチレーション兼蓄積段400の制御の下で行わ
れる。
プロセッサ100は処理チャネルＰ個の出力信号を受信
し、各シンチレーションｊの座標xj,yj及びエネルギーE
jを別々に決定する種々の計算装置を具え、算術計算装
置の場合には式（１）〜（６）を用い、対数計算装置の
場合には式（７）〜（13）を用いる。
より詳しく説明すると、プロセッサ100は算術計算装
置の場合には第４図に示すように構成する。このプロセ
ッサ100は、先ず、Ｐ個の処理チャネルの出力端子に存
在するディジタル信号Ｍi,jを転送するバス150を具え
る。これらチャネルの１つ、例えばチャネルｉについ
て、時間的グループ化した数個のシンチレーションと関
連する個々のアナログ信号を第5a図に示し、これら個々
の信号の合成パイルアップ信号を第5b図に示す。これら
の図からシンチレーションｊが数個のシンチレーション
ｊ−1,j−２等により上側で乱されることがわかる。α
ｊ及びγk,jをそれぞれ内挿及び外挿による補正の係数
とし（これら係数は検出シンチレーションに対応するパ
ルスの、時間の関数としての既知の平均波形と、瞬時ｔ
o,j及び瞬時ｔo,j＋１間の期間θj,j＋１の測定値とか
ら決定することができる）、ｋが順次ｊ−1,j−2,−−
−Ｊ−ｑをとるものとし、且つ、信号i,kがシンチレ
ーションｊ−1,j−2,−−−Ｊ−ｑに応答してディジタ
ル処理チャネルにより供給される、パイルアップ効果に
対し補正された値を、ｋのそれぞれの値について示すも
のとすると、処理チャネルの出力端子に得られるディジ
タル信号は、 と書き表わせる。ここでＭi,jはチャネルｉに対し瞬時
ｔo,j＋１において測定された値であって、時間間隔θ
j,j＋１中のサンプルの和から生ずる。この信号Ｍi,jの
形状を第5c図に示す。
プロセッサはさらに、転送バス150の出力端に接続さ
れたディジタル加算段200を具え、この加算段は第４図
に示すように４個のディジタル重み付け和形成装置201
〜204から成る。この４個の装置201〜204は次の重み付
け和： を形成する。ここで、係数Ki,Hi,Ji,Giはは式（３）〜
（６）（算術計算装置に対応する）に従って定められる
重み係数のディジタル表記である。各ディジタル重み付
け和形成装置は例えばマルチプライヤ−アキュムレータ
TDC1009型（米国のTRW社製）とし、その一方の入力端子
がバス150の対応する出力信号を受信し、他方の入力端
子が補助メモリに蓄積されている重み係数（ディジタル
形態）を受信するようにする。このタイプのマルチプラ
イヤ−アキュムレータを使用するときは前記補助メモリ
をプロセッサ全体の動作と同期させる必要があり、この
メモリを例えば後述する検出、シーケンシング兼蓄積段
400に組み込むことができる。
従ってデジタル加算段200の出力信号Xm,Ym,Zm,Emがシ
ンチレーション処理段500に供給される。第４図から明
らかなように、このシンチレーション処理段500は４つ
のアンパイリング計算回路501〜504と、２つの除算器50
5および506と、１つの時間調整回路507とを有してい
る。４つのアンパイリング回路501〜504は同一である
為、そのうちの１つ、例えば回路501のみを説明する。
この回路を第６図に示してあり、この回路は減算器510
を有し、その正の第１入力端には対応するデジタル重み
付け和形成装置201の出力信号が供給される（回路501〜
504が装置201〜204にそれぞれ対応する）。減算器510の
後には（係数αｊも受ける）第１マルチプライヤ511と
第１記憶レジスタ512とが接続され、この第１記憶レジ
スタの出力端が回路501の出力端である。また減算器510
の後には、（γk,jも受ける）第１マルチプライヤ511お
よび第１記憶レジスタ512に並列に接続された第２マル
チプレクサ513および第２記憶レジスタ514が接続されて
いる。これらマルチプライヤは時間マルチプレクサ／デ
マルチプレクサと関連する１つのマルチプライヤ回路と
置き換えることができる。減算器510の負入力端は第２
記憶レジスタ514の出力端に接続されている。第２マル
チプライヤ511の第２入力端は係数αｊを記憶している
メモリ470の出力端に接続されており、第２マルチプラ
イヤ513の第２入力端は係数γk,jを記憶しているメモリ
480の出力端に接続されている。シンチレーションｊに
対し４つのアンパイリング計算回路501〜504の出力，
，，は次式（19）〜（22）によって与えられる。
各回路501〜504の素子、例えば回路501の素子510〜51
4はフランス国特許出願第2552233号（特開昭60−88383
号）明細書で符号120〜160で示されている回路に等価の
アンパイリング計算回路を構成する。他の３つの回路50
2〜504も回路501と同じ素子を有している。
第４図に戻ってアンパイリング計算回路501の出力信
号は除算器505の第１入力端子に供給され、回路502の
出力信号は除算器506の第１入力端子に供給される。
これら除算器の各々の第２入力端はアンパイリング計算
回路503の出力信号が供給される。プロセッサの出力
信号でもあるシンチレーション処理段503の３つの出力
信号は除算器505の出力信号xj＝j/ｊと、除算器506
の出力信号yj＝j/ｊと、アンパイリング計算回路50
4の出力端に接続された時間調整回路507の出力信号Ejと
を以って構成される。プロセッサでは検出・シーケンシ
ング兼記憶段400もこれらの素子と関連する。この段400
を第７図に示してあり、この段400はまず第１にパルス
開始検出器410を有し、この検出器410はアナログ加算増
幅器64（第２および４図参照）の出力信号を受ける。こ
の検出器410の後にはクロック回路420とクロック信号カ
ウンタ430とが接続されている。このカウンタ430により
計算された数は検査回路440に供給され、その出力信号
がシーケンシング回路450に供給される。このシーケン
シング回路450は処理チャネル、デジタル加算段200およ
びシンチレーション処理段500において行われる動作を
同期化し、カウンタ430の出力信号を記憶するレジスタ4
60の内容を有効化する。レジスタ460は検査回路440に対
し並列に接続されている。このレジスタ460の出力端に
は、係数αｊおよびαj,kがそれぞれ記憶されている第
６図につき説明した２つのメモリ470および480が接続さ
れている。上述した素子410〜480はフランス国特許出願
第2552233号（特開昭60−88383号）明細書に開示された
ものに類似する検出、シーケンシング兼記憶段を構成す
る。
第９図に示す第２の実施例では外挿法を導入すること
なく次式（23）〜（25）に応じてシンチレーション座標
を計算することができる。
ここに常にｊ＝′j/′Ｊおよびｊ＝′j/
′Ｊである。補正係数Ｃk,jはθj,j＋１とθk,jとの
関数である。本例ではシンチレーション処理段を符号60
0で示し、信号Xm,Ym,Zmを受ける３つのアンパイリング
計算回路をマルチプライヤ511の省略を以って変更して
ある。これらの回路601〜603は同一構成であり、例えば
回路601は第８図に示す構成を有している。回路601は減
算器610を有し、この減算器610は第１入力端で対応する
デジタル重み付け和形成装置201の出力信号を受ける。
減算器610の後には、前述したようにアンパイリング計
算回路の出力端である出力端を有する記憶レジスタ612
が直接接続されるとともに、記憶レジスタ612と並列に
マルチプライヤ613が直接接続される。このマルチプラ
イヤ613の後には記憶レジスタ614が接続されている。レ
ジスタ614の出力信号は減算器610の第２入力端に供給さ
れ、マルチプライヤ613の他の入力端は、検出・シーケ
ンシング記憶段400に設けられた係数γを記憶している
メモリ480の出力端に接続されている。他の２つの回路6
02および603も回路601と同様な素子を有している。アン
パイリング計算回路504は前述した構造のままであり、
プロセッサ100の構造は第９図に示す通りである。前述
したように、エネルギーＥは時間調整回路507の出力端
に得られる。
第10図に示す第３実施例では、プロセッサ100は符号7
00で示す第３の型のシチ処理段を有する。本例では、ア
ンパイリング計算はデジタル加算段200の出力信号Xm,
Ym,Zmで行わずに座標Xm及びYmで行われる。その理由
は、各シンチレーションｊに対しこれら座標をｘm,j＝
Ｘm,j/Zm,jおよびｙm,j＝Ｙm,j/Zm,jに応じて、補正さ
れていない量Xm,Ym,Zmから直接取り出せる為である。こ
れらの信号Xm及びYmは２つの除算器705および706の出力
端に得られ、除算器705はデジタル加算装置201および20
3の出力信号を受け、除算器706はデジタル加算装置202
および203の出力信号を受ける。従ってシンチレーショ
ンｊに相当する座標xj,yjは、一方では前記の測定デー
タに基づいて、他方ではシンチレーションｊを乱す、先
行のシンチレーションについての既に知られた座標xk,y
kに基づいて次式（26）および（27）に応じてアンパイ
リング計算回路701および702の出力端に得られる。
測定期間Ｏj,j＋１,Ok,jの関数であるΓk,jおよび比
k/ｊは、処理段に常にふくまれているアンパイリン
グ計算回路504の出力信号と、検出シーケンシング兼
記憶段400によって供給される係数αおよびγとを受け
る追加の計算回路707において計算される。本例では計
算回路707は、一方では、順次に受けるの値に基づい
て順次の比k/ｊを計算し、他方では、どの係数Γ
k,jが式 Γk,j＝αj,γk,j k/ｊ に応じて求められたかに基づいて積αj,γk,jを計算す
る。アンパイリング計算回路701および702は回路601お
よび602の構成に類似する構成を有する。前述したよう
に、エネルギーＥは時間調整回路507の出力端に得られ
る。
本発明は、説明した実施例に限定されず、多くの代案
を本発明の範囲を逸脱することなく実施できることを理
解すべきである。例えば、処理すべきシンチレーション
の数を減少する振幅制限回路が具えれば、（しきい値、
エネルギ窓等を用いて）計算を選択されたシンチレーシ
ョンについてのみ実行できる。他方、第４図、第９図お
よび第10図に示された各実施例で、２つではなくて１つ
の分割器の使用をする必要があれば時間多重回路を具え
ることができる。アンパイリング計算回路の数を経らす
ために時間多重回路を用いれば、第４図に示された実施
例では４つの回路501〜504の代わりに、第９図に示され
た実施例では４つの回路601〜603と504の代わりに、第1
0図に示された実施例では３つの回路701,702,504の代わ
りに、１つのアンパイリング計算回路を使用できる。こ
こで提案した第あのシリーズは第11図〜第16図による別
の実施例にも適用可能である。
プロセッサの出力の信号x,yおよびＥに基づく（これ
までのガンマカメラで使用された）線形誤差およびエネ
ルギ誤差を修正する手段を考慮すると、ＺあるいはＥの
座標の計算に任意に使用できる。その場合、なされた選
択に依存して、これらの量の１つのみが計算でき、そし
てこの選択に対して特定の修正が行われかつ上記の手段
によって実行された計算から他の量が推定される。ディ
ジタル加算段200は信号Xm,Ym,ZmあるいはXm,Ym,Emをそ
れぞれ供給する３つのディジタル加重和形成装置のみを
具えている。さらにシンチレーション処理段500は３つ
のアンパイリング計算回路のみを具えている。第４図、
第９図および第10図に類似する第11図〜第13図は、３つ
のチャネルX,Y,Zのみが使用される場合の処理装置の変
形を示し、一方、再び第４図、第９図および第10図に類
似する第14図〜第16図は３つのチャネルX,Y,Eのみが使
用される場合の処理装置の変形を示している。
他方、シンチレーションレートを制御することによっ
て低周波数における動作を可能にするために、検出シー
ケンシング蓄積段400によって制御される読取り／書込
みFIFOメモリがディジタル加算段の上流に配置できると
言うことに注意すべきである。
最後に、バス150はプロセッサに組入れられて入力素
子あるいはアクセス素子を形成するか、あるいはプロセ
ッサに組入れることなくそれに接続するかのいずれかで
ある。
第17図に示されている本発明による加重和形成装置
は、重み付き和が形成されるべき信号を第１成形回路20
9を介して順次受信するディジタルマルチプライヤ220、
加算器／累算器230、および第２成形回路240を具えてい
る。第１成形回路209は受信すると以前に通過した回路
によって乱された信号の形を回復するのに本質的に役立
ち、一方、第２成形回路240は成形に加えて、電流利得
および／またはインピーダンス整合を実現している。
ディジタルメモリ250は上記の信号に適用すべき重み
係数をディジタルマルチプライヤ220に供給する。商用
に利用できる集積回路ディジタルマルチプライヤ（その
いくつかは加算器／累算器を組入れている）は符号つき
データならびに符号なしデータで動作できる。このよう
にして、正あるいは負の重み係数はディジタルメモリ中
に蓄積できる。
第１成形回路209とディジタルマルチプライヤ220の間
に処理回路210が直列に接続されている。回路210は後で
説明するクロック信号によって制御される。本実施例で
は、（変数０までの領域を含んでいる）（好ましくは可
変の）しきい値を含むディジタルレジスタ211は処理回
路210に接続されている。処理回路210は上記のしきい値
以下の信号を除去する回路、あるいはさらに複雑な構造
を有する回路によって形成できる。
第１の実施例では、ディジタルメモリ250はROMであ
る。そこに蓄積される係数は製造中に永久的に固定され
る。他の例では、メモリ250はRAMであってもよい。重み
係数は付加ワイヤあるいはマイクロプログラム回路（マ
イクロプロセッサ、マイクロコンピュータ・・・）によ
って修正される。
本発明による重み付き和計算装置の動作は、装置中の
種々の点の信号波形を示している第18図を参照して次に
説明する。
成形回路209の入力に依存するディジタル信号Siは、
第18図（ａ）に参照記号1,2,…,i,…,p,…によって表わ
されている。成形のあと、これらの信号は第18図（ｂ）
に示されているクロック信号に従って処理回路210によ
って受信され、それによってディジタル信号S1,S2…,
Sp,…の到着は同期される。このクロック信号は接続212
で受信される。記載された実施例では、回路211はしき
い値を規定し、かつ上記のしきい値以上であるか、ある
いは未満であるかに依存して、回路209の出力信号はそ
れぞれディジタルマルチプライヤ220に印加されるか印
加されないかのいずれかである。
処理回路210の出力に依存する信号は、接続222に印加
される信号のクロックで各重み係数を乗算される。この
信号は第18図（ｃ）に示され、かつ第18図（ｂ）に示さ
れたものと同じであるが、信号伝達に必要な期間だけ遅
延される。重み係数はメモリ250から供給される。メモ
リ250は、第18図（ｄ）に示され、接続252に存在し、か
つ第18図（ａ）に示された信号に同相である信号のタイ
ミングでアドレスされる。
加算器／累算器230はその入力に印加された重み付き
ディジタル信号について逐次の加算動作を行う。すなわ
ち、第18図（ｂ）に示されたものと同じであるが、信号
伝播時間を補償するためにそれに対して（以前のケース
以外の態様で）遅延されている第18図（ｅ）に示された
信号のタイミングで加算動作を行う。第18図（ｅ）に示
された信号は接続232で受信され、接続234には加算器／
累算器を０にリセットする信号（第18図（ｆ）を見よ）
が与えられる。最後に、第18図（ｇ）は、成形回路240
の接続242に印加され、回路240の出力で利用可能な所望
の重み付き和信号を作る確認信号を示している。この和
信号は第18図（ｈ）に示されている（その到着前の状態
は高インピーダンス状態として規定されている）。
本発明の範囲内で実現できる前述の実施例あるいは代
案において、本発明による重み付き和計算装置はシンチ
レーションカメラの分野で重要なものである。
【図面の簡単な説明】
第１図は従来のシンチレーションカメラの構成を示す
図、 第２図は本発明の第１実施例によるシンチレーションカ
メラの構成を示す図、 第３図はｐ個の処理チャネルの変換兼積分装置の１例を
示す回路図、 第４図は本発明シンチレーションカメラのプロセッサの
第１例を示す回路図、 第５図は、（ａ）パイルアップを生じる近似シンチレー
ション光に関連する個別の信号、（ｂ）このパイルアッ
プを生ずる合成パイルアップ信号、（ｃ）チャネルｉに
対する時間インターバルθj,j＋１中サンプルの加算か
ら得た測定値（この値は瞬時ｔ0,j＋１に測定された）
をそれぞれ表わす信号形状を示す波形図、 第６図はシンチレーション処理段のアンパイリング計算
回路を示す接続回路図、 第７図は検出シーケンシング兼記憶段の１例を示す回路
図、 第８図は第６図のアンパイリング計算回路の変形例を示
す接続回路図、 第９図は第８図の変更例の計算回路を設けた本発明シン
チレーションカメラのプロセッサの他の例の構成を示す
接続配置図、 第10図はシンチレーション処理段の第３例の回路を設け
た本発明シンチレーションカメラのプロセッサの第３例
の構成を示す回路図、 第11図〜第13図並びに第14図〜第16図は、３つの計算チ
ャネルX,Y,Z又はX,Y,Eのみを夫々用いる場合のプロセッ
サの変更例を示す第４図，第９図，第10図につき説明し
た所と同様の回路図、 第17図は本発明による重み付加形成装置の１例を示す回
路図、 第18図は第17図の装置の種々の個所の信号を示す波形図
である。 10……シンチレーション結晶、20……コリメータ、30…
…光ガイド、50……光電子増倍管、60……処理チャネ
ル、100……プロセッサ、61……増幅兼フィルタ回路、6
2……時間調整回路、63……変換兼積分装置、64……ア
ナログ加算増幅器、400……検出シーケンシング兼記憶
段、310……D/A変換回路、311,313……レジスタ、312…
…加算器、150……バス、200……ディジタル加算段、20
1〜204……ディジタル重み付け和形成装置、470……メ
モリ、500,700……シンチレーション処理段、501〜504,
601〜603,701,702……アンパイリング計算回路、505,50
6,705,706……除算器、507……時間調整回路、510……
減算器、511,513,613……マルチプライヤ、512,514,61
2,614……記憶レジスタ、610……減算器、707……計算
回路、410……パルス開始検出器、420……クロック回
路、430……クロック信号カウンタ、440……検査回路、
450……シーケンシング回路、460……レジスタ。
フロントページの続き (72)発明者 バンサン・ポーザ フランス国 91230 モンジュロン ア ブニュ ド ラ レパブリック 81 (72)発明者 クリスチァン・プラル フランス国 92500 リュイユ−マルメ ゾン リュ デュ シャトー 22 (56)参考文献 特開 昭62−70784（ＪＰ，Ａ) 特開 昭61−39618（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】コリメータと共に配設するシンチレーショ
    ン結晶で、受け入れた各光子をシンチレーションに変換
    するシンチレーション結晶と、各シンチレーションを電
    流に変換する作用をするｐ個の光検出器のアレイの入射
    窓に前記シンチレーション結晶を結合する光ガイドと、
    前記光検出器の出力信号を受信し、シンチレーションの
    強度に顕著に関連し、また対応のシンチレーションと各
    光検出器の間の距離に関連するｐ個の特性電気信号を供
    給するｐ個のアクイジション（処理）チャネルと、シン
    チレーション点ｊの座標xj,yjと、その対応のエネルギ
    ーEjを供給する作用を行うプロセッサを具えてなるシン
    チレーションカメラにおいて、 （Ａ）前記ｐ個のアクイジション（処理）チャネルは前
    記光検出器の出力信号をサンプルし、得られたサンプル
    をA/D変換して加算を行った後、ｐ個のディジタル信号
    をプロセッサの入力に供給する如く構成し、 （Ｂ）該プロセッサ自体は次を有し、 （ａ）前記ｐ個のディジタル信号を転送する母線、 （ｂ）ｐ個のアクイジションチャネルの出力信号をベー
    スとする４個のディジタル信号Xm,Ym,Zm,Emを供給する
    ４個のディジタル重み付き和形成装置を有するディジタ
    ル加算段、 （ｃ）アンパイリング計算回路と、２個の分周器を有
    し、信号Xm,Ym,Zm,Emを基として３個の座標及びエネル
    ギー信号x,y,Eを供給するシンチレーションプロセス
    段、 （Ｃ）前記ｐ個のアクイジションチャネルの各素子と、
    プロセッサの各素子を同期させるための各種クロック信
    号を供給するとともに、シンチレーションプロセス段に
    対する修正係数を供給するため前記光検出器のｐ個の出
    力信号の和に対応する信号を受信する検出・シーケンス
    化及び蓄積段を具えてなること を特徴とするシンチレーションカメラ。
  2. 【請求項２】コリメータと共に配設するシンチレーショ
    ン結晶で、受け入れた各光子をシンチレーションに変換
    するシンチレーション結晶と、各シンチレーションを電
    流に変換する作用をするｐ個の光検出器のアレイの入射
    窓に前記シンチレーション結晶を結合する光ガイドと、
    前記光検出器の出力信号を受信し、シンチレーションの
    強度に顕著に関連し、また対応のシンチレーションと各
    光検出器の間の距離に関連するｐ個の特性電気信号を供
    給するｐ個のアクイジション（処理）チャネルと、シン
    チレーション点ｊの座標xj,yjと、その対応のエネルギ
    ーEjを供給する作用を行うプロセッサを具えてなるシン
    チレーションカメラにおいて、 （Ａ）前記ｐ個のアクイジション（処理）チャネルは前
    記光検出器の出力信号の増幅、濾波およびサンプルを行
    い、得られたサンプルをA/D変換して加算を行った後、
    ｐ個のディジタル信号をプロセッサの入力に供給する如
    く構成し、 （Ｂ）該プロセッサ自体は次を有し、 （ａ）前記ｐ個のディジタル信号を転送する母線、 （ｂ）ｐ個のアクイジションチャネルの出力信号をベー
    スとする３個のディジタル信号Xm,Ym,ZmまたはXm,Ym,Em
    をそれぞれ供給する３個のディジタル重み付き和形成装
    置を有するディジタル加算段、 （ｃ）アンパイリング計算回路と、２個の分周器を有
    し、信号Xm,Ym,ZmまたはXm,Ym,Emを基として３個の座標
    及びエネルギー信号x,y,Eを供給するシンチレーション
    プロセス段、 （Ｃ）前記ｐ個のアクイジションチャネルの各素子と、
    プロセッサの各素子を同期させるための各種クロック信
    号を供給するとともに、シンチレーションプロセス段に
    対する修正係数を供給するため前記光検出器のｐ個の出
    力信号の和に対応する信号を受信する検出・シーケンス
    化及び蓄積段を具えてなること を特徴とするシンチレーションカメラ。
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