JPS6371885A - Display circuit - Google Patents

Display circuit

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Publication number
JPS6371885A
JPS6371885A JP61215704A JP21570486A JPS6371885A JP S6371885 A JPS6371885 A JP S6371885A JP 61215704 A JP61215704 A JP 61215704A JP 21570486 A JP21570486 A JP 21570486A JP S6371885 A JPS6371885 A JP S6371885A
Authority
JP
Japan
Prior art keywords
cursor
circuit
data
display
ram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61215704A
Other languages
Japanese (ja)
Inventor
軸屋 孝之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61215704A priority Critical patent/JPS6371885A/en
Publication of JPS6371885A publication Critical patent/JPS6371885A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、完全ビットマツプディスプレイ回路、特にカ
ーノル制御の高速化に好適なディスプレイ回路に関する
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a complete bitmap display circuit, and particularly to a display circuit suitable for increasing the speed of kernel control.

〔発明の背景〕[Background of the invention]

従来のビットマツプディスプレイ回路を第4図に示す。 A conventional bitmap display circuit is shown in FIG.

このビットマツプディスプレイ回路は、MPU 1、デ
ィスプレイコントローラ2、RAMアドレス制御回路3
、ビデオRAM4%バラ/シリ変換回路5、CR6よシ
成る。RAM4は、ビデオ用メモσであり、アドレス制
御回路8のもとにデータの書込み又は読出しが行われる
。この読出したデータはバラ/シリ変換回路5を介して
シリ変換となり、ビデオ信号としてCRT6に表示され
る。
This bitmap display circuit includes an MPU 1, a display controller 2, and a RAM address control circuit 3.
, a video RAM 4% discrete/series conversion circuit 5, and a CR6. The RAM 4 is a video memory σ, and data is written or read under the address control circuit 8. The read data is subjected to serial conversion via the serial to serial conversion circuit 5, and is displayed on the CRT 6 as a video signal.

第5図は表示画面を示す。FIG. 5 shows the display screen.

さて、カーフルの移動を行う場合、ドツト単位に行って
おシ、このためKは、RAMJ内のデータを一担、退避
させた後、カーソルをRAM J内に書込む。この書込
んだカーソルをもとくカーソルの移動をドツト単位に行
う。然るに、ビデオRAMデータのり−ド/ライト処理
がカーソル移動時についても行われるため、カーソル移
動が低速になるとの問題があった。
Now, when moving the cursor, it is done dot by dot, so K writes the cursor into RAM J after saving some of the data in RAM J. The cursor is moved dot by dot based on this written cursor. However, since video RAM data read/write processing is also performed when the cursor is moved, there is a problem in that the cursor movement becomes slow.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、カーソルの高速ドツト移動を可能とし
た完全ビットマツプディスプレイ回路を提供するもので
おる。
SUMMARY OF THE INVENTION An object of the present invention is to provide a complete bitmap display circuit that allows high-speed dot movement of a cursor.

〔発明の概要〕[Summary of the invention]

本発明は、カーソル専用メモリと表示タイミング制御回
路を設け、ビデオRAMデータの処理りィミングと同期
してカーソル表示制御を行わせるようKした点く特徴が
ある。
The present invention is characterized in that a cursor-dedicated memory and a display timing control circuit are provided, and cursor display control is performed in synchronization with processing timing of video RAM data.

〔発明の実施例〕[Embodiments of the invention]

第1図は本発明の実施例を示す。ディスプレイコントロ
ーラ2、MPUI、RAMアドレス制御回路3、ビデオ
RAM、バラ/シリ変換回路5、CRT6を持っている
点では従来例と同じである。
FIG. 1 shows an embodiment of the invention. It is the same as the conventional example in that it has a display controller 2, MPUI, RAM address control circuit 3, video RAM, discrete/serial conversion circuit 5, and CRT 6.

本実施例では、この構成の他に、カーソル表示アドレス
検出回路18、カーソル表示制御回路14、表示データ
オア回路15を付加した。
In this embodiment, in addition to this configuration, a cursor display address detection circuit 18, a cursor display control circuit 14, and a display data OR circuit 15 are added.

MPUIは、カーソル表示アドレス検出回路13に1表
示アドレスをセットする。ビデオRAM4の表示タイミ
ングにおいて、ビデオRAMアドレスとカーソル表示ア
ドレスが一致した場合、カーソル表示制御回路14ヘア
クテイグ信号18を送る。カーノル表示制御回路14は
、バラ/シリ変換回路5と同期してカーソルシリアルデ
ータ17を送出する。
The MPUI sets 1 display address in the cursor display address detection circuit 13. When the video RAM address and the cursor display address match at the display timing of the video RAM 4, the cursor display control circuit 14 sends a hair signal 18. The cursor display control circuit 14 sends out the cursor serial data 17 in synchronization with the cursor/series conversion circuit 5.

カーソル表示制御回路14の内部構成を第2図く示す。The internal configuration of the cursor display control circuit 14 is shown in FIG.

カーソル表示制御回路14は、カーンルメモリ選択回路
24.カーソルメモリ25.カーソルデータバラ/シリ
変換器19、カーソルデータシフト器20.アンド回路
選択回路28、複数のアンド回路21a〜21g、オア
回路22よ構成る。
The cursor display control circuit 14 includes a cursor memory selection circuit 24. Cursor memory 25. Cursor data variable/serial converter 19, cursor data shifter 20. It is composed of an AND circuit selection circuit 28, a plurality of AND circuits 21a to 21g, and an OR circuit 22.

カーノルメモリ選択回路24は、アクティブ信号18を
受けとシ、カーソルメモリ25内部の1ブロツクを選択
する。カーソルメモリ25は複数ブロックより成シ1選
択回路24の選択によってブロックの1つが選択され、
そのデータをバラ/シリ変換器19へ送る。変換器19
はビデオRAMタイミング信号の中に含まれるビデオR
AMデータラッチ信号(よυブロックデータをラッチす
る。
The cursor memory selection circuit 24 receives the active signal 18 and selects one block within the cursor memory 25. The cursor memory 25 is composed of a plurality of blocks, and one of the blocks is selected by the selection circuit 24.
The data is sent to the rose/silicon converter 19. converter 19
is the video R included in the video RAM timing signal
AM data latch signal (latches block data.

変換器19は、ビデオRAMデータシフトタイミング信
号26に同期してカーソルデータシフト器20ヘカーソ
ルデータを送る。カーソルシフト器20は、データをシ
フトしながらアンド回路21a〜21gへデータを送る
。カーソルシフト器20は、データをシフトしながらア
ンド回路21a〜21gへデータを送る。
Converter 19 sends cursor data to cursor data shifter 20 in synchronization with video RAM data shift timing signal 26 . The cursor shifter 20 sends data to the AND circuits 21a to 21g while shifting the data. The cursor shifter 20 sends data to the AND circuits 21a to 21g while shifting the data.

アンド回路選択回路28はMPUIの指示〈よりアンド
回路21a〜21gの1つを選択する。選択したアンド
回路の出力のカーソルデータは、オフ回路22′fe介
してカーソルデータ信号となシ、CRT6へ送出される
。CRT6はカーノル表示を行う。
The AND circuit selection circuit 28 selects one of the AND circuits 21a to 21g based on an instruction from the MPUI. The cursor data output from the selected AND circuit is sent to the CRT 6 as a cursor data signal via the off circuit 22'fe. The CRT6 performs kernel display.

第3図は、ビデオRAM表示に対して、矢印カー’、l
kをドツト単位に移動させた例である。矢印Eは、カー
ソルアドレス1列とアンド回路21eを選択、矢印Hは
カーソルアドレス1列とアンド回路21h、矢印Gはカ
ーソルアドレスU列とアンド回路21gとを選択した例
である。
FIG. 3 shows the arrow cars', l
This is an example in which k is moved in units of dots. Arrow E is an example in which one column of cursor addresses and an AND circuit 21e are selected, arrow H is an example in which one column of cursor addresses and an AND circuit 21h are selected, and arrow G is an example in which a column of cursor addresses U and an AND circuit 21g are selected.

この実施例では、カーソル表示アドレス検出回路18.
アンド回路選択回路23のデータを変更するだけで、容
易にカーノルをドツト単位に移動できた。
In this embodiment, the cursor display address detection circuit 18.
By simply changing the data in the AND circuit selection circuit 23, the kernel could be easily moved dot by dot.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、カーソル専用の回路手段を設け、この
データを変更するだけで、カーソルの移動が可能である
。更に、ドツト単位の移動が高速にできるようになった
According to the present invention, the cursor can be moved by simply providing circuit means dedicated to the cursor and changing this data. Furthermore, it has become possible to move dots at high speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例図、第2図は本発明のカーソル
表示制御回路の実施例図、第8図は従来例図、第4図は
その表示例図である。 1・・・MPU、2・・・ディスプレイコントローラ、
3・・・RAMアドレス制御回路、4・・・ビデオRA
M、5・・・バラ/シリ変換回路、6・・・CRT、?
・・・表示画面、18・・・カソル表示アドレス検出回
路、14・・・カーソル表示制御回路、24・・・カー
ソルメモリ選択回路、25・・・カーソルメモ1ハ28
・・・アンド回路選択回路。 一′\
FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an embodiment of a cursor display control circuit of the present invention, FIG. 8 is a diagram of a conventional example, and FIG. 4 is a diagram of a display example thereof. 1...MPU, 2...Display controller,
3...RAM address control circuit, 4...Video RA
M, 5... Discrete/series conversion circuit, 6... CRT, ?
... Display screen, 18... Cursor display address detection circuit, 14... Cursor display control circuit, 24... Cursor memory selection circuit, 25... Cursor memo 1c 28
...AND circuit selection circuit. one'\

Claims (1)

【特許請求の範囲】[Claims] 1、表示データを格納するビデオRAMと、該RAMの
内容を読出し表示するCRTとを備えると共に、カーソ
ル制御をビデオRAMデータ処理時間と同期させるため
のカーソルアドレス検出回路とカーソルドット制御回路
を設けたディスプレイ回路。
1. Equipped with a video RAM for storing display data and a CRT for reading and displaying the contents of the RAM, as well as a cursor address detection circuit and a cursor dot control circuit for synchronizing cursor control with video RAM data processing time. display circuit.
JP61215704A 1986-09-16 1986-09-16 Display circuit Pending JPS6371885A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61215704A JPS6371885A (en) 1986-09-16 1986-09-16 Display circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61215704A JPS6371885A (en) 1986-09-16 1986-09-16 Display circuit

Publications (1)

Publication Number Publication Date
JPS6371885A true JPS6371885A (en) 1988-04-01

Family

ID=16676778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61215704A Pending JPS6371885A (en) 1986-09-16 1986-09-16 Display circuit

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JP (1) JPS6371885A (en)

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