JPS636959B2 - - Google Patents
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- JPS636959B2 JPS636959B2 JP55066097A JP6609780A JPS636959B2 JP S636959 B2 JPS636959 B2 JP S636959B2 JP 55066097 A JP55066097 A JP 55066097A JP 6609780 A JP6609780 A JP 6609780A JP S636959 B2 JPS636959 B2 JP S636959B2
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- ccd
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- Prior art date
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- 238000000034 method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、時間軸の圧縮２は伸長動作を行う
CCD可変遅延線の駆動方法に関する。
CCD可変遅延線の駆動方法に関する。
CCD（電荷転送デバイス）は、アナログ信号を
遅延できるアナログメモリであり、転送クロツク
周波数を制御することによつて時間軸の圧縮又は
伸長動作を行なわせることが可能である。
遅延できるアナログメモリであり、転送クロツク
周波数を制御することによつて時間軸の圧縮又は
伸長動作を行なわせることが可能である。
従来、このような動作を行なわせるための駆動
方法としては、入力部から転送チヤネルへ電源を
転送するための転送ゲートへの供給パルスが電荷
転送パルスと共通で、その幅がクロツク周波数と
共に変化するようなモードが一般的であつた。
方法としては、入力部から転送チヤネルへ電源を
転送するための転送ゲートへの供給パルスが電荷
転送パルスと共通で、その幅がクロツク周波数と
共に変化するようなモードが一般的であつた。
このため、クロツク周波数の変化と共に出力部
でのアナログ信号の振幅が変わり、信号転送系の
ゲインの変動を生じた。この現象を以下説明す
る。第１図は、CCDの入力部及びその近傍の構
造断面図と各電極下の電位分布を示したものであ
る。CCDはｐ形半導体基板１１上に形成され、
φt、φ1、φ2の転送電極とG1、G2の直流バイアス
ゲート標本化パルスが供給される入力ダイオード
１２を有した構造である。これは説明のために一
例として示した構成である。転送電極下はn-の
不純物層１３、p-の不純物層１４とで成る埋込
みチヤネルであり、高速動作においても電位の井
戸への電荷取り残し（転送損失）は非常に小さ
い。入力部は電位平衡法でアナログ信号（G2ゲ
ートに直流バイアスと共に印加される）がサンプ
リングされる構成である。即ち、入力ダイオード
に供給されたサンプリングパルスφIDが高レベル
から低レベルに遷移したときに、G1、G2ゲート
下に過剰電荷を充満する。
でのアナログ信号の振幅が変わり、信号転送系の
ゲインの変動を生じた。この現象を以下説明す
る。第１図は、CCDの入力部及びその近傍の構
造断面図と各電極下の電位分布を示したものであ
る。CCDはｐ形半導体基板１１上に形成され、
φt、φ1、φ2の転送電極とG1、G2の直流バイアス
ゲート標本化パルスが供給される入力ダイオード
１２を有した構造である。これは説明のために一
例として示した構成である。転送電極下はn-の
不純物層１３、p-の不純物層１４とで成る埋込
みチヤネルであり、高速動作においても電位の井
戸への電荷取り残し（転送損失）は非常に小さ
い。入力部は電位平衡法でアナログ信号（G2ゲ
ートに直流バイアスと共に印加される）がサンプ
リングされる構成である。即ち、入力ダイオード
に供給されたサンプリングパルスφIDが高レベル
から低レベルに遷移したときに、G1、G2ゲート
下に過剰電荷を充満する。
次にφIDが高レベルへ遷移すると同時に、G1、
G2ゲート下の過剰電荷の一部がID部へ放電され
てG1、G2ゲートの電位差で決まる信号電荷と残
留せる電荷の和２０がφIDの高レベルに遷移後φt
ゲートの開くまでの放電時間に依存した量として
G2ゲート下に存在する（同図ａ）。この電荷分２
０は、次の転送動作へ入るとG2ゲートに最隣接
した転送ゲートφtが高レベルに設定され、φtゲ
ート下へと転送される。この場合、G1、G2ゲー
ト下及びφtゲート下の一部はSi基板と酸化膜の界
面に電荷転送路ができる表面チヤネル構造になつ
ているために、10MHz相当の高速転送動作におい
ては、電荷２０の一部２０ａはG2ゲート下に残
留した状態となる（同図ｂ）。次に、φtゲート下
の電位が低くなり、転送部とサンプリングした電
荷を一時保持する入力部とが電気的に分離された
時点では、２０ｂの電荷分だけがφtゲートに隣
接したφ2ゲート下へと転送される。この転送段
へ移される電荷２０ｂの量は、φtゲートに与え
られる転送パルスの実効的なオン時間（有効な高
レベル期間）で決定される。特に、高速転送動作
においては、φtゲートが開いているオン時間の
微少な差が、２０ｂの電荷量を大きく変化させ
る。
G2ゲート下の過剰電荷の一部がID部へ放電され
てG1、G2ゲートの電位差で決まる信号電荷と残
留せる電荷の和２０がφIDの高レベルに遷移後φt
ゲートの開くまでの放電時間に依存した量として
G2ゲート下に存在する（同図ａ）。この電荷分２
０は、次の転送動作へ入るとG2ゲートに最隣接
した転送ゲートφtが高レベルに設定され、φtゲ
ート下へと転送される。この場合、G1、G2ゲー
ト下及びφtゲート下の一部はSi基板と酸化膜の界
面に電荷転送路ができる表面チヤネル構造になつ
ているために、10MHz相当の高速転送動作におい
ては、電荷２０の一部２０ａはG2ゲート下に残
留した状態となる（同図ｂ）。次に、φtゲート下
の電位が低くなり、転送部とサンプリングした電
荷を一時保持する入力部とが電気的に分離された
時点では、２０ｂの電荷分だけがφtゲートに隣
接したφ2ゲート下へと転送される。この転送段
へ移される電荷２０ｂの量は、φtゲートに与え
られる転送パルスの実効的なオン時間（有効な高
レベル期間）で決定される。特に、高速転送動作
においては、φtゲートが開いているオン時間の
微少な差が、２０ｂの電荷量を大きく変化させ
る。
次に、φ2のオフ時に２０ｂの電荷は隣接する
φ1ゲート下へと転送される。従来の駆動方法は
回路構成の容易さから第２図に示したようなパル
ス群を用いて行なわれている。ここでは、便宜上
２相駆動を想定した。また、φIDは入力ダイオー
ドに加えられるサンプリングパルスである。
φ1ゲート下へと転送される。従来の駆動方法は
回路構成の容易さから第２図に示したようなパル
ス群を用いて行なわれている。ここでは、便宜上
２相駆動を想定した。また、φIDは入力ダイオー
ドに加えられるサンプリングパルスである。
同図ａ，ｂは、それぞれ高速、低速のサンプリ
ング動作時の駆動波形であり、サンプリング周波
数fsの変化と共に転送電極駆動用のパルスφ1と共
通に供給されるφtゲートのオン時間（tr、tr1）
が変化するモードのパルスとなつている。φtゲ
ートのオン時間tr、tr1の変化は、転送段へ転送
される電荷量２０ｂを変化させる。この様子を示
したのが第３図である。fsに対するCCD出力電圧
特性の一点鎖線２１は電荷放電時間tβ及び転送ゲ
ートのオン時間trの周波数変化が存在する場合の
特性である。約100KHzから10MHzまでfsを変え
たとき、約２倍近くも出力電圧（電荷量２０ｂに
対応している）V0の変化する実験結果が得られ
ている。さらに、同図の破線２２は、前述の放電
有効時間tβのみをfsに依存せず一定に保持したと
きの出力電圧V0のfs依存性である。
ング動作時の駆動波形であり、サンプリング周波
数fsの変化と共に転送電極駆動用のパルスφ1と共
通に供給されるφtゲートのオン時間（tr、tr1）
が変化するモードのパルスとなつている。φtゲ
ートのオン時間tr、tr1の変化は、転送段へ転送
される電荷量２０ｂを変化させる。この様子を示
したのが第３図である。fsに対するCCD出力電圧
特性の一点鎖線２１は電荷放電時間tβ及び転送ゲ
ートのオン時間trの周波数変化が存在する場合の
特性である。約100KHzから10MHzまでfsを変え
たとき、約２倍近くも出力電圧（電荷量２０ｂに
対応している）V0の変化する実験結果が得られ
ている。さらに、同図の破線２２は、前述の放電
有効時間tβのみをfsに依存せず一定に保持したと
きの出力電圧V0のfs依存性である。
低周波サンプリングではV0のオフセツト変化
はほとんどみられないが、数ＭHz以上の高速サン
プリング動作になると、V0の劣化がみられるよ
うになる。この劣化はφtのオン時間trの変化に寄
因して生じるものである。
はほとんどみられないが、数ＭHz以上の高速サン
プリング動作になると、V0の劣化がみられるよ
うになる。この劣化はφtのオン時間trの変化に寄
因して生じるものである。
CCDの出力信号は周期的に一定レベルにリセ
ツトがかけられた振幅変調波形であるため、信号
処理分野では、低域フイルタにより帯域外成分を
減衰させて折返し歪を除去して用いる。このため
オフセツト分変化により振幅変調された出力信号
の実効的なホールド幅の変化が起ると、低域フイ
ルタ通過後のアナログ信号の振幅が変わつてしま
う。一般には信号電荷が低下するとホールド幅が
拡大されて出力信号振幅が大きくなる。このよう
なfs変化によりゲイン変動が起るとシステムに用
いたときの信号処理回路が、より複雑化する。
ツトがかけられた振幅変調波形であるため、信号
処理分野では、低域フイルタにより帯域外成分を
減衰させて折返し歪を除去して用いる。このため
オフセツト分変化により振幅変調された出力信号
の実効的なホールド幅の変化が起ると、低域フイ
ルタ通過後のアナログ信号の振幅が変わつてしま
う。一般には信号電荷が低下するとホールド幅が
拡大されて出力信号振幅が大きくなる。このよう
なfs変化によりゲイン変動が起るとシステムに用
いたときの信号処理回路が、より複雑化する。
本発明は上記欠点を除去するために標本化パル
ス、転送ゲートのパルス幅及びその位相差、さら
に転送駆動パルスのデユーテイを一定に保持して
ゲイン変動が生じないCCD駆動方法を提供する
ことを目的とする。本発明によれば、入力ダイオ
ードと第１、第２のゲートで成る入力部が表面チ
ヤネルで構成され、該入力部に隣接した転送部が
埋込みチヤネルで構成されたCCDを電位平衡法
で駆動する方法において、入力ダイオードに与え
られる信号標本化用のサンプリングパルスの幅、
入力部の信号電荷を一時蓄積する第２ゲートに最
隣接して設けた転送ゲートを開閉するための転送
パルスの実効オン時間及び標本化が行なわれた時
点から転送ゲートが開くまでの有効時間、さらに
転送部駆動用のパルスのデユーテイ比をサンプリ
ング周波数変化に無関係に一定となるようにして
CCDを駆動することを特徴としたCCD駆動方法
が得られる。
ス、転送ゲートのパルス幅及びその位相差、さら
に転送駆動パルスのデユーテイを一定に保持して
ゲイン変動が生じないCCD駆動方法を提供する
ことを目的とする。本発明によれば、入力ダイオ
ードと第１、第２のゲートで成る入力部が表面チ
ヤネルで構成され、該入力部に隣接した転送部が
埋込みチヤネルで構成されたCCDを電位平衡法
で駆動する方法において、入力ダイオードに与え
られる信号標本化用のサンプリングパルスの幅、
入力部の信号電荷を一時蓄積する第２ゲートに最
隣接して設けた転送ゲートを開閉するための転送
パルスの実効オン時間及び標本化が行なわれた時
点から転送ゲートが開くまでの有効時間、さらに
転送部駆動用のパルスのデユーテイ比をサンプリ
ング周波数変化に無関係に一定となるようにして
CCDを駆動することを特徴としたCCD駆動方法
が得られる。
以下、図面を用いて本発明の詳細な説明を行
う。
う。
第４図は本発明のCCD駆動方法の一実施例を
説明するための図である。同図において第２図に
示すものと同一記号は同一構成要素を表わす。本
発明の特徴は、サンプリング周波数fsの変化に依
らず、φtのゲートオン時間tr、サンプリングパル
スφIDの幅tα、有効放電時間、tβ、及び転送駆動
パルスのデユーテイ比を一定に保持させる駆動方
法であることである。第４図ａは高速サンプリン
グ動作時の駆動パルスのタイミング、同図ｂは低
速サンプリング動作時の駆動パルスであり、両者
におけるtα、tβ、trは等しく保たれる。このため
電位平衡法で信号電荷の標本化が行なわれる入力
部での電荷２０、φtゲート下へ転送される電荷
２０ｂは共にfsに依らず一定となる。今、G1、
G2に直流バイアスのみを与える場合の直流的な
電荷注入を例に説明する。サンプリングパルスの
幅tαを固定するとφIDを低レベル電位へ設定時に
G1、G2ゲート下へ充電される電荷が一定となる。
また、G2ゲートから入力ダイオードへ放電が行
なわれるtβを固定すれば、G2ゲート下の電荷２
０もfsに依存せず一定に維持される。φtゲートの
オン時間trを一定に保持することによつてG2ゲー
ト下からφtゲート下へ転送される有効時間が一
定になるからfsに依らず転送電荷２０ｂも一定と
なる。従つて、CCDの出力部で検出される信号
電圧とオフセツト分（バイアス電荷に対応する）
の和V0はfsに依らず一定値として得られる。（第
３図の実線２３）また、サイン状の信号に対して
は出力部での信号振幅がfsに依存せず一定に維持
される。この場合、さらに転送パルスφ1、φ2の
周期（Ts）に対するデユーテイ比（to／Ts、
to1／Ts1）が一定となるように保てば（例えば、
デユーテイ50％）、φ1又はφ2のオフセツトタイミ
ングで生じる出力信号のホールド幅の周期に対す
るデユーテイが一定に保たれる。従つて、実効ホ
ールド幅が一定に保持されるから折返し歪除去の
ための低域フイルタを通過させる場合のような信
号のエネルギー成分を抜き出したときの信号振幅
もfsに依存しないで一定になる。これはデバイス
のゲイン変動が起こらないことを意味している。
上記の例ではφ1、φ2が相補的なパルスであるこ
とを想定している。また、φ1、φ2のどちらをリ
セツトMOSFETのゲートに供給してもさしつか
えなく、φ1（φ2）をリセツトパルスとして用いた
場合には、出力ゲートに最隣接した転送ゲートに
もφ1（φ2）パルスが供給されることになる。
説明するための図である。同図において第２図に
示すものと同一記号は同一構成要素を表わす。本
発明の特徴は、サンプリング周波数fsの変化に依
らず、φtのゲートオン時間tr、サンプリングパル
スφIDの幅tα、有効放電時間、tβ、及び転送駆動
パルスのデユーテイ比を一定に保持させる駆動方
法であることである。第４図ａは高速サンプリン
グ動作時の駆動パルスのタイミング、同図ｂは低
速サンプリング動作時の駆動パルスであり、両者
におけるtα、tβ、trは等しく保たれる。このため
電位平衡法で信号電荷の標本化が行なわれる入力
部での電荷２０、φtゲート下へ転送される電荷
２０ｂは共にfsに依らず一定となる。今、G1、
G2に直流バイアスのみを与える場合の直流的な
電荷注入を例に説明する。サンプリングパルスの
幅tαを固定するとφIDを低レベル電位へ設定時に
G1、G2ゲート下へ充電される電荷が一定となる。
また、G2ゲートから入力ダイオードへ放電が行
なわれるtβを固定すれば、G2ゲート下の電荷２
０もfsに依存せず一定に維持される。φtゲートの
オン時間trを一定に保持することによつてG2ゲー
ト下からφtゲート下へ転送される有効時間が一
定になるからfsに依らず転送電荷２０ｂも一定と
なる。従つて、CCDの出力部で検出される信号
電圧とオフセツト分（バイアス電荷に対応する）
の和V0はfsに依らず一定値として得られる。（第
３図の実線２３）また、サイン状の信号に対して
は出力部での信号振幅がfsに依存せず一定に維持
される。この場合、さらに転送パルスφ1、φ2の
周期（Ts）に対するデユーテイ比（to／Ts、
to1／Ts1）が一定となるように保てば（例えば、
デユーテイ50％）、φ1又はφ2のオフセツトタイミ
ングで生じる出力信号のホールド幅の周期に対す
るデユーテイが一定に保たれる。従つて、実効ホ
ールド幅が一定に保持されるから折返し歪除去の
ための低域フイルタを通過させる場合のような信
号のエネルギー成分を抜き出したときの信号振幅
もfsに依存しないで一定になる。これはデバイス
のゲイン変動が起こらないことを意味している。
上記の例ではφ1、φ2が相補的なパルスであるこ
とを想定している。また、φ1、φ2のどちらをリ
セツトMOSFETのゲートに供給してもさしつか
えなく、φ1（φ2）をリセツトパルスとして用いた
場合には、出力ゲートに最隣接した転送ゲートに
もφ1（φ2）パルスが供給されることになる。
第５図は、本発明のCCD駆動方法の他の一実
施例を説明するためのものである。この実施例で
は、転送駆動ゲートφ1に印加するパルスをφtと
共通にしたことが特徴である。もちろん、前述の
tα、tβ、trはfsに依らず、一定に維持される。こ
の場合には、前記の説明より入力ダイオードから
G1、G2ゲート下へ注入される充電電荷やG2ゲー
ト下に残る放電しきれない電荷２０、さらに転送
ゲートφtの電極下へ転送されないでG2ゲート下
に残る電荷２０ａはfsに依存しないで固定の電荷
となる。従つて、CCD出力部に生じる電荷も一
定になる。入力ゲートにサイン状のアナログ信号
が印加された場合には、出力部で観測される信号
電圧の振幅がfsに依存しなくなる。しかし、サン
プリング周波数に依存して出力信号の実効ホール
ド幅（tr／Ts、tr／Ts1）が変わる。例えば、φ1
がリセツトMOSFETと最終転送段に供給される
構成では、φ1の低レベルで信号が生じる動作モ
ードとなり、fsの低下と共にホールド幅が大きく
なることになる。この場合にはCCD出力を直接
折返し歪除去用の低域フイルタ部へ供給しない
で、CCD出力に生じた振幅変調波形を一定の窓
でサンプルホールド（０次ホールド）するのがよ
い。
施例を説明するためのものである。この実施例で
は、転送駆動ゲートφ1に印加するパルスをφtと
共通にしたことが特徴である。もちろん、前述の
tα、tβ、trはfsに依らず、一定に維持される。こ
の場合には、前記の説明より入力ダイオードから
G1、G2ゲート下へ注入される充電電荷やG2ゲー
ト下に残る放電しきれない電荷２０、さらに転送
ゲートφtの電極下へ転送されないでG2ゲート下
に残る電荷２０ａはfsに依存しないで固定の電荷
となる。従つて、CCD出力部に生じる電荷も一
定になる。入力ゲートにサイン状のアナログ信号
が印加された場合には、出力部で観測される信号
電圧の振幅がfsに依存しなくなる。しかし、サン
プリング周波数に依存して出力信号の実効ホール
ド幅（tr／Ts、tr／Ts1）が変わる。例えば、φ1
がリセツトMOSFETと最終転送段に供給される
構成では、φ1の低レベルで信号が生じる動作モ
ードとなり、fsの低下と共にホールド幅が大きく
なることになる。この場合にはCCD出力を直接
折返し歪除去用の低域フイルタ部へ供給しない
で、CCD出力に生じた振幅変調波形を一定の窓
でサンプルホールド（０次ホールド）するのがよ
い。
こうすることによつて信号のエネルギー成分
（低域フイルタ通過後の信号振幅）は固定される
のでデバイスのゲイン変動は避けられる。また、
φ2がリセツトMOSFET及び出力ゲートに最隣接
した最終転送段に供給される構成を用いた場合に
は、φ2の低レベルで信号が生じるため、fsの低下
と共にホールド幅が小さくなる。この場合にも
CCD出力に生じる振幅変調波形を０次ホールド
すれば、信号のエネルギー成分は維持される。従
つてデバイスのゲイン変動は避けられる。
（低域フイルタ通過後の信号振幅）は固定される
のでデバイスのゲイン変動は避けられる。また、
φ2がリセツトMOSFET及び出力ゲートに最隣接
した最終転送段に供給される構成を用いた場合に
は、φ2の低レベルで信号が生じるため、fsの低下
と共にホールド幅が小さくなる。この場合にも
CCD出力に生じる振幅変調波形を０次ホールド
すれば、信号のエネルギー成分は維持される。従
つてデバイスのゲイン変動は避けられる。
尚、第４図に示したような駆動波形は、φ1の
ゲートパルスの幅に等しいマスタクロツクを遅延
させ、適当なゲートをとることにより容易に作る
ことができる。サンプリングパルスφIDは、マス
タクロツクを遅延させたパルスと遅延させない逆
相のパルスのNORゲートの反転で得られ、転送
ゲートパルスφtは、マスタクロツクを遅延させ
たパルスとφ2とのNORゲートで得られ、転送用
パルスφ1、φ2は遅延のみで得られる。従つて、
MOS構造でIC化することが容易である、CCDチ
ツプ上へのオンチツプIC化も可能である。
ゲートパルスの幅に等しいマスタクロツクを遅延
させ、適当なゲートをとることにより容易に作る
ことができる。サンプリングパルスφIDは、マス
タクロツクを遅延させたパルスと遅延させない逆
相のパルスのNORゲートの反転で得られ、転送
ゲートパルスφtは、マスタクロツクを遅延させ
たパルスとφ2とのNORゲートで得られ、転送用
パルスφ1、φ2は遅延のみで得られる。従つて、
MOS構造でIC化することが容易である、CCDチ
ツプ上へのオンチツプIC化も可能である。
以上の説明で明らかな説く、本発明の駆動方法
によれば、サンプリング周波数変化に依らずデバ
イスのゲインを一定にできる。特に、CCDを用
いた時間軸の圧縮・伸長応用では、本発明の駆動
方法が有益である。fsの変化によらず出力振幅が
一定に保たれれば、CCDを用いたシステムにお
ける信号処理回路が簡単になる。また、わずかな
サンプリング周波数変化の発生するマスタクロツ
クのジツタがあつた場合でも、この駆動方法は効
力を発生する。しかも、この駆動方法を実施する
ための回路構成もIC化を考えれば簡単であり容
易に実現できる。さらに、本発明は第１図の
CCD構造に限定されず、電位平衡入力法が適用
できれば、どのような構造でもさしつかえない。
また、ｐ形半導体基板に限定されず、ｎ形半導体
基板を用いたCCDにも適用され、この場合パル
スの極性は逆転する。また、本発明は２相駆動に
限定されず、多相の駆動パルスによる駆動時にも
適用できることは言うまでもない。
によれば、サンプリング周波数変化に依らずデバ
イスのゲインを一定にできる。特に、CCDを用
いた時間軸の圧縮・伸長応用では、本発明の駆動
方法が有益である。fsの変化によらず出力振幅が
一定に保たれれば、CCDを用いたシステムにお
ける信号処理回路が簡単になる。また、わずかな
サンプリング周波数変化の発生するマスタクロツ
クのジツタがあつた場合でも、この駆動方法は効
力を発生する。しかも、この駆動方法を実施する
ための回路構成もIC化を考えれば簡単であり容
易に実現できる。さらに、本発明は第１図の
CCD構造に限定されず、電位平衡入力法が適用
できれば、どのような構造でもさしつかえない。
また、ｐ形半導体基板に限定されず、ｎ形半導体
基板を用いたCCDにも適用され、この場合パル
スの極性は逆転する。また、本発明は２相駆動に
限定されず、多相の駆動パルスによる駆動時にも
適用できることは言うまでもない。
第１図はCCDの入力部近傍の構造断面図及び
電位分布を示す図、第２図は従来のCCD駆動方
法の一例を説明するための図、第３図はCCDの
出力電圧のサンプリング周波数変化を示した図、
第４図は本発明になるCCD駆動方法の一実施例
を説明するための図、第５図は本発明である
CCD駆動方法の他の一実施例を説明するための
図である。図において、１１：半導体基板、１
２：入力ダイオード、１３，１４：不純物層、２
０，２０ａ，２０ｂ：電荷、２１，２２，２３：
CCD出力電圧特性。
電位分布を示す図、第２図は従来のCCD駆動方
法の一例を説明するための図、第３図はCCDの
出力電圧のサンプリング周波数変化を示した図、
第４図は本発明になるCCD駆動方法の一実施例
を説明するための図、第５図は本発明である
CCD駆動方法の他の一実施例を説明するための
図である。図において、１１：半導体基板、１
２：入力ダイオード、１３，１４：不純物層、２
０，２０ａ，２０ｂ：電荷、２１，２２，２３：
CCD出力電圧特性。
Claims (1)
- １ 入力ダイオードと第１、第２の２ゲートで成
る入力部が表面チヤネルで構成され、該入力部に
隣接した転送部が埋込みチヤネルで構成された
CCDを電位平衡法で駆動する方法において入力
ダイオードに与えられる信号標本化用のサンプリ
ングパルスの幅、入力部の信号電荷を一時蓄積す
る第２ゲートに最隣接して設けた転送ゲートを開
閉するための転送パルスの実効オン時間及び標本
化が行なわれた時点から転送ゲートが開くまでの
有効時間、さらに転送部駆動用のパルスのデユー
テイ比をサンプリング周波数変化に無関係に一定
となるようにしてCCDを駆動することを特徴と
したCCD駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6609780A JPS56163591A (en) | 1980-05-19 | 1980-05-19 | Ccd driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6609780A JPS56163591A (en) | 1980-05-19 | 1980-05-19 | Ccd driving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56163591A JPS56163591A (en) | 1981-12-16 |
| JPS636959B2 true JPS636959B2 (ja) | 1988-02-13 |
Family
ID=13306029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6609780A Granted JPS56163591A (en) | 1980-05-19 | 1980-05-19 | Ccd driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56163591A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516447A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Denkaisososhino shingoisohoshiki |
| JPS5556661A (en) * | 1978-10-23 | 1980-04-25 | Sharp Corp | Driving method of chage-coupled device |
-
1980
- 1980-05-19 JP JP6609780A patent/JPS56163591A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516447A (en) * | 1974-07-05 | 1976-01-20 | Hitachi Ltd | Denkaisososhino shingoisohoshiki |
| JPS5556661A (en) * | 1978-10-23 | 1980-04-25 | Sharp Corp | Driving method of chage-coupled device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56163591A (en) | 1981-12-16 |
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