JPS6366970A - High-breakdown-strength polycrystalline silicon thin film transistor and manufacture thereof - Google Patents
High-breakdown-strength polycrystalline silicon thin film transistor and manufacture thereofInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ソース、ドレイン間に高い絶縁耐圧を有する
高耐圧多結晶シリコン薄膜トランジスタとその製造法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a high breakdown voltage polycrystalline silicon thin film transistor having a high breakdown voltage between a source and a drain, and a method for manufacturing the same.
（従来技術および発明が解決しようとする問題点〕絶縁
基板上に形成した多結晶シリコンを能動領域とする多結
晶シリコン薄膜トランジスタは、大面積の平面形表示素
子におけるスイッチング素子や、３次元構造の集積回路
などの幅広い応用範囲を有することから高い関心を集め
ている。(Prior art and problems to be solved by the invention) Polycrystalline silicon thin film transistors, whose active region is polycrystalline silicon formed on an insulating substrate, can be used as switching elements in large-area flat display devices, or as integrated three-dimensional structures. It is attracting a lot of interest because it has a wide range of applications such as circuits.
このような素子に多粘晶シリコン薄膜トランジスタを適
用するためには、高い相互コンダクタンスを得ること、
ソース、ドレイン間の絶縁耐圧を高めること、しきい値
電圧の低減化を図ることなどが重要である。中でも％電
界発光素子を用いた表示素子のスイッチング素子として
適用する場合には、１００Ｖ以上のソース、ドレイン間
耐圧を有すると同時に、スイッチング素子として高効率
のスイッチング動作があわせて要求嘔れるため、高絶縁
耐圧、高相互コンダクタンスの多結晶シリコン薄膜トラ
ンジスタが必要とされている。In order to apply multiviscosity silicon thin film transistors to such devices, it is necessary to obtain high mutual conductance,
It is important to increase the dielectric strength between the source and drain and to reduce the threshold voltage. Among them, when applied as a switching element of a display element using a % electroluminescent element, it is required to have a source-drain breakdown voltage of 100 V or more and a highly efficient switching operation as a switching element. There is a need for polycrystalline silicon thin film transistors with high dielectric strength and high transconductance.
第６図に従来の典型的な多結晶シリコン薄膜トランジス
タの断面構造、第７図にドレイン電流特性の一例を示す
。図において、１は石英基板、２は多結晶シリコン薄膜
、３は８１０ｗ薄膜、４はＢを１０”ｔＭ−’添加した
多結晶シリコン電極、５は多結晶シリコンにＡｓを１０
”％ｍ−’添加したソース領域、６は多結晶シリコンに
ＡｓをＩＱ”ｃｍ−’添加したドレイン領域ｈ７Ｆｉｈ
ｔ電極である。ドレイン電流特性は、チャネル長２０μ
ｍ、チャネル＠ Ｚｏｏ ｐｍの素子に対するもので、
ゲート電圧８ｖにおける相互コンダクタンスは５０μＳ
１ソース、ドレイン間の耐圧は２０Ｖ程匿である。この
ように、通常の構造のシリコン薄膜トランジスタでは、
相互コンダクタンスの観点からは、スイッチング素子に
賛求される特性をほぼ満足し得るものの、ソース、ドレ
イン間耐圧が不足しているという問題点を有する。FIG. 6 shows a cross-sectional structure of a typical conventional polycrystalline silicon thin film transistor, and FIG. 7 shows an example of drain current characteristics. In the figure, 1 is a quartz substrate, 2 is a polycrystalline silicon thin film, 3 is an 810W thin film, 4 is a polycrystalline silicon electrode with 10"tM-' of B added, and 5 is a polycrystalline silicon with 10% As added.
Source region doped with ``%m-'', 6 is drain region h7Fih with IQ''cm-' of As added to polycrystalline silicon.
It is a t electrode. Drain current characteristics are channel length 20μ
m, for the element of channel @Zoo pm,
Transconductance at gate voltage 8V is 50μS
1. The breakdown voltage between the source and drain is approximately 20V. In this way, in a silicon thin film transistor with a normal structure,
From the viewpoint of mutual conductance, although it can almost satisfy the characteristics desired for a switching element, it has the problem that the withstand voltage between the source and drain is insufficient.
ソース、ドレイン間耐圧の決定要因としては、ソース、
ドレイン間耐圧のパンチスルーや、ドレイン近傍におけ
るアバランシェ降伏などが考えられるが、チャネル長が
２μｍ以上の素子においては、これらのうち、ドレイン
近傍における電界集中に起因したアバランシェ降伏がソ
ース。The determining factors for the source-drain breakdown voltage are the source,
Possible causes include punch-through in the drain-to-drain breakdown voltage and avalanche breakdown near the drain, but in devices with a channel length of 2 μm or more, avalanche breakdown caused by electric field concentration near the drain is the source.
ドレイン間耐圧の支配要因となっている。このようなド
レイン近傍における電界系中を緩和するために、ゲート
とソース、ゲートとドレインとの間にオフセットゲート
領域を設ける構造が提案されｆｔｏ第８図にその＃ｒ面
構造を示す。図において、１は石英基板、２は多結晶シ
リコン薄膜、３はＳｉＯ薄膜、４はＢを１０”ｔｃＨｌ
−”添加した多結晶シリコン電極、５は多結晶シリコン
にｈを１０””ａｍ−”添加したソース領域、６は多結
晶シリコンにＡａをＩＱ”ｍ−”添加したドレイン領域
、７はＡｔ電極、８はオフセットゲート領域を示す。第
９図はドレイン電流特性を示す。ゲートとソース、ゲー
トとドレインとの間にそれぞれ５ｐｍのオフセットゲー
ト領域８を設けることによシ、チャネル長２０Ｐｒｎ、
チャネル幅１００μｍの素子寸法を有する素子において
、１ｏｏｖ以上のソース。This is the controlling factor for the drain-to-drain breakdown voltage. In order to relax the electric field in the vicinity of the drain, a structure in which offset gate regions are provided between the gate and the source and between the gate and the drain has been proposed, and its #r plane structure is shown in FIG. In the figure, 1 is a quartz substrate, 2 is a polycrystalline silicon thin film, 3 is a SiO thin film, and 4 is B at 10”tcHl.
-" doped polycrystalline silicon electrode; 5 is a source region made of polycrystalline silicon doped with 10""am-" of h; 6 is a drain region made of polycrystalline silicon doped with Aa of IQ"m-"; 7 is an At electrode. , 8 indicate offset gate regions. FIG. 9 shows drain current characteristics. By providing offset gate regions 8 of 5 pm between the gate and the source and between the gate and the drain, the channel length is 20Prn,
In a device having device dimensions with a channel width of 100 μm, a source of 1 oov or more.
ドレイン間耐圧を得ることが可能となる。しかしながら
、相互コンダクタンスの低下が顕著であシ、ゲート電圧
８ｖにおいて０．５μｓ程度の相互コンダクタンスしか
得ることができない。これは、オフセットゲート領域の
抵抗が非常に高いために、オフセットゲート領域がチャ
ネルに直列に付加された寄生抵抗として働き、多結晶シ
リコン薄膜トランジスタの相互コンダクタンスを低下せ
しめているためと考えられる。特に、多結晶シリコンは
、結晶粒界の界面準位に捕獲された２−２Ｘ １０”ｍ
−”にも及ぶ界面電荷に起因して、結晶粒界部恍電荷の
輸送を妨げる０、５５ｅＶａ匿のポテンシャル障壁が存
在するため、著しく高抵抗となり、相互コンダクタンス
の顕著な低下を招く。このように、ゲートとソース、ゲ
ートとドレインとの間にオフセットゲート領域を設ける
ことにより、ｘｏｏｖ以上のソース、ドレイン間耐圧を
実現することができるが、相互コンダクタンスが１μｓ
以下にも低下するため、スイッチング素子として適用で
きないという問題点が生ずる。It becomes possible to obtain a drain-to-drain breakdown voltage. However, the mutual conductance decreases significantly, and a mutual conductance of only about 0.5 μs can be obtained at a gate voltage of 8 V. This is considered to be because the resistance of the offset gate region is very high, so the offset gate region acts as a parasitic resistance added in series with the channel, reducing the mutual conductance of the polycrystalline silicon thin film transistor. In particular, polycrystalline silicon has 2-2
Due to the interfacial charge as large as 0.55 eV, a potential barrier of 0.55 eV exists that prevents the transport of charge at the grain boundary, resulting in extremely high resistance and a significant decrease in mutual conductance. By providing an offset gate region between the gate and the source and between the gate and the drain, it is possible to achieve a breakdown voltage between the source and drain of more than xoov, but the mutual conductance is 1 μs.
This causes a problem that it cannot be used as a switching element.
以上述べたように、オフセットゲート領域を有しない通
常構造の多結晶シリコン薄膜トランジスタは、スイッチ
ング素子として十分な特性を有するものの、ソース、ド
レイン間耐圧が低いという欠点を有する。一方、単なる
オフセットゲート領域を設けた構造の多結晶シリコン薄
膜トランジスタでは、ソース、ドレイン間耐圧を向上さ
せることはできるものの、相互コンダクタンスの低、下
が著しいという欠点を有する。As described above, a polycrystalline silicon thin film transistor having a normal structure without an offset gate region has sufficient characteristics as a switching element, but has the drawback of a low breakdown voltage between the source and drain. On the other hand, in a polycrystalline silicon thin film transistor having a structure in which a simple offset gate region is provided, although it is possible to improve the withstand voltage between the source and drain, it has the disadvantage that the mutual conductance is significantly low.
（発明の目的）
本発明は上記の欠点を改善するために提案されたもので
、多結晶シリコン薄膜を能動領域とする多結晶シリコン
薄膜トランジスタにおいて、高いソース、トンイン間耐
圧を有すると同時Ｋ。(Objective of the Invention) The present invention was proposed to improve the above-mentioned drawbacks, and provides a polycrystalline silicon thin film transistor having a polycrystalline silicon thin film as an active region, which has a high breakdown voltage between the source and the tunnel.
高相互コンダクタンスの高耐圧多結晶シリコン薄膜トラ
ンジスタとその製造法を提供することを目的とする。The purpose of the present invention is to provide a high voltage polycrystalline silicon thin film transistor with high mutual conductance and a method for manufacturing the same.
（問題点を解決するための手段〕
上記の目的を達成するため、本発明は多結晶シリコン薄
膜をチャネル領域とする高耐圧多結晶シリコン薄膜トラ
ンジスタにおいて、ゲートとソース、およびゲートとド
レインとの間にオフセットゲート領域を設け、該オフセ
ットゲート領域が水素を含有してなることを特徴とする
高耐圧多結晶シリコン薄膜トランジスタを発明の要旨と
するものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides a high breakdown voltage polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as a channel region. The gist of the invention is a high breakdown voltage polycrystalline silicon thin film transistor characterized in that an offset gate region is provided, and the offset gate region contains hydrogen.
さらに本発明は、多結晶シリコン薄膜をチャネル領域と
する高耐圧多結晶シリコン薄膜トランジスタの製造法に
おいて、ゲートとンース間有するようにゲートとソース
およびトンインを形成する工程と、前記オフセットゲー
ト領域に水素を添加する工程とを具備することを特徴と
する高耐圧多結晶シリコン薄膜トランジスタの製造法を
発明の要旨とするものである。Furthermore, the present invention provides a method for manufacturing a high-voltage polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as a channel region, including a step of forming a gate, a source, and a tone-in so as to have a gap between the gate and the source, and a step of forming hydrogen in the offset gate region. The gist of the invention is a method for manufacturing a high-voltage polycrystalline silicon thin film transistor, which is characterized by comprising a step of adding a polycrystalline silicon thin film transistor.
しかして本発明の特徴とする点は、ゲートとソース、お
よびゲートとドレインとの間にオフセットゲート領域を
設け、該オフセットゲート領域が水素を含有している点
にある。従来の技術とは、ゲートとソース、ゲートとト
ンインとの間に設けたオフセットゲート領域に水素を添
加することによシ、オフセットゲート領域の結晶粒界部
におけるポテンシャル障壁に低減セＬめ、低抵抗化を因
っている点が異なる。However, a feature of the present invention is that an offset gate region is provided between the gate and the source and between the gate and the drain, and the offset gate region contains hydrogen. The conventional technology is to reduce the potential barrier at the grain boundaries of the offset gate region by adding hydrogen to the offset gate region provided between the gate and the source and between the gate and the tunnel. The difference is that it causes resistance.
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で１種々の変
更あるいは改良を行いうろことは言５までもない。Next, the present invention will be explained in detail. It should be noted that the embodiments are merely illustrative, and it goes without saying that various changes and improvements may be made without departing from the spirit of the present invention.
ｍ１図は本発明の高耐圧シリコン薄膜トランジスタの製
作工程を示すもので、第１図Ｆは本発明のトランジスタ
の構造を示す。図において、１は石英基板、２は多結晶
シリコン薄膜、３は５ｉｆｔ薄膜、４は多結晶シリコン
電極、５はソース領域、６はドレイン領域、７はＡｔｔ
極、９は水素を含有するオフセットゲート領域を示す。Figure 1F shows the manufacturing process of the high voltage silicon thin film transistor of the present invention, and Figure 1F shows the structure of the transistor of the present invention. In the figure, 1 is a quartz substrate, 2 is a polycrystalline silicon thin film, 3 is a 5ift thin film, 4 is a polycrystalline silicon electrode, 5 is a source region, 6 is a drain region, 7 is Att.
Pole 9 indicates an offset gate region containing hydrogen.
次に本発明による高耐圧シリコン薄膜トランジスタの製
作工程を説明する。Next, the manufacturing process of the high voltage silicon thin film transistor according to the present invention will be explained.
まず、石英基板１上に多結晶シリコン薄膜２を気相成長
法によシ０．５μｍ堆積した後、ｒｆ！素雰素気囲気中
１１００℃件で多結晶シリコン表面を酸化し、ゲート絶
縁膜として０．１５μｍのＳｉＯ，薄膜３を形成する（
第１図Ａ）。引き続いて、ゲート電極としてＢを１０
” ”ｃｐｎ−”添加した多結晶シリコン薄膜４を０．
３μｍ堆積しく第１図Ｂ）、フォトリソグラフィー技術
を用いて、多結晶シリコン薄膜＋ Ｓｔｏｗ薄膜を加工
する（第１図Ｃ）ｏこの後、オフセットゲート領域を形
成するために、気相成長法によりｓｉｏ、薄膜３を０．
３μｍ形成しく第１図Ｄ）、ゲートの両側の部分を残し
て、該５ｉｏｔ薄膜をエツチングによシ除去する。この
Ｓｉｎ。First, a polycrystalline silicon thin film 2 was deposited to a thickness of 0.5 μm on a quartz substrate 1 by vapor phase epitaxy, and then RF! The polycrystalline silicon surface is oxidized at 1100°C in an elementary atmosphere, and a 0.15 μm SiO thin film 3 is formed as a gate insulating film (
Figure 1A). Subsequently, 10% of B was added as a gate electrode.
"""cpn-" added polycrystalline silicon thin film 4 was 0.
The polycrystalline silicon thin film + Stow thin film is deposited to a thickness of 3 μm (Fig. 1 B) and processed using photolithography (Fig. 1 C). sio, thin film 3 to 0.
The 5-iot thin film is removed by etching to form a 3 μm thick film (FIG. 1D), leaving only the portions on both sides of the gate. This Sin.
薄膜によって覆われたゲートの両側の部分がオフセット
ゲート領域となる。この状態で、ソース、ドレイン領域
５．６を形成するために、イオン注入法により、 Ａｓ
を１０１０ロー３添加し、窒素雰囲気中、９００℃の熱
処理により活性化する（第１図Ｅ）。引き続いて、Ａｔ
′ＪＬ極７を形成した後、水素と窒素からなる混合ガス
（混合比Ｘ：Ｘ）を成分とするガスプラズマ（圧力Ｉ
Ｔｏｒｒ ）中に素子を（支）分間放置し、この水素プ
ラズマ処理によりオフセットゲート領域に水素を添加し
、水素を含有してなるオフセットゲート領域９を有する
シリコン薄膜トランジスタを完成する（第１図Ｆ）。The portions on both sides of the gate covered by the thin film become offset gate regions. In this state, in order to form the source and drain regions 5.6, As
1010Rho3 was added and activated by heat treatment at 900° C. in a nitrogen atmosphere (Fig. 1E). Subsequently, At
'After forming the JL pole 7, a gas plasma (pressure I
Torr), the device is left for a few minutes, and hydrogen is added to the offset gate region by this hydrogen plasma treatment, completing a silicon thin film transistor having an offset gate region 9 containing hydrogen (FIG. 1F). .
なお、水素プラズマ処理は、処理後５００℃以上の熱処
理を行わなければｌｔ電極形成前でもよい。Note that the hydrogen plasma treatment may be performed before the lt electrode is formed as long as heat treatment at 500° C. or higher is not performed after the treatment.
第２図は、水素プラズマ処理を行なうためのプラズマ発
生装置の断面構造を示したもので、１０が真空槽、１１
がプラズマ発生用電極、１２がガス導入口である。水素
プラズマ処理を施すためには、まず、プラズマ処理を施
す試料１３を真空槽内に入れ、内部をＩＦ’ Ｔｏｒｒ
まで排気する。この後、水素と窒素の混合ガスを真空槽
内がＩ Ｔｏｒｒになるまでガス導入口よシ導入し、電
極間に高周波電力を印加することによりプラズマを発生
させる。水素の添加量は、水素プラズマ処理を行なう時
間によ＃）制御できる。Figure 2 shows the cross-sectional structure of a plasma generator for hydrogen plasma treatment, where 10 is a vacuum chamber and 11 is a vacuum chamber.
1 is a plasma generation electrode, and 12 is a gas inlet. In order to perform hydrogen plasma treatment, first, the sample 13 to be subjected to plasma treatment is placed in a vacuum chamber, and the inside is heated to IF' Torr.
exhaust to. Thereafter, a mixed gas of hydrogen and nitrogen is introduced through the gas inlet until the inside of the vacuum chamber reaches I Torr, and plasma is generated by applying high frequency power between the electrodes. The amount of hydrogen added can be controlled by the time during which the hydrogen plasma treatment is performed.
第３図は、本実施例で作製した高耐圧シリコン薄膜トラ
ンジスタのドレイン電流特性を示した図であって、チャ
ネル長は２０μｍ、チャネル幅は１００μｍ１オフセツ
トゲート長は５μｍである。FIG. 3 is a diagram showing the drain current characteristics of the high voltage silicon thin film transistor manufactured in this example, in which the channel length is 20 μm, the channel width is 100 μm, and the offset gate length is 5 μm.
この図から、１ｏｏｖ以上のソース、ドレイン間耐圧が
得られていると同時に、ゲート電圧８ｖにおいて３０μ
ｓの相互コンダクタンスが得られていることがわかる。From this figure, we can see that a source-drain breakdown voltage of 1oov or more is obtained, and at the same time, 30μ at a gate voltage of 8V.
It can be seen that a mutual conductance of s is obtained.
これは、オフセットゲート領域を設けることによシ、ド
レイン近傍における電界集中を緩和することが可能とな
ったことに加えて、多結晶シリコン中に水素を添加する
ことにより、結晶粒界部の捕獲準位が補償され、捕獲電
荷密度が１．６ＸｌＯ”（７）−２程度に低減化される
ため、結晶粒界部のポテンシャル障壁が低下し、オフセ
ットゲート領域が低抵抗化されたためである。このよう
に、ゲートとソース、ゲートとドレインとの間に水素を
含有したオフセットゲート領域を設けることによシ、高
ソース、ドレイン間耐圧、高相互コンダクタンス。By providing an offset gate region, it is possible to alleviate the electric field concentration near the drain, and by adding hydrogen to polycrystalline silicon, it is possible to trap grain boundaries. This is because the level is compensated and the trapped charge density is reduced to about 1.6XlO''(7)-2, which lowers the potential barrier at the grain boundary and lowers the resistance of the offset gate region. In this way, by providing an offset gate region containing hydrogen between the gate and the source and between the gate and the drain, high breakdown voltage between the source and drain and high mutual conductance can be achieved.
高耐圧シリコン薄膜トランジスタを実現することができ
る。A high voltage silicon thin film transistor can be realized.
第４図は、相互コンダクタンスのゲート電圧依存性が、
オフセットゲート領域における結晶粒界部の界面準位密
度によって変化する様子を示したものである。水素を添
加することにより、界面電荷密度を２．２ Ｘ １０”
ｍ−（水素雰囲気中、４５０℃の熱処理の場合のみ）か
ら１．６ Ｘ １０”ｃｌｎ−”まで低減化することに
よう、相互コンダクタンスを菊倍程度増大できることが
わかる。Figure 4 shows that the dependence of mutual conductance on gate voltage is
This figure shows how the density changes depending on the interface state density at the grain boundary in the offset gate region. By adding hydrogen, the interfacial charge density was increased to 2.2 x 10”
It can be seen that the mutual conductance can be increased by about a thousand times, as it is reduced from m- (only in the case of heat treatment at 450° C. in a hydrogen atmosphere) to 1.6×10”cln-”.
なお水素プラズマ処理の条件、例えばパワーによっても
界面準位密度を変化できる。水素と窒素からなる混合ガ
ス（混合比１：１）を成分とするガスプラズマを圧力Ｉ
Ｔｏｒｒにおいて、パワー２００ Ｗで界面準位密度
１．６ Ｘ １０”ｃｒＲ″″＊がえられる。パワーを
１００Ｗ〜３００ Ｗ、ガス圧力０．５Ｔｏｒｒ〜２Ｔ
ｏｒｒ、処理時間１０分以上が好適である。Note that the interface state density can also be changed by changing the conditions of the hydrogen plasma treatment, for example, the power. A gas plasma containing a mixed gas of hydrogen and nitrogen (mixing ratio 1:1) is heated to a pressure of I
At Torr, an interface state density of 1.6 x 10"crR""* can be obtained at a power of 200 W. At a power of 100 W to 300 W and a gas pressure of 0.5 Torr to 2 T.
orr, a processing time of 10 minutes or more is suitable.
上記水素雰囲気中の熱処理のみではエネルギーが不足し
ているが、水素の供給蓋が不足しているかである。The heat treatment in the hydrogen atmosphere alone is insufficient in energy, but the hydrogen supply lid is insufficient.
実施例１で説明したシリコン薄膜トランジスタの製造工
程において、水素を含むガスプラズマを用いるかわ勺に
、第５図に示すように、ｌｏ！ １ｃｒｎ−’以上の水
素を含む窒化シリコン薄膜１４を表面に堆積し、窒素雰
囲気中４００℃の熱処理によｐ水素をオフセットゲート
領域に拡散させることによっても、実施例１と同様にオ
フセットゲート領域に水素を添加し、同様の効果を得る
ことが可能である。In the manufacturing process of the silicon thin film transistor described in Example 1, as shown in FIG. 5, a low! Similarly to Example 1, by depositing a silicon nitride thin film 14 containing hydrogen of 1 crn-' or more on the surface and diffusing p-hydrogen into the offset gate region by heat treatment at 400° C. in a nitrogen atmosphere, It is possible to add hydrogen and obtain a similar effect.
（発明の効果）
以上説明したように、本発明によればゲートとソース、
ゲートとドレインとの間にオフセット領域を設け、該オ
フセット領域に水素を添加することによシ、ソース、ド
レイン間の耐圧が高く、相互コンダクタンスの大きい高
耐圧シリコン薄膜トランジスタを得ることができるとい
う利点がある。(Effects of the Invention) As explained above, according to the present invention, the gate and the source,
By providing an offset region between the gate and the drain and adding hydrogen to the offset region, there is an advantage that a high breakdown voltage silicon thin film transistor having a high breakdown voltage between the source and drain and a large mutual conductance can be obtained. be.
Ｍ１図は本発明の高耐圧シリコン薄膜トランジスタの作
製工程を説明した図、第２図は水素添加を行なうための
プラズマ処理装置の断面構造を説明した図、第３図は水
素を含有してなるオフセットゲート領域を有するシリコ
ン薄膜トランジスタのドレイン電流特性を説明した図、
第４図は相互コンダクタンスのゲート電圧依存性が結晶
粒界部の界面電荷密度に応じて変化する様子を説明した
図、第５図は他の実施例における水素添加方法を説明し
た図、第６図は通常のシリコン薄膜トランジスタの断面
構造を示した図、第７図は通常のシリコン薄膜トランジ
スタのドレイン電流特性を説明した図、第８図はオフセ
ットゲート領域を設けたシリコン薄膜トランジスタの断
面構造を示した図、第９図はオフセットタート領域を設
けたシリコン薄膜トランジスタのドレイン電流特性を説
明した図を示す０
１・・・・・・・・・石英基板
２・・・・・・・・・多結晶シリコン薄膜３・・・・・
・・・・Ｓｉ０ｇ薄膜
４・・・・・・・・・多結晶シリコン電極５・・・・・
・・・・ソース領域
６・・・・・・・・・ドレイン領域
７・・・・・・・・・Ａｔ［極
８・・・・・・・・・オフセットゲート領域９・・・・
・・・・・水素を含有するオフセットゲート領域１０・
・・・・・・・・真空槽
１１・・・・・・・・・プラズマ発生用電極ｎ・・・・
・・・・・ガス導入口
１３・・・・・・・・・試料
１４・・・・・・・・・窒化シリコン薄膜第２円
第３ｇ１
０ ２０ ４０ ６０ ８０ １（Ｘ
）１２０ドレイン′ｔ１．圧 （Ｖ）
昧
１） 匡
第４ｖ１
ケートｔ、刀ヒ （Ｖ）
第７図
ドしイン電圧 （Ｖ）Figure M1 is a diagram explaining the manufacturing process of the high-voltage silicon thin film transistor of the present invention, Figure 2 is a diagram explaining the cross-sectional structure of a plasma processing apparatus for hydrogen addition, and Figure 3 is an offset formed by containing hydrogen. A diagram illustrating drain current characteristics of a silicon thin film transistor having a gate region,
FIG. 4 is a diagram explaining how the gate voltage dependence of mutual conductance changes depending on the interfacial charge density at the grain boundary, FIG. 5 is a diagram explaining the hydrogenation method in another example, and FIG. The figure shows the cross-sectional structure of a normal silicon thin film transistor, FIG. 7 shows the drain current characteristics of a normal silicon thin film transistor, and FIG. 8 shows the cross-sectional structure of a silicon thin film transistor with an offset gate region. , FIG. 9 shows a diagram explaining the drain current characteristics of a silicon thin film transistor provided with an offset start region0 1... Quartz substrate 2... Polycrystalline silicon thin film 3...
...Si0g thin film 4...Polycrystalline silicon electrode 5...
... Source region 6 ... Drain region 7 ... At [pole 8 ... Offset gate region 9 ...
...Offset gate region 10 containing hydrogen.
...... Vacuum chamber 11 ...... Plasma generation electrode n...
...Gas inlet 13...Sample 14...Silicon nitride thin film 2nd circle 3rd g1 0 20 40 60 80 1 (X
) 120 drain't1. Voltage (V) Voltage 1) Voltage (V) Figure 7
Claims (4)
多結晶シリコン薄膜トランジスタにおいて、ゲートとソ
ース、およびゲートとドレインとの間にオフセットゲー
ト領域を設け、該オフセットゲート領域が水素を含有し
てなることを特徴とする高耐圧多結晶シリコン薄膜トラ
ンジスタ。(1) In a high-voltage polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as a channel region, an offset gate region is provided between the gate and the source and between the gate and the drain, and the offset gate region contains hydrogen. A high-voltage polycrystalline silicon thin film transistor featuring
多結晶シリコン薄膜トランジスタの製造法において、ゲ
ートとソース間およびゲートとドレイン間にオフセット
ゲート領域を有するようにゲートとソースおよびドレイ
ンを形成する工程と、前記オフセットゲート領域に水素
を添加する工程とを具備することを特徴とする高耐圧多
結晶シリコン薄膜トランジスタの製造法。(2) In a method of manufacturing a high voltage polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as a channel region, a step of forming a gate, a source, and a drain so as to have an offset gate region between the gate and the source and between the gate and the drain; A method for manufacturing a high voltage polycrystalline silicon thin film transistor, comprising the steps of: adding hydrogen to the offset gate region.
域に水素を添加する工程が水素プラズマ処理を行うこと
を特徴とする高耐圧多結晶シリコン薄膜トランジスタの
製造法。(3) A method for manufacturing a high-voltage polycrystalline silicon thin film transistor, wherein the step of adding hydrogen to the offset gate region according to claim 2 includes performing hydrogen plasma treatment.
域に水素を添加する工程が水素を含む窒化シリコン薄膜
から水素をオフセットゲート領域に拡散させることを特
徴とする高耐圧多結晶シリコン薄膜トランジスタの製造
法。(4) Manufacturing a high-voltage polycrystalline silicon thin film transistor characterized in that the step of adding hydrogen to the offset gate region as set forth in claim 2 diffuses hydrogen from a hydrogen-containing silicon nitride thin film into the offset gate region. Law.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20969286A JPS6366970A (en) | 1986-09-08 | 1986-09-08 | High-breakdown-strength polycrystalline silicon thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20969286A JPS6366970A (en) | 1986-09-08 | 1986-09-08 | High-breakdown-strength polycrystalline silicon thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366970A true JPS6366970A (en) | 1988-03-25 |
Family
ID=16577050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20969286A Pending JPS6366970A (en) | 1986-09-08 | 1986-09-08 | High-breakdown-strength polycrystalline silicon thin film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366970A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923967A (en) * | 1995-11-17 | 1999-07-13 | Sharp Kabushiki Kaisha | Method for producing a thin film semiconductor device |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1986
- 1986-09-08 JP JP20969286A patent/JPS6366970A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5923967A (en) * | 1995-11-17 | 1999-07-13 | Sharp Kabushiki Kaisha | Method for producing a thin film semiconductor device |
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