JPS6353740B2 - - Google Patents

Description

【発明の詳細な説明】

発明の分野 この発明は一般的には連続的な近似値アナログ
―デイジタル変換器に関し、より特定的には、
1972年11月14日にRichard Van Saunに対し許可
されたアメリカ合衆国特許第3703002号および同
時係属中の特許出願において開示されたタイプの
剰余の再循環システムを用いる変換器に関する。 発明の背景 従来、剰余の再循環システムを使用するアナロ
グ―デイジタル変換器は、製品として製造するこ
とが困難でありかつ高価であつた。この変換器は
多くの構成要素を必要とし、かつことため、構成
要素における許容誤差の変差は正確なシステムを
極端に高価なものにした。種々の構成要素は、結
集された許容誤差の影響を減少するように調和さ
れなければならず、かつ調和されることができな
い構成要素は熟練した技術者によつて手動的に調
製されなければならない。非常に正確でありかつ
構成要素から構成要素への最小限の許容誤差の変
差を有する他の構成要素が必要とされた。これら
の要因のすべては、アナログ―デイジタル変換器
を非常に高価なものにする原因となつた。 ５および1/2の数字の精度を得るために、変換
器は、アメリカ合衆国特許第3703002号の“剰余
の再循環を用いるアナログ―デイジタル変換器お
よびインデイケータ”において開示されたこれら
の付加的な構成要素を必要とした。Van Saunシ
ステムの精度を増大するときに、高い分解能にそ
して正確なシステムに重大な誤差を引起こすスイ
ツチ電荷注入現象のような多くの望ましくない影
響が存在する。たとえばVan Saunシステムにお
いて用いられる電界効果トランジスタスイツチの
ような他の構成要素によつて、変換器の使用期間
の温度変化が重大な誤差を誘起して最終的なシス
テムを不正確にするということが発見された。 増幅器の場合には、高い精度を得るために、増
幅器は個別的に手動的に調整されて帯域幅または
周波数応答に適合させなければならない。所望の
過渡応答を達成するために、この手動調整は、あ
る場合にはオシロスコープ上の波形を観察しなが
ら特定の応答を達成するためにコンデンサを加え
または削除することを意味する。 さらに発展されると、コモンモード除去誤差を
避けるための以前の方法は、安価に高い精度を得
るためには不充分であつた。増幅器を統合すると
きに、120dBの理論上のコモンモード除去比は、
従来のCMOS集積回路技術では得ることができ
ないということが発見された。コンピユータの分
析およびシミユレーシヨンは、密接にモニタされ
た製品製造状況においてさえ、製品における
110dBのコモンモード除去比を伴なう増幅器の実
現の可能性を示しているが、そのようなコモンモ
ード除去比を伴なう装置の受入れ可能な生産でさ
え繰返し得ることは不可能であつた。 広範囲の実験によつて、双方向スイツチを介し
て流れる電流の方向は所望の高いレベルの精度に
重大な影響を有するということが測定された。ス
イツチはまた典型的には、１℃あたり１％の1/2
ないし6/10の温度係数を有し、かつこれは、０か
ら70℃までの広い温度範囲にわたつて機能しなけ
ればならない装置に不正確さを誘発すのに十分で
あつた。 先行技術の剰余の再循環システムを検査すると
きに、記憶コンデンサを充電するために、いくつ
かのフオロア増幅器が必要とされるということが
判断された。コストを減少するために、フオロア
増幅器のいくつかを取除くことが必要である。フ
オロア増幅器としての機能を正規の演算増幅器に
持たせる試みがなされたが、これは不成功であつ
た。 先行技術に関する他の問題点は、現存する増幅
器は十分に速くはなくかつ速度を増大するために
付加的な増幅器を加える必要があり、これは増幅
器を安定させるために付加的な補償の必要性をも
たらすということであつた。 付加的な増幅器は、変換器回路の０調整におけ
る付加的な問題点を作り出した。従来用いられた
種々のシステムは、多くの増幅器のために、多く
のオフセツト誤差を有する傾向があつた。このこ
とは、回路の０値を決定する校正を非常に困難に
し、かつ時間を浪費させた。 上述の問題点は解決されるとは思われずかつ偶
然の出来事が発生するまで技術は進歩していなか
つた。多数の実験的なブレツドボードの１つがテ
ストされた一方で、配線が切断された配線が切断
されたブレツドボードは大きなオフセツトを有す
るが、線形性は優れていた。このことは、単一方
向性のスイツチの問題点を解決しかつＡ／Ｄ回路
上の基準電圧を変化させることが増幅器の問題を
取除くということの実現をもたらした。このこと
は結局、多くの構成要素を取除くことによつて増
幅器回路の簡略化を現実的なレベルまで導いた。 簡略化の努力から発展して、アナログ―デイジ
タル変換サイクルの異なる部分の期間中にいくつ
かの機能を実行するように１つのアナログ―デイ
ジタル増幅器が製造され得るということが判断さ
れた。解決策によつて、大きなオフセツトを取除
きかつ所望の出力精度をもたらす適正なオートゼ
ロ技術が発見された。 さらに、先行技術のシステムは基準点誤差を受
けやすく、そこでは、アナログ入力を追跡する際
にデイジタル出力が不連続になるということが判
断された。従来、このことは、再循環剰余アナロ
グ―デイジタル変換システムに固有の特徴である
と考えられていた。 概 要 この発明は、構成要素の数を減らしかつすべて
の構成要素を通常の特定された許容誤差内で動作
させて失敗の間の間隔を増大することによつて、
増大されたシステムの信頼性を有する、低価格の
アナログ―デイジタル変換器を提供するものであ
る。 この発明はさらに、或る期間にわたる振動およ
び衝撃によつて変化する傾向を有する先行技術の
ポテンシヨメータを取除くことによつて必要とさ
れる周波数の校正を減らし、かつこれによつて全
体的な精度に影響を及ぼす構成要素のドリフトの
数を減らすものである。 この発明の上述のおよび付加的な利点は、添付
された図面に関連して以下の詳細な説明を読むこ
とによつて当業者にとつて明白となるであろう。 好ましい実施例の説明 まず、第１図を参照して全体を観察すると、制
御された間隔をおいてアナログ信号を入力するた
めの、従来の商業的に利用されているサンプルお
よびホールド回路９が示されている。このサンプ
ルおよびホールド回路９は、Ａ／Ｄ変換回路１２
へ出力を与えるＤ／Ａ変換回路１０に接続されて
いる。Ａ／Ｄ変換回路１２には、ブートストラツ
プ電源１４から電力が供給されるＤ／Ａおよび
Ａ／Ｄ変換回路は、制御論理回路１６によつて制
御され、この回路１６は、従来の校正メモリ１７
に接続された従来の商業的に利用可能なマイクロ
プロセツサ１５に向けられている。Ｄ／Ａ変換回
路１０は、精密な電圧基準回路１８からの基準電
圧または電位を用いる。 Ｄ／Ａ変換回路１０は、梯子形の抵抗回路網１
３を備えたＤ／Ａ増幅器１１を含んでいる。この
梯子形の低抗回路網１３は、複数の梯子形抵抗か
ら構成されており、これは、好ましい実施例にお
いては７個であり、参照番号１９ないし２５によ
つて連続的に指定されている。抵抗の各々は、先
行する抵抗の倍数の抵抗値を有しており、各抵抗
を２進値で重みづけする。梯子形の抵抗回路網１
３はその一端において、Ｄ／Ａ増幅器１１の負ま
たは反転入力に接続されている。 回路網における梯子形抵抗の各々の他方の端部
は、１対のデイジタル制御された梯子形スイツチ
に接続され、これらのスイツチは各々、参照番号
２６ないし３７によつて個々に指定されている。
梯子形の抵抗２５は基準回路１８の正電圧に接続
されてＤ／Ａ増幅器１１の反転入力における電位
に永続的なオフセツトを提供する。梯子形スイツ
チの各々の対の奇数番号２７，２９，３１，３
３，３５および３７は負電圧基準回路１８に接続
され一方で偶数番号のスイツチ２６，２８，３
０，３２，３４および３６は参照番号８で示され
たアナログ共通アース電位に接続される。Ｄ／Ａ
増幅器１１を横切つて配線されているのはＤ／Ａ
利得設定抵抗３８である。 Ｄ／Ａ増幅器１１の出力はＡ／Ｄ変換回路１２
へ接続され、かつ特にＡ／Ｄ増幅器４０への作動
的な接続を有している。Ａ／Ｄコンパレータ／増
幅器４０は、出力ノード４５に接続されたＡ／Ｄ
利得設定抵抗４４によつてブリツジ結合される。
Ａ／Ｄ利得設定抵抗４４はＡ／Ｄ入力抵抗４２の
一端へ接続され、この抵抗４２は、その他端にお
いてＤ／Ａ増幅器１１へ接続され、かつ上記一端
においてオートゼロ（AZ）記憶コンデンサ４６
へ接続される。AZ記憶コンデンサ４６はさらに
Ａ／Ｄコンパレータ／増幅器４０の負入力へ接続
される。 Ａ／Ｄコンパレータ／増幅器４０の負入力およ
びＡ／Ｄコンパレータ／増幅器４０の出力はさら
に、デイジタル的に制御されたAZスイツチ４７
によつてブリツジ接続され、このスイツチ４７は
増幅器制御スイツチとして説明される一群のスイ
ツチのうちの１つである。ストア１またはストア
２スイツチ４８はＡ／Ｄコンパレータ／増幅器４
０の出力とＡ／Ｄ利得設定抵抗４４との間に配置
される。デイジタル的に制御された“比較”スイ
ツチ５０は、ストア１またはストア２スイツチ４
８とＡ／Ｄ利得設定抵抗４４との接合部に接続さ
れ、かつその導通状態においてその接合部をアナ
ログ共通アース電位８へ接続する。 Ａ／Ｄコンパレータ／増幅器４０の正入力はデ
イジタル的に制御されたAZ”スイツチ４９へ接
続される。Ａ／Ｄコンパレータ／増幅器４０の正
の入力と出力とをブリツジ接続しているのは、２
対のデイジタル的に制御されたスイツチ、すなわ
ち“ストア１”スイツチ５２および“ストア３”
スイツチ５４と、これに並列に配置された“スト
ア２”スイツチ５３および“ストア４”スイツチ
５５である。ストア１スイツチ５２とストア３ス
イツチ５４との間に接続されているのは“Ａ記
憶”コンデンサ５８であり、これはアナログ共通
アース電位８へ接続されている。ストア２スイツ
チ５３とストア４スイツチ５５との間で“Ｂ記
憶”コンデンサ６０に接続され、このコンデンサ
６０はさらにアナログアース電位８へ接続されて
いる。 導線６４を介する主アナログ入力は、サンプル
およびホールド回路９に接続され、さらにデイジ
タル的に制御された“入力”スイツチ６２を介し
てＡ／Ｄコンパレータ／増幅器４０の正の入力へ
接続される。 ブートストラツプBS電源１４は、Ａ／Ｄ変換
回路１２へ接続され、さらに“BSフオロア”増
幅器６６を含み、この増幅器６６は、BSフオロ
ア抵抗６８によつてその負入力および出力を横切
つてブリツジ接続されている。BSフオロア増幅
器の負入力は、BS入力制限抵抗７０と、１対の
反対方向に制限するツエナーダイオード７２およ
び７３とによつてＡ／Ｄ増幅器４０の出力へ接続
される。BSフオロア増幅器６６の正の入力は、
Ａ／Ｄコンパレータ／増幅器４０の正の入力と、
入力スイツチ６２と、ストア３スイツチ５４と、
ストア４スイツチ５５と、オートゼロスイツチ４
９とに接続されている。 BSフオロア増幅器６６の出力は、２つの電源
設定ツエナーダイオード７６および７８の間に接
続され、これらのツエナーダイオードはそれらの
反対方向の端部において各々＋および−のバイア
ス抵抗８０および８２へ接続されている。バイア
ス設定抵抗８０および８２の端部は各々正および
負の電源電位へ接続されている。電源設定ツエナ
ーダイオード７６および７８と、＋および−のバ
イアス抵抗８０および８２との間の接合部は各々
“電源フオロア”トランジスタ８４および８６の
各々のベースへ接続されている。電源フオロア８
４および８６は、＋および−の電源電位の間に配
置されている。電源フオロアトランジスタ８４お
よび８６の間に配置されているのはコンデンサ８
７である。導線８８および９０の近くの電源フオ
ロアトランジスタはＡ／Ｄコンパレータ／増幅器
４０の電源として接続される。 次に、精密電圧基準回路１８を参照すると、そ
こには正の温度係数のツエナーダイオード９２
が、トランジスタ９４の設定可能な反対の温度係
数のエミツタベース接合とともに示されている。
このトランジスタとツエナーダイオードとは、一
般に基準増幅器として指定される単一の等温パツ
ケージに収納される。基準増幅器９０はそこに接
続されたコレクタ抵抗９６を有している。ツエナ
ー電流／電源抵抗１００はノード１１８からツエ
ナーノード９０のカソードへ接続され、かつ第２
のツエナー電流／電源抵抗９８はノード１１２と
ツエナー９２のカソードとの間に接続されてい
る。 トランジスタ９４のコレクタおよびベースは、
コンデンサ１０１によつてブリツジ接続され、か
つトランジスタ９４のベースはさらに抵抗１０２
へ接続されている。抵抗１０２は、ノード１０３
によつて、抵抗１０４および１０５から構成され
る抵抗回路網へ接続されている。抵抗１０４は抵
抗１０２をアナログ共通アース電位８および増幅
器１０６へ接続し、さらに抵抗１０５は、抵抗１
０２をノード１０７へ接続し、このノード１０７
は、ダイオード９２と、第２のエミツタ抵抗９８
の、エミツタに対して反対側にある端部とに接続
する。 演算増幅器１０６は、アース電位８へ接続され
たその正の入力と、基準増幅器９０およびコレク
タ抵抗９６の間に接続された負の入力とを有して
いる。演算増幅器１０６の出力はダイオード１０
８へ接続される。ダイオード１０８は次に、抵抗
１１０によつて負の電圧基準出力ノード１１２に
対して調製された負の電圧源である。この負の出
力ノード１１２はさらに、ツエナー電流源抵抗９
８およびノード１０７に接続される。 負の出力ノード１１２はさらに、抵抗１１４へ
接続され、この抵抗１１４を次に演算増幅器１１
６の負の入力へ接続される。演算増幅器１１６の
正の入力はアース電位８へ接続され、かつその出
力は正電圧基準出力ノード１１８へ接続される。 出力ノード１１８はさらに、利得設定抵抗１２
０によつて演算増幅器１１６の負の入力へ接続さ
れる。 精密電圧基準回路１８の外部に接する負の出力
ノード１１２は、導線１２２によつてスイツチ３
５および３７へ接続され、導線１２４によつてバ
イアス３１および３３へ接続され、導線１２６に
よつてスイツチ２９へ接続され、さらに導線１２
８によつてスイツチ２７へ接続される。正の出力
ノード１１８は、梯子形の抵抗２５によつてＤ／
Ａ変換回路１０における梯子形抵抗回路網１３へ
接続される。 動作の初期の段階は校正段階を含んでおり、こ
れはシステムの残りの動作が理解された後に、理
解がより容易となるので、後で説明する。 動作の第２段階はオートゼロ段階であり、この
期間中に、システムは静止状態にあり、すべての
電圧レベルは固定され、かつ増幅器または抵抗回
路網のいずれにおいてもどのようなレベルの変動
も生じない。オートゼロ期間中に、オートゼロス
イツチ４７および４９がオン状態に切換えらる。
オートゼロスイツチ４９は、Ａ／Ｄコンパレー
タ／増幅器４０の正の入力をアナログ共通アース
電位８へ接続し、かつオートゼロスイツチ４７は
その出力をＡ／Ｚ記憶コンデンサ４６に近い負の
入力へ接続する。Ｄ／Ａ増幅器１１、梯子形の抵
抗回路網１３およびＡ／Ｄ増幅器／コンパレータ
４０からのすべてのオフセツトは、オートゼロ記
憶コンデンサ４６上へ与えられる。Ａ／Ｄ変換回
路１２における他のすべてのスイツチはオフ状態
にある。Ｄ／Ａ増幅器／コンパレータ１１出力
は、スイツチ２７，２８，３０，３２，３４およ
び３６をオン状態に切換えることによつて０にセ
ツトされる。スイツチ２６，２９，３１，３３，
３５および３７はオフ状態に切換えられる。 マイクロプロセツサ１５が比較段階を開始する
命令を与えるときに、アナログ―デイジタル変換
の第１の動作段階が開始する。比較段階の期間中
に、サンプルおよびホールド回路９に存在するア
ナログ入力は、オン状態に切換えられている入力
スイツチ６２を介してＡ／Ｄコンパレータ／増幅
器４０の正の入力へ与えられる。さらに、比較ス
イツチ５０がオン状態に切換えられる。 入力信号が与えられるときに、Ｄ／Ａ増幅器１
１の出力は、未だにアナログ共通アース電位８の
出力であり、かつアナログ入力は、Ａ／Ｄコンパ
レータ／増幅器４０の出力を、アナログ入力の極
性に従つて１つの端部または他の端部へ与える。
この発明は、極性を感知する必要なく、負から正
の極性の全範囲に対して作動し得るということに
注目すべきである。 マイクロプロセツサ１５からのトリガの後に、
制御論理回路１６は、デイジタルスイツチ２６な
いし３７の開閉を開始して、梯子形の抵抗１９な
いし２４を、Ｄ／Ａ増幅器１１の入力と、負の出
力ノード１１２または共通アース電位８との間へ
選択的に接続する。 梯子形のスイツチ２６ないし３７の選択的なオ
ン状態への切換は、Ｄ／Ａ増幅器１１の出力に、
負のフルスケールから正のフルスケールまで段階
的な増加を開始させる。各々のステツプにおい
て、そのコンパレータモードにおいて動作する
Ａ／Ｄコンパレータ／増幅器４０の出力は極性に
ついて検査される。もしも極性が正であれば、特
定の梯子形のスイツチがオン状態に保持されかつ
その後次のスイツチが次の抵抗接続に対して起動
される。もしも極性が負であれば、特定のスイツ
チがオフ状態に切換えられ、かつこの対の他方の
スイツチはオン状態に切換えられてその抵抗をア
ナログ共通アース電位８へ接続する。 すべての場合に、入力の双方の極性に対して、
電流は梯子形のスイツチを介して常に同一方向へ
流れる。これは、従来の双方向性のスイツチが、
異なる方向に流れる電流に対する抵抗値の十分な
違いを示して、このためこの発明を具体化するタ
イプの高精度の装置に著しい誤差を生じさせると
いうことが発見されたからである。 梯子形の抵抗回路網１３における抵抗の各々が
試されるにつれて、制御論理回路１６は、梯子形
の抵抗のどれが負の出力ノード１１２へ接続され
たままかを記憶する。 梯子形抵抗は２進値で重み付けされているの
で、上述のプロセスの期間中に選択された抵抗の
各々は、Ａ／Ｄコンパレータ／増幅器４０の正の
入力におけるアナログ入力の最も近いデイジタル
等価値を表わしている。Ａ／Ｄコンパレータ／増
幅器４０の出力は、したがつてつぎの完全な数字
以下であり、かつ“剰余”と定義される。この態
様において、第１の数字が決定されてかつそれを
表わす入力信号の部分がＡ／Ｄコンパレータ／増
幅器４０への正の入力から減算される。 Ａ／Ｄコンパレータ／増幅器４０から出力され
た剰余を記憶するために、比較スイツチ５０はオ
フ状態に切換えられかつストア１またはストア２
スイツチ４８はオン状態に切換えられる。入力ス
イツチ６２はオン状態のままにされ、かつストア
１スイツチ５２はオン状態に切換えられてＡ／Ｄ
コンパレータ／増幅器４０の出力をＡ記憶コンデ
ンサ５８へ接続する。 この次の段階の期間中に、Ａ／Ｄコンパレー
タ／増幅器４０はもはやコンパレータとして用い
られず、かつ代わりに増幅器として用いられる。
増幅器モードにおいて、Ａ／Ｄコンパレータ／増
幅器４０の正の入力への入力は、所定の因数だけ
乗算される。好ましい実施例において、剰余がそ
れによつて乗算される所定の因数は16である。 増幅された出力はその後、Ａ記憶コンデンサを
充電し、かつ遅延時間が与えられて、Ａ記憶コン
デンサ５８を充電した後にＡ／Ｄコンパレータ／
増幅器４０を安定させる。その後ストア１スイツ
チ５２はオフ状態に切換えられる。最後に、入力
スイツチ６２はまたオフ状態に切換えられてこの
増幅器すなわち剰余記憶段階を完了する。 次の段階において、Ａ／Ｄコンパレータ／増幅
器４０はその後、そのコンパレータモードに再度
切換えられる。比較スイツチ５０はオン状態に切
換えられ、かつストア１またはストア２スイツチ
４８はオフ状態に切換えられる。ストア３スイツ
チ５４をオン状態に切換えながら、比較段階サイ
クルが再度開始される。Ａ記憶コンデンサ５８に
蓄積された電荷は次に、Ａ／Ｄコンパレータ／増
幅器４０の正入力に対する入力として本来のアナ
ログ信号を取替える。前の通りに、梯子形のスイ
ツチは制御論理回路１６によつて開かれかつ閉じ
られ、そしてＡ／Ｄ増幅器／コンパレータ４０は
そのコンパレータモードにおいてその出力の極性
に関してモニタされる。もしも特定の梯子形スイ
ツチが出力の極性を負にすると、その特定のスイ
ツチは負の出力ノード１１２への接続から取除か
れる。６つの梯子形スイツチの各々が試された後
に、精密電圧基準回路１８へ接続されたまま留ま
つているこれらの抵抗は、前の比較段階からの剰
余の所定の倍数であるアナログ電圧のデイジタル
等価値を表わしている。剰余の最上位ビツトが決
定されるのはこの態様においてである。 回路はその後、Ａ／Ｄコンパレータ／増幅器４
０が増幅器モードに変わるように切換えられる。
比較スイツチ５０はオフ状態に切換えられかつス
トア１またはストア２スイツチ４８はオン状態に
切換えられる。ストア３スイツチ５４はオン状態
のまま残され、かつＤ／Ａ増幅器からの入力およ
びＡ記憶コンデンサ５８からの電位はＡ／Ｄコン
パレータ／増幅器４０の正の入力に与えられる。
Ｄ／Ａ増幅器の出力と、Ａ記憶コンデンサ５８か
らの電荷との差は、所定の因数だけ乗算されてか
つ出力ノード４５に現われる。 この段階の間に、出力ノード４５における電位
は、ストア２スイツチ５３を介してＢ記憶コンデ
ンサ６０に与えられる。Ａ／Ｄコンパレータ／増
幅器４０を安定させるための十分な遅延時間の後
に、ストア２スイツチ５３は開かれかつＢ記憶コ
ンデンサ６０にかかる電荷は、Ｄ／Ａ出力とＡ記
憶コンデンサ５８上に既に存在する電荷との間の
差を乗算した所定の回数を表わしている。しかし
ながら、今回は、最後の比較段階中に呼出された
梯子形のビツトを表わすデイジタル情報が、第１
の比較段階中にそれらが呼出されたときに同一の
ビツトによつて表わされた値の1/16に等しい。次
に、比較段階および増幅段階が繰返され、比較段
階は３回繰返されかつ増幅段階は２回繰返され
る。 比較および増幅段階が繰返される度に、Ａおよ
びＢ記憶コンデンサ５８および６０の役割はそれ
ぞれ交替させられる。 各々の比較モード期間中に、最後の１つまたは
２つの梯子形スイツチがテストされるときに、
Ａ／Ｄ増幅器／コンパレータ４０へ接続されたコ
ンパレータモードが、設定されずかつその出力極
性を制御論理回路１６によつて不正確に解読させ
ることは不可能である。この状況は、梯子形のス
イツチを不正確に選択させかつアナログ入力を表
わす最後のデイジタル表示を誤つたものにさせ
る。コンパレータの誤差が最も現われやすくポイ
ントは、基準点すなわち、101111から110000のよ
うな梯子形スイツチパターンの大きな変化が存在
する値に入力電圧レベルが非常に近いポイントで
ある。 初期の剰余再循環システムにおいて、もしも梯
子形スイツチが不正確に選択されてその対応する
アナログレベルが与えられた入力よりもわずかに
大きいならば、最終的なデイジタル結果は、その
差によつて誤差を生じ、かつほとんどの場合に、
Ａ／Ｄ変換器は基準点付近のいくつかの誤つた値
またはコードを有するであろう。 一般に、梯子形スイツチパターンの大きな変化
をもたらす２つの接近した間隔で配置され読取値
の間で基準点は最も著しい。従来、梯子形スイツ
チまたは抵抗のどの不一致も、その線形性曲線に
大きな不連続を引起こした。たとえば、等しく間
隔が開けられた入力電圧の増大に対して、連続的
なデイジタル読取値は、以下のとおりである。 望ましい値 現実の値 09995 09995 09996 09996 09997 09997 09998 09997（不連続） 09999 09997（不連続） 10000 10000 10001 10001 10002 10002 この発明において、回路の位相幾何学に組込ま
れた自己訂正構成のために、基準点誤差が取除か
れる。好ましい実施例において、梯子形の抵抗１
９ないし２４の等価値は、１６から１まで重み付
けされる。負の16の重みを有し負の（またはオフ
セツト）値から２進数字を開始する梯子形の抵抗
２５もまた存在する。これは、スイツチ２６をオ
ンにすることがＤ／Ａ増幅器１１からの０出力を
もたらすということを意味する。６つのスイツチ
によつて、各々の再循環のスイツチパターンは２
つずつ重なり合う。したがつて、もしも剰余の再
循環の１つの期間中に誤差が生じると、誤差は剰
余に加えられ、かつ取消されあるいは減算されて
なくなるように次の再循環におけるスイツチング
パターンに影響を及ぼす。 すべての段階が完了された後に、制御論理回路
１６におけるレジスタは、入力６４に与えられた
アナログ信号の２進表示を有している。この２進
データはその後、、後述されるインターフエイス
バス上に１度に６ビツトずつ直列にシフトアウト
され、このバスはマイクロプロセツサ１５へ接続
されている。マイクロプロセツサ１５はその後、
データを再編成し、さらに、梯子形の抵抗回路網
１３、Ａ／Ｄ変換回路１２における種々のスイツ
チ、および精密電圧基準回路１８からの電圧によ
る誤差を訂正するために適当な訂正因子を挿入す
る。 制御論理回路１６からバスインターフエイス７
０を介してデータが伝送される一方で、Ａ／Ｄ変
換回路１２は、そのオートゼロ段階において後ろ
に配置される。 BS電源１４は、Ａ／Ｄコンパレータ／増幅器
４０への入力を追跡する電源を発生することによ
つてＡ／Ｄ増幅器／コンパレータ４０の性能を高
める。比較モードにおいてそれが用いられるとき
に、それはＡ／Ｄコンパレータ増幅器４０の出力
の逸脱を制限するのに役立つ。 Ａ／Ｄコンパレータ／増幅器４０がオートゼロ
段階または増幅器段階にあるときに、ブートスト
ラツプフオロア増幅器６６はフオロアとして接続
される。BSフオロア増幅器６６の出力は、その
正の入力において電圧を追跡する。BSフオロア
増幅器６６の正の入力は、Ａ／Ｄコンパレータ増
幅器４０の正の入力へ接続される。BSフオロア
増幅器６６の出力は、２つのツエナーダイオード
７６および７８の接続部に接続される。これらの
２つのツエナーダイオード７６および７８は、
各々正および負の電源供給フオロアトランジスタ
８４および８６の動作点を設定する。トランジス
タ８４および８６は、導線８８および９０を介し
てＡ／Ｄコンパレータ／増幅器４０へブートスト
ラツプ電源を供給するように設定される。したが
つて、ブートストラツプ電源１４は、Ａ／Ｄ増幅
器／コンパレータ４０の入力を追跡するときにブ
ートストラツプする電源を提供し、このため電源
は、コモンモード入力信号に決して出会わない。
このことは、Ａ／Ｄコンパレータ／増幅器４０に
対して可能であると従来信じられていたよりもよ
り低い等級の増幅器を使用することを可能にす
る。 Ａ／Ｄコンパレータ／増幅器４０がコンパレー
タモードにおいて使用されるときに、その出力
は、入力信号に依存するいずれかの極性で極大値
を与えるように駆動される。これが発生するとき
に、増幅器における出力装置は、飽和状態にな
り、回路が増幅器に切換えられるときに線形増幅
器として機能するように時間内に回復しない。そ
れゆえに、ブートストラツプ電源１４は、電源電
圧を制限することができ、したがつてＡ／Ｄおコ
ンパレータ／増幅器４０の出力の逸脱を制限し
て、比較段階中に過負荷がかけられた後により素
早く回復するように構成要素を含む。これは、抵
抗７０と、背中合わせに接続された２つのツエナ
ーダイオード７２および７３とによつて実行さ
れ、これらは、BS増幅器６６の負入力と、Ａ／
Ｄコンパレータ／増幅器４０の出力との間に接続
される。 Ａ／Ｄコンパレータ／増幅器４０の出力が所定
のレベルを越えるときに、ツエナーダイオードは
ブレークオーバしてブートストラツプフオロア増
幅器６６の態様をフオロアモードから演算モード
へと変換し、この結果それは反転増幅器となる。
反転増幅器として、ブートストラツプ増幅器６６
は、その電源を制限することによつてＡ／Ｄコン
パレータ／増幅器４０の出力を制限する。Ａ／Ｄ
増幅器／コンパレータ４０の出力レベルのこの制
限は、増幅器が、増幅段階中にその動作の線形モ
ードへ非常に素早く復帰することを可能とする。 精密基準電圧回路１８は、優れた長期間の安定
性と、小さな温度係数とを有し、製造時の手動に
よる調整を必要とせずに所望の出力電圧に設定可
能な正および負の基準電圧源を提供する。 基準増幅器９０およびコレクタ抵抗９６は、ト
ランジスタ９４のエミツタベース電圧の温度係数
がツエナーダイオード９２の温度係数に正確に等
しくなるようにトランジスタ９４を介する電流を
設定するように選択される。ツエナーダイオード
９２の正味の温度係数およびトランジスタ９４の
ベースエミツタ電圧は、ノード１０３および１０
７の間の電圧に対して０である。 基準増幅器９０は必要とされる電圧を提供し
て、演算増幅器１０６を適正にバイアスし、ノー
ド１０３と１０７との間の安定な電圧をアナログ
共通アース電位８と負の出力ノード１１２との間
の所望の電圧レベルにする。演算増幅器１０６
は、負の出力ノード１１２において負の電圧レベ
ルを制御する能動的素子である。抵抗１０４およ
び１０５から形成された抵抗回路網はまた、アナ
ログ共通アース電位８と負の出力ノード１１２と
の間の所望の出力電圧を設定する。ダイオード１
０８と抵抗１１０とは、負の出力ノード１１２に
おける出力が常に負であることを保証する。 正の出力ノード１１８において正の精密基準電
圧を出力する精密基準電圧回路１８の部分は、演
算増幅器１１６と、２つの利得設定抵抗１１４お
よび１２０とによつて構成される。この回路は、
所望の正の出力を与え、かつそれは、基準増幅器
９０に対して要求された、抵抗９６を介する０温
度係数電流を設定するための安定した電源であ
る。 正および負の出力電圧は、基準ツエナーダイオ
ード９２に対する、抵抗９８および１００を介す
る所望の電流を設定するために必要とされる正確
な電圧レベルを与える。 事実上、基準増幅器９０は演算増幅器の一部分
と考えることができる。基準増幅器トランジスタ
９４のベースと抵抗１０２とは、非反転入力であ
り、かつ基準増幅器トランジスタ９４のエミツタ
は反転入力である。ダイオード１０８と抵抗１１
０とは増幅器１０６とともに演算増幅器の出力部
分を形成する。 本質的に、負の出力ノード１１２における出力
電圧は、ツエナーダイオード９２にかかる電圧に
演算増幅器のオフセツト電圧を加えた電圧だけノ
ード１０３におけるよりも負である。効率的な演
算増幅器は、コレクタ抵抗９６の値を選択するこ
とによつて設定される調整可能な温度係数を有す
る入力オフセツト電圧を有するであろう。ツエナ
ーダイオード９２は正の温度係数を有し、さら
に、等価的な演算増幅器は調整可能な負の温度係
数を有するであろう。このように、基準増幅器９
０のテスト期間中におけるコレクタ抵抗９６の適
正な選択によつて、トランジスタ９４のベースと
負の出力ノード１１２との間の電圧は、温度と時
間に依存しない安定した電圧となるであろう。 アナログ共通アース電位８に関する、負の出力
ノード１１２における電圧は、ツエナーダイオー
ド９２にかかる電圧に基準トランジスタ９４のベ
ースエミツタ接合にかかる電圧を加えた電圧より
も大きなどのようなレベルにも調整され得る。抵
抗１０４と１０５とは、１つの精密回路網にある
ため、分割は非常に安定して行なわれる得る。 正の出力ノード１１８における正の基準電圧
は、負の利得を用いる反転増幅器によつて発生す
る。利得は、１つの回路網にありかつ非常に安定
して形成され得る２つの抵抗１１４および１２０
の比率によつて設定される。電圧オフセツトおよ
び電圧温度係数は或る誤差を生じさすが、しかし
ながらこの（Ａ／Ｄ）応用については誤差は無視
することができる。 実際の製造に関しては、精密電圧基準回路１９
はいくつかの理由で非常に独特であるということ
が発見された。第１に、回路の出力電圧は、基準
増幅器９０のテスト期間中に２つの抵抗１０４お
よび１０５からなる抵抗回路網をレーザトリミン
グすることによつて非常に正確に設定され得る。
構成要素の集合は、手動的に抵抗を選択しまたは
制御を調整する必要なくより大きなシステム内に
設置され得る。第２に、回路は、装置が最初にテ
ストされた環境と同じ電気的環境に基準増幅器９
０を配置する。抵抗１０２は、ベース側から見た
抵抗値をテスト環境における抵抗値と同じものに
見えるようにする。抵抗９８および１００は、基
準ツエナーダイオード９２に対するツエナー電流
に対する電源抵抗値を、テスト環境における抵抗
値と同じものにし、さらに第３に、完全な回路
は、わずか７つの構成要素のみを用いて構成され
得る。 次に第２図を参照すると、そこには、制御論理
回路１６として指定されたブロツクの内容が示さ
れている。 前置計数装置３０２は、Ａ／Ｄ変換器を含む装
置（図示せず）からの設定周波数入力信号を受取
る。信号は、主計数器３０４に与えられる。主計
数器３０４は、ウオツチドツクタイマ３０６に接
続される。 主計数器３０４はさらに、タイミング制御回路
３１４に接続され、このタイミング制御回路３１
４は、先入れ先出し（FIFO）レジスタ３１２へ
（後述されるタイミング図に従う）信号を与え、
このレジスタ３１２は、信号を３状態バツフア３
１０へ進める。“アンド／オア選択”論理回路３
１６がタイミング制御回路３１４へ接続されてい
る。特に指定されていない場合には、これらはす
べて、周知の形状で構成された従来の構成要素で
あり、または説明から当業者とつて明白である。
タイミング制御回路３１４はさらに、サンプルお
よびホールド回路９（第１図に示されている）へ
接続された出力導線３１８，３２０，３２２およ
び３２４を有している。 主計数器３０４はさらに、ウオツチドツクタイ
マ３０６へ接続されており、このタイマ３０６
は、マイクロプロセツサ１５がシステムを周期的
に検査することを確実にするように検査するため
に用いられ、もしもそのようにしなければ、マイ
クロプロセツサプログラムカウンタがその位置を
消失したことが推定され、かつマイクロプロセツ
サ１５をリセツトしてソフトウエアとＡ／Ｄステ
ータスとを知られた状態に初期設定する。 ウオツチドツクタイマ３０６は、（上述のよう
にマイクロプロセツサ１５をリセツトするため
の）リセツトゲート回路３２５と、バスインター
フエイス７０への導線３２６とに接続されてい
る。バスインターフエイス７０は、導線３２８に
よつてウオツチドツクタイマ３０６へ接続され
る。バスインターフエイス７０はさらに、導線３
３０によつてトリガ制御回路３０８へ接続され、
さらに導線３３２，３３４，３３６，３３８，３
４０および３４２によつて３状態バツフア３１０
から接続される。これらの導線の各々は、個別的
に３状態バツフア３１０からアンド／オア選択論
理回路３１６へ接続される。導線３４４は、タイ
ミング制御回路３１４をバスインターフエイス７
０へ接続し、かつ導線３４６はタイミング制御回
路３１４を出力ノード４５へ接続する。 アンド／オア選択論理回路３１６は、導線３４
８，３５０，３５２，３５４，３５６および３５
８によつて、各々梯子形のスイツチ２６，２８，
３０，３２，３４および３６（第１図に示されて
いる）へ接続される。アンド／オア選択論理回路
３１６はさらに、導線３６０によつて比較スイツ
チ５０に接続され、かつ導線３６２によつてオー
トゼロスイツチ４７および４９に接続される。ア
ンド／オア選択論理回路３１６はさらに、導線３
６４，３６５，３６６，３７０および３７２によ
つて、各々増幅器制御スイツチ５２，４８，５
３，５４および５５へ接続される。導線３６８は
入力スイツチ６２へ接続される。 アナログ―デイジタル変換器の全体の動作を理
解するために、第３図，第４図および第５図のフ
ローチヤートを順次参照し、同時に第６図および
第７図の波形図を参照することが必要である。 最初に、Ａ／Ｄ変換器は待機状態にあり、ここ
では、導線３１８および３２０上の出力信号はオ
ン状態にあり、導線３２２および３２４上の信号
はオフ状態にあり、かつオートゼロモードが実行
される。オートゼロモードにおいて、梯子形スイ
ツチ２６に対する導線３４８の上と、オートゼロ
スイツチ４７および４９に対する導線３６２の上
とには信号が存在し、かつ他の梯子形スイツチに
対する導線３５０，３５２，３５４，３５６およ
び３５８の上と、比較スイツチ５０に対する導線
３６０の上と、増幅器制御スイツチに対する導線
３６４，３６６，３６８，３７０および３７２の
上とには信号が存在しない。 判断ブロツク４０２によつて示されるようにト
リガ入力が与えられた後に、導線３２０上の出力
はブロツク４０４に示すようにオフ状態に切換え
られる。次に、タイミング制御回路３１４によつ
て導線３１８上の信号がオフ状態に切換えられか
つ導線３２２上の信号がオン状態に切換えられる
前に、遅延ブロツク４０６によつて示されるよう
に所定の期間が経過する。導線３１８，３２０，
３２２および３２４上に与えられる種々の波形を
描くタイミング図である第６図を参照すると、ポ
イント５０２，５０４および５０６における波形
の変化が示されている。 ブロツク４１０によつて示された所定の遅延期
間の後に、オートゼロモードはブロツク４１２に
よつて示されるようにオフ状態に切換えられる。
含まれる波形は、第７図のポイント５２２および
５０８において示されている。参照する場合に、
ポイント５０８および５１０は第６図および第７
図において同一であるということに注意すべきで
ある。 次に、ポイント５０８と５１０との間で入力ス
イツチ６２が閉された状態に留まるときにブロツ
ク４１４によつて示されるように入力モードはオ
ン状態に切換えられる。入力モードがオン状態に
切換えられる一方で、ブロツク４１６によつて示
される数字選択プロセス（これによつて数字を構
成するビツトが選択される）が実行される。これ
は、第５図に示されるサブルーチンでありかつ後
でより詳細に議論されるであろう。 数字選択プロセスが完了するときに、入力モー
ドは、ブロツク４１８によつておよび第６図およ
び第７図のポイント５１０において示されるよう
にオフ状態に切換えられる。 次に、Ａコンデンサモードは、第７図のポイン
ト５２８においてスイツチ５４をオン状態に切換
えることによつて始動される。 Ａコンデンサスイツチがオン状態にされた後
に、１対の同時処理が行なわれる。第１のプロセ
スは、ブロツク４３８の繰返される数字選択プロ
セスであり、これは第５図に示されるサブルーチ
ンである。サンプルおよびホールド回路９に関す
る第２のプロセスは、ブロツク４２２によつて示
されるように所定の遅延時間を伴なつて開始し、
その後で３２２上の信号はブロツク４２４によつ
て示されるようにそして第６図のポイント５１２
において示されるようにオフ状態に切換えられ
る。ブロツク４２６において他の所定の遅延が生
じ、その後導線３２４上の信号は第６図のポイン
ト５１４において示されるようにブロツク４２８
においてオン状態に切換えられる。この信号は、
ブロツク４３０によつて示されるように所定の期
間オン状態に留まり、かつその後ブロツク４３２
およびポイント５１６においてオフ状態に切換え
られる。さらにブロツク４３４によつて示される
遅延時間の後に、導線３１８および３２０上の信
号は、ブロツク４３６と、その後すぐに発生する
ポイント５１８および５２０とによつて示される
ようにオン状態に切換えられる。 信号は同時にオン状態およびオフ状態には切換
えられないが、むしろ一般的には、一方の信号が
開始する前に他方の信号が終了するように交互に
切換えられるということが第６図および第７図の
破線から知られるべきである。この“接続前に切
断”は、過渡状態を含む誤差を取除くことによつ
てシステムの精度に貢献する。 ブロツク４３６が生じる時間によつて、４３８
の数字選択プロセスは完了され、かつプログラム
はブロツク４４０へ進み、ここでは、スイツチ５
４をポイント５３２においてオフ状態に切換えな
がら、Ａコンデンサスイツチがオフ状態に切換え
られる。次に、Ｂコンデンサモードが、ブロツク
４４２およびポイント５３６によつて示されるよ
うに始動される。 次に、数字選択プロセスは、ブロツク４４４に
よつて示されるように残つている剰余に対して繰
返される。 ブロツク４４４における数字選択プロセスの完
了後に、Ｂコンデンサスイツチはブロツク４４６
によつて示されるようにオフ状態に切換えられ、
かつＡコンデンサスイツチは、ブロツク４４８に
よつて示されるようにオン状態に切換えられ、そ
の後、数字選択プロセスは、ブロツク４５０によ
つて示されるように残つている剰余に対して繰返
される。 ビツト選択プロセスの完了後に、Ａコンデンサ
スイツチは、ブロツク４５２によつて示されるよ
うにオフ状態に切換えられ、かつＢコンデンサス
イツチはブロツク４５４によつて示されるように
オン状態に切換えられる。次に、数字選択プロセ
スは、ブロツク４５６によつて示されるように反
復され、その後、Ｂコンデンサスイツチはブロツ
ク４５８によつて示されるようにオフ状態に切換
えられる。 コンデンサ充電プロセスの期間中に、剰余値は
記憶される。剰余値の記憶は、波形のポイント５
２４から５２６，５３３から５３４，５３８から
５４０、および５４６から５４８の間で４回発生
する。 このポイントにおいて、オートゼロはブロツク
４６０およびポイント５５８によつて示されるよ
うにオン状態に切換えられる。 数字選択プロセスは付加的な数字に対して反復
され続けるが、しかしながら、好ましい実施例に
おけるこのポイントにおいて、オートゼロは、ブ
ロツク４６０およびポイント５５８によつて示さ
れるようにオン状態に切換えられる。 次に、“データレデイ”信号は、ブロツク４６
２において示されるようにマイクロプロセツサ１
５へ送られる。“データレデイ”信号が判断ブロ
ツク４６４によつて示されるように受取られたと
きに、制御回路３１４および論理回路１６は、
FIFOバツフア３１２からマイクロプロセツサ１
５へ５バイトのデータを送信して４６６で処理し
かつプログラムは第３図における判断ブロツク４
０２へ戻り次のアナログ―デイジタル変換のため
にシステムを再生する。 次に第５図を参照すると、ブロツク４７０から
開始する数字選択プロセスサブルーチンが示され
ており、ここでは、スイツチ２６，２８，３０，
３２，３４または３６はオン状態に切換えられ、
対応する対のスイツチ２７，２９，３１，３３，
３５または３７はオフ状態に切換えられる。ブロ
ツク４７２によつて示される所定の遅延時間の後
に、第１の梯子形スイツチ２７はブロツク４７４
においてオン状態に切換えられる。Ｄ／Ａ増幅器
１１の出力極性がブロツク４７８によつて判断さ
れるまで、ブロツク４７６によつて示されるよう
に所定の期間だけスイツチ２７はオン状態に留ま
る。もしも極性が変えられていると、スイツチ２
７はブロツク４８０においてオフ状態に切換えら
れ、かつもしも変えられていなければオン状態に
留まる。どちらにしても、プログラムは、ブロツ
ク４８２によつて示されるようにさらに遅延時間
を介して進む。 次に、第２の梯子形スイツチ２９はブロツク４
８４によつて示されるようにオン状態に切換えら
れ、再度、ブロツク４８６によつて示される所定
の遅延時間の後に、判断ブロツク４９０によつて
示されるように比較が行なわれて、Ａ／Ｄコンパ
レータ／増幅器４０の出力の極性の変化があつた
かどうかが判断される。サブルーチンのこの部分
は、極性の変化が起こるまで、梯子形スイツチ３
１，３３，３５および３７の各々に対して繰返さ
れる。もしも、スイツチがオン状態に切換えられ
たときに極性の変化が起こると、そのスイツチは
オフ状態に切換えられかつプログラムは持続す
る。１つの最終的な遅延時間によつて、梯子形の
スイツチのオンまたはオフ状態は、ブロツク４９
６によつて示されるようにFIFOバツフア３１２
において保持される。次に、Ａコンデンサまたは
Ｂコンデンサは、ブロツク４９９によつて示され
るようにビツトスイツチ状態に従つてその最後の
値に到達し、かつサブルーチンは、ブロツク４１
６，４３８，４４４，４５０または４５６におい
て主プログラムへと戻る。 FIFOにおける状態の記憶は、波形のポイント
５２４，５３０，５３８，５４６および５５４に
おいて好ましい実施例のプログラム期間中に５回
発生する。 数字選択プロセスにおいて、種々の梯子形スイ
ツチはオン状態に切換えられて、対応する梯子形
の抵抗を強制して、波形のポイント５０８から５
２４，５２８から５３０，５３６から５３８，５
４４から５４６、および５５２から５５４の間の
電圧を増幅器１１へ与える。 ３状態バツフア３１０およびバスインターフエ
イス７０は、データをマイクロプロセツサ１５へ
転送する。データ転送は、バイト直列ビツト並列
であり、かつバイトは、それらが発生する順序
（先入れ、先出し）と同じ順序でマイクロプロセ
ツサ１５へ転送される。好ましい実施例におい
て、各々のバイトは６ビツトを含み、各々のビツ
トは梯子形のスイツチの状態を表わしている。 バスインターフエイス７０からマイクロプロセ
ツサ１５へ転送されたデータは下記の表に示され
るように、次のような重みを有している。

【表】 マイクロプロセツサ１５へ転送されたデータパ
ターンにおいて論理１であるすべてのビツトに対
して、マイクロプロセツサ１５は、上述の表に示
されるように、２の冪数によつて乗算され、梯子
形抵抗１９ないし２５の知られた誤差に対して調
整され、校正メモリ１７に記憶された電圧を加え
る。 アナログ―デイジタル変換動作は以上のように
説明されたが、しかしながら、システムを初期設
定するために、マイクロプロセツサ１５は、Ａ／
Ｄアナログ回路を表わす８変数方程式を発見的に
解くことによつてＡ／Ｄ変換器を校正する。正確
な方法は、以下の分析から当業者にとつて明白で
あろう。 定義：Vin＝入力電圧； N₁ないしN₅＝“ニブル”または、ビツト選択
プロセスの各々の繰返しにおいて減算された最も
近い近似電圧； R₁ないしR₄＝各々のビツト選択プロセスの後
に記憶された剰余； Ar＝剰余増幅器利得； Ａ＝所望の利得； Ｅ＝利得誤差訂正要素； Ａ／Ｋ＝１＋Ｅに等しいＫを伴なう実際の利得
記憶された第１の剰余は次のとおりである。 R₁＝A_r（AV_io−N₁） 記憶された第２の剰余は次のとおりである。 R₂＝A_r（R₁−N₂）＝A_r ²（V_io−N₁） −A_rN₂ 記憶された第３の剰余は次のとおりである。 R₃＝A_r（R₂−N₃）＝A_r ³（V_o−N₁） −A_r ²N₂−A_rN₃ 記憶された第４の剰余は次のとおりである。 R₄＝A_r ⁴（V_io−N₁）−A_r ³N₂ −A_r ²N₃−A_rN₄ 好ましい実施例において、必要とされる精度を
犠性にすることなく（すなわち剰余が放棄され
て）最後のニブルN₅はR₄に等しいものと仮定さ
れる。 次に、Vinについて解くと次のようになる。 A_r ⁴V_io＝A_r ⁴N₁＋A_r ³N₂ ＋A_r ²N₃＋A_rN₄＋N₅ それゆえに、 V_io＝N₁＋N₂／A_r＋N₃A_r ² ＋N₄／A_r ³＋N₅／A_r ⁴ もしも利得Ａが正確に正しくなければ、記憶さ
れた剰余と、したがつて変換の結果とは誤つたも
のとなる。したがつて、 Ａ／Ｄの結果＝N₁＋KN₂／Ａ＋K²N₃／A² ＋K⁴N₄／A₃＋K⁴N₅／A⁴ ここでＫ＝１＋Ｅ K²＝（１＋Ｅ）²＝１＋2E＋E² K₃＝（１＋Ｅ）³＝１＋3E＋3E²＋E³ K₄＝（１＋Ｅ）⁴＝１＋4E＋6E²＋4E³＋E⁴ もしも、E²，E³およびE⁴が１よりもはるかに
小さいと仮定すると（Ｅは１より小さいので） Ｋ＝１＋Ｅ K²＝１＋2E K³＝１＋3E K⁴＝１＋4E 代入して、 Ａ／Ｄの結果＝（N₁＋N₂／Ａ＋N₃／A²＋N₄／
A³＋N₅／A⁴）＋（Ｅ N₂／Ａ＋2E N₃／
A²＋3E N₄／A³＋4E N₅／A⁴） 上記の式において、第２の括弧の組の中の４つ
の項は、誤差の合計である。 すべての変数が正確な数値で代入されるとき
に、以下の方程式は好ましい実施例においてＡ／
Ｄ読取値または結果をもたらす。 Ａ／Ｄの結果＝Ｚ＋ 16⁰〔−（１−ａ）（L1）＋ｂ（L2）＋ｃ（L3）＋ｄ
（L4）＋ｅ（L5）＋ｆ（L6）〕＋ （１＋Ｅ）／16¹〔−（１−ｇ）（L1）＋ｈ（L2）＋
ｉ（L3）＋ｊ（L4）＋ｋ（L5）＋ｌ（L6）＋ （１＋2E）／16²〔−（１−ｍ）（L1）＋ｎ（L2）＋
ｏ（L3）＋ｐ（L4）＋ｑ（L5）＋ｒ（L6）〕＋ （１＋3E）／16³〔−（１−ｓ）（L1）＋ｔ（L2）＋
ｕ（L3）＋ｖ（L4）＋ｗ（L5）＋ｘ（L6）〕＋ （１＋4E）／16⁴〔−（１−ｙ）（L1）＋ｚ（L2）＋
Ｇ（L3）＋Ｈ（L4）＋Ｉ（L5）＋Ｊ（L6）〕 ここで、 ａ，ｂ，ｃ，…ｈ，ｉ，ｊ＝スイツチ選択パタ
ーンは（値０または１） L1，L2，L3，L4，L5，L6＝実際の梯子形ビ
ツト値…理想的にはL1＝２，L2＝１，L3＝0.5，
L4＝0.25，L5＝0.125，L6＝0.0625 Ｚ＝オフセツト，理想的には０に等しい L1，L2，L3，L4，L5，L6，ＥおよびＺの値
は、形式的には知られており、したがつて、Ａ／
Ｄ変換の実行において、特定のスイツチ選択パタ
ーンが必要に応じて選択され得るように入力が選
択され得る。校正期間中に、知られた値の入力が
Ａ／Ｄ変換器に与えられ、かつ変数L1，L2，
L3，L4，L6，ＥおよびＺの各々に対する正確な
値が経験的に決定される。 好ましい実施例において、Ａ／Ｄ結果は上述の
方程式のすべての項に依存するが、しかしなが
ら、変数の値を決定するプロセスにおいては、始
めの２つの項のみが、繰返しプログラムにおいて
特に考慮されて正確な値に到達する。実際には、
真の値と理想上の値との間の差すなわち“誤差”
のみが校正メモリ１７に記憶される。 Ａ／Ｄ変換器が計測を行なうために用いられる
ときに、スイツチ選択パターンはハードウエアに
よつて決定される。これらのパターンの値はその
後、方程式に代入され、実際の梯子形の値が訂正
要素（誤差）、Ｅの値、およびＺの値と結合され
て最終的なＡ／Ｄの結果に到達する。 以上の説明から、工場または現場のいずれかに
おいてシステムが校正されるべきときはいつで
も、特定のレベルを有する知られた外部校正信号
がシステムに与えられるということは明白であ
る。システムにおけるいくつかのビツトを実行し
ようとする外部信号によつて、校正と出力された
デイジタル信号との間の差は、多変数方程式にお
ける定数を決定するためのデータを与える。校正
装置（図示せず）が、それが出力する信号レベル
に関するコンピユータ制御を受けるときに、マイ
クロプロセツサ１５はまた、コンピユータ制御さ
れて、その校正サイクルを開始してシステムの遠
隔からの自動校正を行なう。 発明の範囲から離れることなく発明の多くの可
能な実施例が実行されるので、ここに述べられか
つ添付された図面に示されたすべての事項は図解
的にかつ制限する意味ではなく解釈されるべきで
あるということが理解されるべきである。

【図面の簡単な説明】

第１図は、部分的にブロツク図の形で描かれ
た、好ましい実施例の概略図である。第２図は、
部分的にブロツク図の形で描かれた、この発明の
好ましい実施例の残りの部分の概略図である。第
３図は、この発明の制御プログラムのフロー図の
一部分を示す図である。第４図は、この発明の制
御プログラムのフロー図の残りを示す図である。
第５図は、第３図および第４図に示されたフロー
図において用いられるサブルーチンを示す図であ
る。第６図は、この発明を制御する信号のタイミ
ング図の一部分を示す図である。第７図は、この
発明を制御する信号のタイミング図の残りを示す
図である。 図において、９はサンプルおよびホールド回
路、１０はＤ／Ａ変換回路、１１はＤ／Ａ増幅
器、１２はＡ／Ｄ変換回路、１３は梯子形抵抗回
路網、１４はブートストラツプ電源供給回路、１
５はマイクロプロセツサ、１６は制御論理回路、
１７は校正メモリ、１８は精密電圧基準回路、４
０はＡ／Ｄ増幅器、６６はブートストラツプフオ
ロア増幅器、１０６，１１６は演算増幅器、３０
２は前置計数装置、３０４は主計数器、３０６は
ウオツチドツクタイマ、３０８はトリガ制御回
路、３１０は３状態バツフア、３１２はFIFOレ
ジスタ、３１４はタイミング制御回路、３１６は
アンド／オア選択回路、３２５はリセツトゲート
回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１（＋Ｖ）および第２（−Ｖ）の電圧源に接
   続可能であり、第１の増幅器手段４０に第１およ
   び第２の調整された供給電圧を与えるための回路
   １４であつて、 前記第１（＋Ｖ）および第２（−Ｖ）の電圧源の
   間に直列に接続され、それぞれ前記第１および第
   ２の調整された供給電圧を与える出力８８，９０
   を有する第１８４および第２８６のトランジスタ
   手段と、 前記電圧源（＋Ｖ，−Ｖ）の間に直列に接続さ
   れた第１および第２の電圧調整素子７６，７８と
   を備え、前記調整素子７６，７８は、少なくとも
   そこを介して流れるしきい値電流の関数として実
   質的に一定の電圧降下を有し、前記電圧調整素子
   ７６，７８の出力は、それぞれ前記第１８４およ
   び第２８６のトランジスタ手段を制御し、 前記第１および第２の調整素子の入力を制御す
   るための第２の増幅器手段６６と、 前記第１および第２の増幅器手段６６，４０の
   非反転入力に入力信号を与えるための第１の手段
   と、 前記第２の増幅器手段６６の反転入力に前記第
   １の増幅器手段４０の出力を与えるための第２の
   手段４５，７３，７２，７０とをさらに備え、 これによつて、前記調整された供給電圧（＋
   Ｖ，−Ｖ）が、前記第１の増幅器手段４０に与え
   られた入力信号を追跡して前記第１の増幅器手段
   ４０の出力４５からのコモンモード信号を取り除
   く、第１の増幅器手段４０に第１および第２の調
   整された供給電圧を与えるための回路。 ２ 前記第２の手段４５，７３，７２，７０は、
   前記第１の増幅器手段４０によつて前記第２の増
   幅器手段６６に与えられた信号の大きさを制限す
   るための電圧制限手段７３，７２を含み、これに
   よつて、前記第１および第２の調整された供給電
   源（＋Ｖ，−Ｖ）の大きさは、前記第１の増幅器
   手段４０の飽和を妨げるように制限される、特許
   請求の範囲第１項記載の回路。 ３ 前記調整素子はツエナーダイオード７６，７
   ８を含む、特許請求の範囲第１項記載の回路。 ４ 前記制限手段は、互いに背面が接続された１
   対のツエナーダイオード７３，７２を含む、特許
   請求の範囲第２項記載の回路。 ５ 前記第２の増幅器手段６６の出力は前記ツエ
   ナーダイオード７６，７８の間の接合部に接続さ
   れる、特許請求の範囲第３項記載の回路。 ６ 前記第１および第２のトランジスタ手段８
   ４，８６の間に接続されたコンデンサ８７を含
   む、特許請求の範囲第１項記載の回路。 ７ 前記トランジスタ手段８４，８６は、エミツ
   タフオロアとして接続される、特許請求の範囲第
   ６項記載の回路。 ８ 前記第１の増幅器手段４０の非反転入力に基
   準信号を与えるための手段１０を含む、特許請求
   の範囲第１項記載の回路。 ９ 前記基準信号手段１０と前記第１の増幅器手
   段４０との間に直列に接続されたコンデンサ４６
   を含む、特許請求の範囲第８項記載の回路。 １０ 前記第１の増幅器手段４０を増幅器および
   比較器として選択的に作動させるための手段を含
   み、前記制限手段は比較器として動作する前記第
   １の増幅器手段４０の飽和を妨げる、特許請求の
   範囲第９項記載の回路。 １１ 前記基準信号手段１０は、剰余再循環型デ
   イジタル―アナログ変換器の梯子形の回路網１３
   を含む、特許請求の範囲第１０項記載の回路。