JPS63501836A - １ビットデジタル―アナログコンバータ及びパイプラインデジタル―アナログコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高分解能パイプラインデジタル−アナログコンバータこの発明はデジタル信号を アナログ表現に変換する分野に関し、特に高分解能パイプラインデジタル−アナ ログコンバータに関する。

２、関連技術の説明 広い範囲の種々のアナログデバイスは、しばしばデジタルコンピュータによって 制御されるものであり、例えばそれは飛翔体の操縦性及び速度を制御するために 望ましいシステムの一部となり得るアナログ位置決めデバイスの種々のタイプを 含む。デジタルコンピュータのこれらのデバイスを干渉するため、デジタル−ア ナログコンバータのように周知の回路は、前記コンピュータからのデジタル入力 信号の値によって、アナログ出力電圧を供給する回路を開発してきた。ｎビット デジタル−アナログコンバータの出力電圧は、代表的にこのように表すことがで きる。

ここで■　は前記コンバータの出力電圧であり、Ｖｒ。、はｕｔ コンバータに供給される基準電圧であり、そしてｂａ−ｂｌ・・・−ｂ／ｌ−１ はコンバータに伝えられたデジタル入力信号であるもので、ｂΩは最小有効ビッ トを表すと共にｂｎ−１は最大有効ビットである。

多くのデジタル−アナログコンバータは、所望の出力電圧を供給するために重み 付は抵抗器を作動する各々のビットを有している本質的電圧ディバイダ回路網で ある。他のデジタル−アナログコンバータは、Ｒ−２Ｒ抵抗性はしご形を使用し 、その抵抗器の２つの値はアナログ出力信号を供給するために、はしご形回路網 の配置がなされる。何故ならば抵抗器１よポリシリコンから＠成されるか、また は拡散によって本質的に大きくなると共に電圧に応じて非直線とされるもので、 ＭＯＳ　（ｎｅｔａｌ　ｏｘｉｄｅ　５ｅｎｉｃｏｎｄｕｃｔｏｒ）技術の好ま しり実施は、！Ｊ＠されたデジタル−アナログコンバータの容昂性素子を使用す るためである。このようなコンデンサは、シリコン基板のドープされた領域の表 面上、または第２のシリコン層の基板上の薄い絶縁層上の金属、すなわちポリシ リコン電極を配置することによって代表的に構成される。２進重み付は変換コン デンサ及びこのタイプの帰還コンデンサを使用することにより、電界効果トラン ジスタに関連して、デジタル−アナ２進重み付はコンデンサを使用するデジタル −アナログコンバータが前述の説明のようにＭＯＳ技術の使用によって構成する ことができると同時に、これらの効用は所望の分解能（例えば、変換すべくビッ トの数）増加のようにしばしば制限されたものとなる。故に、各ビットは次の最 小有効ビットのその２倍に等しい値を有する重み付は変換コンデンサを一般に要 求し、最小有効ビットに従った変換コンデンサのそれと帰還コンデンサの比は、 分解能の各々１ビツトの増加のために二倍になる。この二倍の容量比は、統計学 的に決定された量による変換の精密度を本質的に減じてもよく、且つ現実の実施 の略８ビツトにＭＯＳコンバータの一般に制限された分解能を有する。

加えて、Ｍ　ＯＳを使用して構成されたデジタル−アナログコンバータは、一般 にパイプラインされない（すなわち、同時に１ワ一ド以上動作するために無力と なる）故にスルーブツトを制限している。相対的に速いコンバータは他の技術で 存在するが、多数の困難はＭＯ３４Ｍ成技術を使用するパイプラインコンバータ を満たすための試みで明らかになった。前述の説明された不利益を有する抵抗器 を要求するために加えて、これらのコンバータによって消散されたエネルギーは 、一般に相対的に大きいものであると共に、よってＭＯ３手段のだめに不適当な ものである。

発明の摘要 この発明の本来の目的はパイプラインし得る高速デジタル−アナログコンバータ を提供するためである。この発明に関連した目的は、分解能増加の期間、実質上 接点を残存する変換コンデンサのそれと、帰還言争の比のデジタル−アナログコ ンバータを提供するためのものである。

この発明の更なる目的は、高分解能が要求される適用に於いて使用され得るデジ タル−アナログコンバータを提供するためのものである。

また、この発明の目的は、前記分解能増加のような高さが残存する変化のｖ８密 度での集積されたデジタル−アナログコンバータを提供するためのものである。

この発明のこれら及び他の目的は、クロックサイクルの最初の半周期間、充電す るための第１のスイッチング手段を具備するデジタル−アナログコンバータを提 供することによってなし遂げられる。第２のスイッチング手段は、クロックサイ クルの２番目の半周期間、第１のコンデンサから第２のコンデンサに電荷を転送 するために更に提供されるものである。

また、連続的なりロックサイクルの最初の半周期間、第２のコンデンサの充電を 防止すると共に放電するための手段が提供され、このような放電がアナログ出力 を＠成する。更に、連続的な多重ビツトデジタルワードのパイプラインを可能に するために適応するような、複数の前述のコンバータ及びフリップフロップが提 供される。

図面の簡単な説明 この発明の種々の利益は、以下の明細書を理解すると共に図面を参照することに よって、ある当業者によって明らかにされる。

第１図はパイプラインされるべくことが可能となるアナログ表現に１ビツトのデ ジタル信号及びアナログ信号を同時に変換することの可能な回路を示し、 第２図は第１図の回銘に関連して使用されるクロックのタイミング線図、 第３図は第１図の複数の回路を使用するパイプラインされた多重ビツトデジタル −アナログコンバータをシステムを示゛す。

好ましい実施例の説明 １ビツトデジタルワードをアナログ表現に変換するため、第１図を参照すると、 １ビツトのデジタル−アナログコンバータ１０は、アナログスイッチ１６により 帰還コンデンサＣ１に結合されたアナログ電圧出力端子１４を有して供給される 。第２図に示されるように、前記コンバータ１０は、主クロツク発振器（図示せ ず）から発振するためのインバータ１８のような任意の手段によって供給される もので、２つのクロックパルスが主クロツク発振器（図示せず）からφ（前記ク ロッフサ最後の半周期）を作る。好ましい実施例のアナログスイッチ１６は、エ ンハンスメントモードのＭＯ３ｎチャンネル電界効果トランジスタであり、前記 クロック周期、すなわちサイクルの２番目の半周期間、発振される可能化φ信号 を受信次第閉じられる。前記コンバータ１０の出力端子１４の出力電圧■ｏｕｔ は、次のφサイクルの期間前えられ、そしてコンデンサＣ１の容量に関係付けら れると共に、電荷が以下の近似値関係に従って蓄えられる。

’Ｖ　ｏｕｔ　＝Ｑ　１　／　Ｃ１ ここで、Ｃ１はファラッドで計測されたコンデンサＣ１の容量であり、Ｑｌはク ーロンのコンデンサの電荷である。代表的に、コンデンサＣ１の容量は、速度が 充電時間を最短にし得るため、本来の関係である適用に於いて相対的に小さい（ 例えば略１ピコフアラツド）ものである。高分解能がまた重要なものであるとき 、コンデンサＣ１の値は、前記コンデンサのプレート範囲が、その周囲に応じて 相対的に小さいときに生じるランダムなエツジ、及びランダムな酸化効果を減す るために多少大きい（すなわち、略５ピコフアラツド）ものである。

前記帰還コンデンサＣＩＧよ、変換コンデンサＣ２及び後述する変換コンデンサ Ｃ３かうその電荷を引出す。

前記コンデンサＣ１に電荷を加えるため、コンデンサＣ工の第２のプレート２０ は、変換コンデンサＣ２の第１のプレート２２に接続される。前記コンデンサＣ ２は、前記クロックサイクルの最初の半周期間、電荷を初めに充電するために使 用されるもので、それは前記クロックサイクルの２番目の半周期間で、前記コン デンサＣ１に転送される。コンデンサＣ２は、そのプレートと交差して電圧ドロ ップを作り出すことによって充電され、そして次に説明するように適切な転送機 能が発生するように、前記コンデンサＣＩの近似的に半分の容量を有する。

前記クロックサイクルの最初の半周期間、コンデンサＣ２の第２のプレート２４ に陽電圧が配置されるため、第２のプレート２４はアナログスイッチ２８及び３ ０によって、コンバータ１０の基準電圧端子２６に接続される。前記コンバータ １０のもう一つのアナログスイッチ（例えば、スイッチ１６）に伴うように、ア ナログスイッチ２８及び３０は、エンハンスメントモードのＭ　ＯＳ　ｎチャン ネル電界効果トランジスタである。所定のビット位＠ｂのための高ロジックレベ ルが、デジタルコンピュータ（図示せず）からコンバータ１０によって受信され るとき、子２６に、アナログスイッチ３０を接続する。可能化φ信号がクロック サイクルの最初の半周期間で、アナログスイッチ３０によって受信されるとき、 前記スイッチ３０はコンデンサＣ２の気２のプレート２４に基準電圧端子２６と 接続し、その電位がＶ、。ｆに増加する。フローティングからのアナログスイッ チ２８と３０間のノードを防止するため、アナログスイッチ３２はビット位置す のための低ロジックレベルを受信次第、結合するためにこのノードを結合するそ れが提供される。

前記クロックサイクルの最初の部分の期間、コンデンサＣ２の第１のプレート２ ２を結合するため、この第１のプレート２２は演算増幅器３６の符号端子３４に 更に接続される。好ましい実施例では、前記演算増幅器３６は折り返し縦続の演 算増幅器であり、演算増幅器の他のタイプを使用し得ることが理解されるべきで ある。第１のプレート２２は、またスイッチ３８を介して出力端子１４に接続さ れるものであり、それは約２演算増幅器３６の出力を伝えるために供給される。

演算増幅器３６の低出力インピーダンスによって、演算増幅器３６の出力端子１ ４は、コンデンサＣ２の第１のプレート２２と、コンデンサＣＩの第２のプレー ト２０との結合部に結合される。コンデンサＣ１の第１のプレート１２は、アナ ログスイッチ４０の作用によるクロックサイクルの最初の半周期間、また接地さ れる。連続したクロックサイクルの最初の半周期間、アナログ出力電圧■。、１ を供給することに加えて、前記コンデンサＣ１は特定の動作を確実にするために 、前記演算増幅器３６のための所望の主要なボール補償を提供する。更に、Ｃ１ 及びＣ２の配置は、前記コンバータ１０の動作上の別の方法を有する演算増幅器 ３６の効果オフセット電圧を除去する。前記クロックサイクルの最初の半周期間 、コンデンサＣ１の充電を防止すると共に放電するアナログスイッチ４０及び演 算増幅器３６と同時に、前記クロックサイクルの最初の半周期間、コンデンサＣ １の充電を防止すると共に放電する何れか他の手段もまた使用することができる 、ということが理解される。

前記クロックサイクルの２番目の半周期間、コンデンサＣ２の電荷をコンデンサ Ｃ１に転送するため、アナログスイッチ４２が、可能化φ信号を受信次第結合す るために、コンデンサＣ２の第２のプレートを結合するために使用される。コン デンサＣ２の第２のプレート２４が前記スイッチ４２を介して接地するために接 続されると、前記コンデンサＣ２に蓄えられた電荷は、アナログスイッチ１６及 びコンデンサＣ１を介して演算増幅器３６の端子１４からコンデンサＣ２に流れ る電流によって消散される。故に前記コンデンサＣ１及びＣ２を介して流れる電 流は同じであり、前記電流によって誘導されたコンデンサＣ１の電荷は、コンデ ンサＣ２の消散された電荷と同等のものである。このコンデンサＣ１の電荷は、 （Ｃ２）（Ｖ、。ｆ／Ｃ１）、すなわち■、。、／２に等しいそのプレートと交 差して展開されるべく電圧を生じ、コンデンサＣｉの容量はコンデンサＣ２のそ の２倍となるべく選択される。この電圧は、アナログスイッチ１６によって出力 端子１４に供給される。

パイプラインされるべくコンバータ１０を許可するために、付加的なフィード・ インコンデンサＣ３が使用される。前記フィード・インコンデンサＣ３の第１の プレート４４は、コンデンサＣ１の第２のプレート２０に接続される、モしてＣ ３の第２のプレート４６はアナログスイッチ５０を介してコンバータ１０のアナ ログ入力端子４８に接続される。前記アナログ入力端子４８は、実質上同一の上 流コンバータ（図示せず）からアナログ信号■、を受けるために使用される。可 能化φ信号を受ｎ 信次第、クロックサイクルの最初の半周期間、動作すると、前記アナログスイッ チ５０は■ｉｎに対するプレート４６での電位を増加するコンデンサＣ３の第２ のプレート４６に、コンバータ１０のアナログ入力端子４８を結合する。それは 前記コンデンサＣ：ｌの第１のプレート４４が、演算増幅器３６によって前記ク ロックサイクルの最初の半周期間、結合されるからであり、のであり、このＣ３ はコンデンサＣ３の容量でコンデンサＣ１のその半分となるべく選択される。

前記クロックサイクルの２番目の半周期間、コンデンサＣ３の電荷をコンデンサ Ｃ１に転送するため、アナログスイッチ５２はコンデンサＣ３の第２のプレート ４６とグラウンド間に配置される。前記アナログスイッチ５２が可能化正信号を 受信次第動作すると、コンデンサＣ３に蓄えられた電荷は、アナログスイッチ１ ６及びコンデンサＣ工を介して演算増幅器３６の端子１４からコンデンサＣ３に 流れる電流によって消散される。故に、コンデンサＣ１及びＣ３を介して流れる 電流は回向は、コンデンサＣ３の消散された電荷と同等のものである。

それはコンデンサＣ２及びＣ３の両者がコンデンサＣ１で誘導されるべく電荷を 発生すると、コンデンサＣ１の第１のプレート１２での電圧は次式に等しいもの である。

故にコンデンサＣ２及びＣ３の値はコンデンサＣ】のその半分となるべ°く選択 されるものであり、前記コンバータは以下の転送は能を作り出すことが可能なも のである。

ここで、Ｚ−１／２は入力がコンバータに供給される後のクロックサイクルの半 周期を表す出力信号を意味する。重要に、変換コンデンサのそれに対する帰還コ ンデンサの比は低いものであり、且つ分解能増加のような定数が残り、そのため に長さ８ビツトを足えるワードのように高く残る変換の精密度が変換される。

バイブラインをなし遂げるため、及び単一アナログ出力中にデジタルワードの多 重ビットの変換を結合するための、Ｄ−フリップフロップ５６−７４から成る複 数のシフトレジスタは、第３図に示されるような複数の１ビットコンバータ７８ −８６に接続される。Ｄ−フリップフロップ５６−７４は、コンバータ７８に対 してビットｂｌ−ｂｎ−，の遅延伝達、及びクロックサイクルの半周期によって フリップフロップ６６−７２に使用される。Ｄ−フリップフロップ５６−７４は 、クロック発振器（図示せず）に直接的に、またはクロック発振器に接続される インバータ８８に接続される。

動作に於いて、デジタルビットｂ、、−ｂ１１−１は、連続的なりロックサイク ルに渡って、１ビツトコンバータ７６及びＤ−フリップ７０ツブ５６−７４にそ れぞれ同時に供給される。

第１のクロックサイクルの最初の半周期間、コンバータ７６によるビットｂｏの 処理は、ビットｂＩ　Ｅ）ｉ−ｔが、第１のクロックサイクルの半周期のための Ｄ−フリップフロップ５６−６４によって、遅延されると同時に始まる。３！続 的なり口ツクサイクルの最初の半周期間、ビットｂＯのアナログ表現は■、の処 理のためにコンバータ７８に伝達され、同時にｂ１ｎ はＤ−フリップフロップ５６によって同時に伝達される。加えて、ビットｂ２− ｂｎ−１は、クロンクサイクルの別の半周期のための、これら各々のシフトレジ スタの次のＤ−フリップフロップ６Ｇ−７２に転送される。また、次のクロック サイクルの最初の半周期間、新規のビットｂ、、−ｂ／ｌ−１を有する別のワー ドが、それぞれコンバータ７６及びＤ−フリップフロップ５６−６４に供給され る。同時に、前記コンバータ７８によって発振された第１のワードのピントｂａ 及びｂｌのアナログ表現が、コンバータ８０の入力端にも供給されるものであり 、且つ次のクロックサイクルの期間、ビットｂ２のアナログ表現と共に１．後に 結合される。このピントｂ１１−１まで持続する処理は、以下の形式のｎビット のアナログ表現を作り出すために、前述のビットと結合される。

防記ｎビットワードのアナログ表現は、故にｎ／２クロツクサイクルで有効であ り、且つ連続的なデジタルワードは、各クロックサイクルの開始でコンバータ７ ６及びＤ−フリップフロップ５Ｇ−６４に提供される。

この発明は、ある特定の実施例に関連して説明される一方、他の変形が明細書、 図面以下の請求の範囲の検討が、必る当業者によって明白になることは、理解さ れるべきである。

国際調査報告 １．１１カｌ１１６Ｒａｌ　Ａ９ｅｌｌ＋＃ｌｌ＠ＲＮａ、？ｃＴ／υＳ　８６ １０２０４７ＡＮＮＥＸ　Ｔｏ　ＴＦ、Ｅ　ＩＮＴＥＲＮＡＴ！０ＮＡＬ　５Ｅ ＡＲＣＨＲ三Ｆ’Ｏ：’ＩＴ　ＯＮ

Claims (19)

【特許請求の範囲】
1. １．連続的な第１及び第２のクロックサイクルを有するクロック信号に応答する １ビットデジタルーアナログコンバータを有してデジタル信号をアナログ表現に 変換するデバイスであって、前記１ビットコンバータが、（ａ）第１のコンデン サと、 （ｂ）前記第１のクロックサイクルの期間、前記デジタル信号を受信次第、前記 第１のコンデンサを充電する第１のスイッチング手段と、 （ｃ）第２のコンデンサと、 （ｄ）前記第２のクロックサイクルの期間、前記第１のコンデンサから前記第２ のコンデンサに電荷を転送する第２のスイッチング手段と、 （ｅ）前記連続的な第１のクロックサイクルの期間、アナログ信号出力に応答し て放電する第２のコンデンサによって前記連続的な第１のクロックサイクルの間 、前記第２のコンデンサの前記充電を防止すると共に放電する絶縁手段とを具備 するデバイス。
2. ２．（ａ）第３のコンデンサと、 （ｂ）前記第１のクロックサイクルの期間、前記第３のコンデンサを充電する第 ３のスイッチング手段と、（ｃ）前記連続的な第１のクロックサイクルの期間、 結合応答アナログ信号出力を放電する前記第２のコンデンサのために前記第２の クロックサイクルの期間、前記第３のコンデンサから前記第２のコンデンサに前 記電荷を転送するために更に適応される前記第２のスイッチング手段とを更に含 む請求の範囲第１項記載のデバイス。
3. ３．前記第３のスイッチング手段は前記第１のクロックサイクルの期間、別の実 質上同一の１ビットデジタルーアナログコンバータの前記出力を受信次第、前記 第３のコンデンサを充電するために適応される請求の範囲第２項記載のデバイス 。
4. ４．前記絶縁手段は前記第１のクロックサイクルの期間、前記第２のコンデンサ の第１のプレートを結合するために実施可能なアナログスイッチと、前記第１の クロックサイクルの期間、前記第２のコンデンサの第２のプレートを結合するた めに実施可能な演算増幅器から成る請求の範囲第３項記載のデバイス。
5. ５．前記第１のスイッチング手段は所定のロジックレベルのデジタル信号を受信 次第、第２のトランジスタに基準電圧を結合するための第１のトランジスタから 成り、前記第２のトランジスタは前記第１のクロックサイクルの期間、前記第１ のコンデンサに前記基準電圧を結合するためのものである請求の範囲第４項記載 のデバイス。
6. ６．前記第２のスイッチング手段は結合するために前記第１及び第２のトランジ スタ間のノードを選択的に結合する第３のトランジスタから成り、前記第２のス イッチング手段は前記第２のクロックサイクルの期間、結合するために前記第１ のコンデンサを結合する第４のトランジスタを更に備える請求の範囲第５項記載 のデバイス。
7. ７．前記第３のスイッチング手段は前記第１のクロツクサイクルの期間、もう一 方の１ビットデジタルーアナログコンバータから前記第３のコンデンサに前記出 力を結合する第５のトランジスタから成り、前記第２のスイッチング手段は前記 第２のクロックサイクルの期間、結合するために前記第３のコンデンサを結合す る第６のトランジスタを更に備える請求の範囲第６項記載のデバイス。
8. ８．前記第２のスイッチング手段は前記連続的な第１のクロックサイクルの期間 、前記第２のコンデンサからの前記アナログ信号を伝達する第７のトランジスタ を更に備える請求の範囲第７項記載のデバイス。
9. ９．バインラインされるべく複数の前記１ビットデジタルーアナログコンバータ を可能にするために少なくとも１つの前記１ビットコンバータに連続的な多重ビ ットデジタル信号の特定のビットを遅延する少なくとも１つのシフトレジスタを 更に含む請求の範囲第３項記載のデバイス。
10. １０．前記第１及び第３の容量対前記第２の容量の各々の比は処理されたデジタ ルビットの数によると共に実質上一定である請求の範囲第２項記載のデバイス。
11. １１．前記デバイスは存続に等しい前記第１及び第２のクロックサイクルに適応 される請求の範囲第１０項記載のデバイス。
12. １２．予め定められたクロックサイクルの連続的な２つの部分の予め定められた 数のアナログ信号中に連続的な多重ビットデジタル信号を変換するためのパイプ ラインされたデジタルーアナログコンバータであって、（ａ）アナログ信号中に １ビットデジタル信号を変換するために各々実施可能な第１の複数の電気回路で 、（ｉ）第１のコンデンサと、 （ｉｉ）クロックサイクルの最初の部分の期間、前記１ビットデジタル信号を受 信次第、前記第１のコンデンサを充電する第１のスイッチング手段と、 （ｉｉｉ）第２のコンデンサと、 （ｉｖ）前記第１の複数の電気回路のもう一方からのアナログ信号を受信次第、 前記クロックサイクルの前記最初の部分の期間、前記第２のコンデンサを充電す る第２のスイッチング手段と、 （ｖ）第３のコンデンサと、 （ｖｉ）前記クロックサイクルの２番目の部分の期間、前記第１及び第２のコン デンサから前記第３のコンデンサに前記電荷を転送する第３のスイッチング手段 と、 （ｖｉｉ）前記第３のコンデンサが前記連続的なクロックサイクルの前記最初の 部分の期間、アナログ信号出力に応答して充電すると共に、前記前記第１の複数 の電気回路のもう一方にそれを伝達することによって、前記連続的なクロックサ イクルの前記最初の部分の期間、前記第３のコンデンサの前記充電を防止すると 共に放電するための絶縁手段とを備える少なくとも１つの前記第１の複数の電気 回路と、 （ｂ）バイプラインされるべく前記デジタルーアナログコンバータを許可するこ とによって一部のクロックサイクルの所定数によって前記第１の複数の電気回路 の少なくとも１つに各多重ビットデジタル信号の少なくとも１つのデジタルビッ トの伝達に応答して遅延するために実施可能な第２の複数の電気回路とを具備す るデジタルーアナログコンバータ。
13. １３．前記第２の複数の電気回路は前記クロックサイクルの半周期によって前記 第１の複数の電気回路に多重ビットデジタル信号の連続的なデジタルビットの伝 達に応答して遅延し、且つ前記クロックサイクルの前記第１及び第２の部分は前 記クロックサイクルの半分に各々等しい請求の範囲第１２項記載のデジタルーア ナログコンバータ。
14. １４．前記第１及び第２の複数の電気回路はｎ／２′クロックサイクルのアナロ グ表現にｎビットデジタル信号を変換するために適応される請求の範囲第１２項 記載のデジタルーアナログコンバータ。
15. １５．前記第２の複数の電気回路の少なくとも１つは直列に接続された所定数の Ｄ−フリップフロップから成り、前記数は連続的に遅延されるべく連想ビットの 半分のクロックサイクルの所定数に等しい請求の範囲第１２項記載のデジタルー アナログコンバータ。
16. １６．半周期のクロックサイクルの所定数内にアナログ出力中に連続的な多重ビ ットデジタル信号を変換するバイプラインデジタルーアナログコンバータであっ て、（ａ）デジタルビット入力を受信するための複数の変換コンデンサ及びパイ プラインされたアナログ出力と応答アナログ出力を放電するための少なくとも１ つの帰還コンデンサを有するアナログ出力の中に多重ビットデジタル信号を変換 し、前記変換コンデンサの各々に対する前記帰還容量の比は前記コンバータの分 解能に実質上依存される第１の複数の電気回路と、 （ｂ）半周期のクロックサイクルの所定数によって前記第１の複数の電気回路に 前記連続的な多重デジタル信号の伝達を選択的に遅延するために実施可能な第２ の複数の電気回路を具備するパイプラインデジタルーアナログコンバータ。
17. １７．前記第１の複数の電気回路の各々はクロックサイクルのアナログ出力に応 答して放電するために適応され、且つ前記第２の複数の回路は前記クロックサイ クルの半周期によって前記第１の複数の電気回路の１つに各多重ビットデジタル 信号の通読的なデジタルビットの伝達を遅延する各々実施可能な複数のＤ−フリ ップフロップから成る請求の範囲第１６項記載のパイプラインデジタルーアナロ グコンバータ。
18. １８．前記第１及び第２の複数の電気回路はｎ／２クロックサイクルのｎビット デジタル信号の変換を許可するために実施可能なものである請求の範囲第１６項 記載のパイプラインデジタルーアナログコンバータ。
19. １９．前記変換容量の各々に対する前記帰還容量の比は実質上一定である請求の 範囲第１６項記載のパイプラインデジタルーアナログコンバータ。