JPS63500688A - データ処理システムのプリフェッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は処理手段及びメモリ一手段を含むデータ処理システムに関する。

この発明は、データ処理システムがバーチャル・コマンド・エミーレータとして 動作するものに特別な応用を有する。

背景技術 集積回路チップによるマイクロゾロセッサの出現によす、従来コンピータ・シス テムの中央処理装置が行ってきた多くの仕事をそのチップにやらせるようになっ てきた。メインフレーム・インストラクション群をエミュレートするワンチップ ・マイクロコード・プログラムを含むマイクロプロセッサ・エミーレータ・チッ プも開発されてきた。メインフレーム・インストラクションをエミュレータする ために、エミュレータはコンピュータ・システムからコマンドをフェッチし、そ れをそのオブジェクト・インストラクション・コードにデコードして適当にイン デックスレジスタに記憶し、コマンドをエミュレートする前にインデックス・レ ジスタをフェッチする。従って、エミュレータがメインフレーム・インストラク ションをエミュレートし始めることができるようになる前にメモリーからデータ をフェッチしなければならないため、相当大きな時間を消費してきた。

この発明によると、処理手段及びメモリ一手段を含むデータ処理システムであっ て、前記メモリ一手段からインデックス・レジスタ・アイデンティフィケーショ ン・データを含むプリフェッチされたコマンドを記憶するバッファ記憶手段と、 前記レジスタ識別データによって認識されたインデックス・レジスタの内容を前 記メモリ一手段からフェッチするフェッチ手段とを含むプリフェッチ手段を持つ データ処理システムを提供する。

後に詳細に説明する特定な実施例の概要によると、それはメモリーと共に使用す るプリフェッチ回路であって、前記メモリーからコマンドを受信する記憶レジス タと、コマンド内で認識されるインデックス・レジスタをアドレスするためにコ マンドをデコードするデコード回路と、インデックス・レジスタの内容をフェッ チするフェッチ回路とを含むブリフェッチ回路を提供する。ブリフェッチ回路は 、又コマンドのパーチャル・アドレスを受信し記憶するバーチャル・アドレス記 憶レジスタと、コマンドのパーテヤル・アドレスに所定の変更を加えて新バーテ ヤル・アドレスを得る加算回路と、加算回路からの新パーチャル・アドレスがパ ーチャル頁境界を越えたかどうか確認する比較回路と、前記比較回路に応答して 実アドレス記憶手段の英アドレスを前記加算回路に転送してそこに片寄シを加え る転送回路とを含むようにして新案アドレスを得るようにしたブリフェッチ回路 を提供する。それによって、フェッチ回路は新アドレスのメモリーからグリフエ ッチされたコマンドをフェッチする。故に、この特定の実施例では、プロセッサ が使用するデータかコマンドのどちらかをフェッチし、コマンドがデータを受信 するために指定されるレジスタを有するノリフェッチ回路が設けられる。この実 施例は、又前回にフェッチされたメモリー位置の直上又は直下のどちらかの隣接 メモリー位置からフェッチするよう指令されるプリフェッチ・ユニットを設ける 。その上、この実施例では、ニア″リフエッチ・ユニットはブリフェッチすると き、コマンドをデコードしてそのコマンドで識別されたインデックス・レジスタ の内容をプリフェッチする。この実施例によるシステムは、又グリフエッチ動作 において頁境界を越えてそれを行うプリフェッチ・ユニットを含む。この発明の 他の一面によると、それはデータ処理システムのメモリーからプリフェッチする 方法であって、前記メモリーからプリフェッチされたコマンドを受信し、前記コ マンドをデコードして前記コマンドで識別されたインデックス・レジスタのアド レスを決定し、前記メモリーから前記インデックス・レジスタの内容をフェッチ する各工程を含むブリフェッチ方法を提供する。

図面の簡単な説明 次に、下記の添付図面を参照してその例にょシこの発明の一実施例を説明する。

第１図は、この発明による汎用データ処理システムのブロック図である。

第２図は、第１図の基本プロセッサ・サブシステム・モジュールの１つを示すブ ロック図である。

第３図は、第２図のＮＦＡＴ補助チップのブロック図である。

第４図は、第３図のＮＦＡＴ補助チップによってエミュレートされるような１ワ ード・コマンドの説明図である。

第５図は、第３図のＮＥＡＴ補助チップによってエミュレートされるような２ワ ード・コマンドの説明図である。

第６図は、第４図及び第５図のＲＡ又はＲＢフィールドの説明図である。

第７図は、インデックス・レジスタのパーチャル・アドレスの説明図である。

第８図は、インデックス・レジスタのリアル・アドレスの説明図である。

第９Ａ図及び第９Ｂ図は、ラインａ−ａで接続され、第１図のシステムに使用す るブリフェッチ回路のブロック図を構成する。

第１０図は、第９Ａ図及び第９Ｂ図のノリフェッチ回路の７エツチ・受信動作中 における各種信号のタイミングを表わすタイミング図である。

第１１図は、第９Ａ図及び第９Ｂ図のブリフェッチ回路の一群の連続受信動作中 における各種信号のタイミングを表わすタイミング図である。

発明を実施するための最良の形態 第１図は、この発明を含む汎用データ処理システムのブロック図であシ、パーチ ャル・コマンド・プロセッサ・サブシステム１０と、入力／出力（Ｉｌｏ）サブ システム１２と、メモリー・サブシステム１４とを含む。サブシステム１０％１ ２．１４は更にいくつかのモジュールに分割され、そのある七ジーールはデータ の完全性を計るため、及びデータ処理システムのコマンド・リトライ能力を提供 するために複製される。ここに開示したシステムの基本タイミングは１個の水晶 発振器（図に示していない）から引出されたＸ。出力及びＸ、出力を有する２相 クロツクの使用によって維持される。システム・バス・クロック（図に示してい ない）もＳＣＬＭモジュール１６に含まれる。クロック信号の発生とその配信及 び利用は公知のものであるからこれ以上説明しない。

バーテヤル・コマンド・プロセッサ・サブシステム１０は１対の基本プロセッサ ・サブシステム・モジュール（ＢＰＳＭ）　１８　、２０を含み、一方のＢＰＳ Ｍ１８は一次モジュールであり、他方のＢＰＳＭ　２０は二次モジュールである 。各モジュール］　８．２０は部品番号５Ｔ−２１０４−２３としてコロラド州 コロラド・スプリングスのＮＣＲマイクロエレクトロニクス・ディビジョンのＶ ＬＳＩ　Ｐｒｏｃｅｓｓｏｒ　Ｐｒｏｄｕｃｔｓから入手できるＮＣＲ／３２Ｇ ｅｎｅｒａｌ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｕｂｌｉｃａｔｉｏｎに説明されて いるようなＮＣＲ３２ビツト・チップ・セットからの超ＬＳＩ回路（ＶＬＳＩ） テップを含む。

ｉ　２　図ノＢＰＳＭモジュール１８．２０の各々は前述のＮＣＲ／３２　Ｇｅ ｎｅｒａｌ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｕｂｌｉｃａｔｉｏｎに十分説明され ているような中央プロセッサ・チップ（ｃｐＣ）２２及びアドレス翻訳チッｆ　 （ＡＴＣ）　２４を含む。

ＣＰＣ２２はインストラクション記憶ユニット（ＩＳＵ　）バス２６及びグロセ ノサーメモリ（Ｐ　Ｍ　）　ハス２　Ｂに接続される。ＣＰＣ２２はＳＣＬＭ１ ６からのクロック信号Ｘ。に応答してＩＳＵメモリー３０に向けられるインスト ラクション・アドレスをＩＳＵパス２６に出カシ、ＳＣＬＭ　１６からのクロッ ク信号Ｘ１に応答してＩＳＵメモリー３０からのインストラクションを受信する 。メモリー動作のためのアドレスもＰＭババス８のアドレス部に出力され、デー タは主メモリー３２の与えられたアドレスからフェッチされるか書込まれる。第 １図のシステムでは、メモリー・サブシステム１４は第２図の主メモリー３２を 含むということがわかる。

ＢＰＳＭＰモジュール１８及び２０はフローティング・ポイント算出用の特別・ ・−ドウエアを提供する第２図の拡大算術チッ：７ｐ（ＥＡＣ）３４と、サブセ ットの？”ＥＡＴコマンドを実行する内蔵型ファームウェア・オンチップ・プロ セッサを提供するＮＥＡＴ補助チノｆ　（ＮＡＣ）３６のような専門ノ・−ドウ エア・エンノ・ンスメント・チップを含む。第２図のＮＡＣ３６は第３図にブロ ック図を示すＮＣＲ９０００シリーズＮＥＡＴ補助チツプである。

ＮＡＣ３６なしに、ＣＰＣ２２はＡＴＣ２４及びＥＡＣ３４に対して動作を従属 させる主要素である。例えば、ＮＥＡＴコマンドをエミュレートするとき、　Ｃ ＰＣ２２１ｄＩＳＵメモリー３０のルーチンをアクセスすることによってＮＥＡ Ｔコマンドを翻訳し、実行する。ＮＡＣ３６がある場合は、ＮＡＣはマスクとな る。実行されるべきＮＥＡＴパーテヤル・コマンドが第２図の主メモリー３２か らＮＡＣ３６によってフェッチされ、コマンド・セットアツプが実行され、　Ｎ ＡＣ３６が特定のコマンドの実行を支持しない場合にのみ、ＣＰＣ２２に送られ る制御である。ＮＡＣ３６が存在する場合、ＣＰＣ２２のみがＮＡＣ３６によっ て要求されるＡＴＣ２４又はＥＡＣ３４の使用を必要とする。ＮＡＣ３６がパー チャルＮＥＡＴコマンドを実行している間、ＣＰＣはＮＡＣ３６によって実行さ れる動作と同時にＩ１０インタラシト又は時間日付インタラシトを動作すること ができる。

第３図において、ＮＡＣ３６はオフチップ制御記憶を使用しない。ＮＡＣ３６に よって支持されるパーチャルＮＥＡＴコマンドを実行するに必要なすべての記憶 手段は制御ＲＯＭ及びシーケンサ（ＲＯＭ　）　７０に含まれる。

ＮＡＣ３６のマイクロインストラクションは翻訳及び実行段を有する２段・ゼイ プライン内で実行される。翻訳段において、それらのスタートは第２図の導体３ ７のＮＶＣ３Ｕ／信号によって示され、バーチャルＮＥＡＴコマンドをエミュレ ートするべくマイクロインストラクションを開始するＲＯＭアドレスが決定され 、バーチャル・インストラクションによってきめられたバイトの数はタリイ・レ ノスタフ２に記憶される。第２図Ω主メモリー３２の最初の１５インデツクス・ レジスタのコピー　ｉｄ　インデックス・レジスタ・ユニット（ＩＲＵ　）　７ ４に維持される。これはＰＭパス２８（第２図）によって監視され、　ＩＲＵ　 ７４に記憶されるべき主メモリー３２の最初の１５バーチヤル・アドレスに対し 、ＰＭババス８を介し、適当なインストラクションによってフェッチされ、変更 される最初の１５インデツクス・レジスタの内容を記憶するインデックス・レジ スタ・マツチ・ロジック７６によって行われる。従って、ＮＡＣ３６の翻訳及び 実行段の間、主メモリー３２から最初の１５レジスタのどれをもフェッチする必 要なく、ＮＡＣ３６のＩＲＵ　７４に直接アクセスを行うことができる。

実行段において、エミュレートされるＮＥＡＴコマンドの開始インストラクショ ンのためにＲＯＭ　７０がアドレスされ、ＩＲＵ　７４の適当なインデックス・ レジスタ、ＮＡＣ３６の他のすべてのレジスタ又はＰＭババス８に接続されてい るシステムの他の装置がアクセスされてマイクロインストラクションを実行する 。そこでタリイ７２のカウントはバーチャル・コマンドによって影響される各バ イトが処理されたときに減算される。実行中、インデックス・レジスタの内容を 変更することができる。そのような変更のどれもＰＭババス８を介してＮＡＣ３ ６により、主メモリー３２のインデックス・レジスタに対してなされる。第３図 のインデックス・マツチ・ロジック７６は最初の１５バーチヤル・インデックス ・レジスタに対するいかなる書込みをも見ることができ、ＩＲＵ　７４のインデ ックス・レジスタが常に電流を維持するよう、ＩＲＵ７４の変更インデックス・ レジスタのＮＡＣコピーを変更する。故に、　ＮＥＡＴコマンドのエミュレーシ ヨン中、ＮＡＣ３６によって第２図の主メモリー３２の最初の１５インデツクス ・レジスタのどの変更もＮＡＣ３６のＩＳＵ　７４の変更したインデックス・レ ジスタのコピーをも変更するであろう。ＮＡＣ３６のマイクロインストラクショ ンの約９８壬がそれらレジスタのみを利用するということが確認されたが故に、 最初の１５インデツクス・レジスタのみをＩＲＵ７４に保持する。

ＮＡＣ３６ば、更にフェッチするべき次のバーチャル・コマンドのアドレスを記 憶しているパーテヤル・インストラクション・アドレス・レジスタ（ＶＩＡＲ） 　１８０と、ＮＡＣ３６によって最後にフェッチされたバーテヤル・コマンドを 記憶しているバーチャル・インストラクション・レジスタ（ＶＩＲ）　１８１と を持つ。ＮＡＣ３６は、又すべてＰＭパス２８に直接接続されている実際には４ つの３２ピツ）　ＥＲＵ　Ｌ／−）スタであるステート・スタック１８２を含む 。ステート・スタック１８２に対するアクセスは公知の方法でＥＲＵデコード回 路１８３によって制御される。

ステート・スタック１８２の最初のステート・スタック・レジスタ（ＳＳＲ１） 　（図に示していない）は。

ＮＡ、Ｃ３６が制御をＣＰＣ２２に移す理由によって、２つの異なる情報ワード の１つを含む。ノンサポートラド・コマンドの故に制御が移された場合、ステー ト・スタック１８２のＳＳＲ１はビット２５〜３２に従いｃｐｃ２２によって実 行されるべきバーチャル・オペコード（０ｐ−Ｃｏｄ＠　）と、ビット１７〜２ ４によりオペランドの長さを指定するバーチャル・タリイ・フィールドと、バー チャル・コマンドの実行中エミュレートされているコマンドによって要求されＮ ＡＣ３６によってセット及びリセットされるビット１〜８のパーチャル・インジ ケータとを含む制御転送ワードを有する。処理できない状態のためにＮＡＣ３６ が制御を移す場合、ステート・スタック１８２のＳＳＲ１は例外条件ワードを含 む。

ステート・スタック１８２の第２のレジスタ（ＳＳＲ２）（図に示していない） はＮＥＡＴコマンＰのエミュレーションにおけるＮＡＣ３６の動作を行うための 各穏コード及びフラッグを含む。それらはセントアップ中にＮＡＣ３６によって 変更され、ＮＡＣが２７−ドＮＥＡＴコマンドのうちの最初のワード・セットア ツプ中であるか、又は第２ワードのセットアツプ中であるかによって異なるビッ ト２６のＩＮＢフラグを含む。ステート・スタック１８２の第３のレジスタ（Ｓ ＳＲ３）　（図に示していない）は、種々の内部インジケータ、トラップ・リン ク・レジスタ及びリトライ・リンク・レジスタを含む。ステート・スタック１８ ２の第４のレジスタ（ＳＳＲ４）　（図に示していない）は、セットアツプ時間 中にＳＳＲ１に負荷されたバーテヤル・インジケータのコピー（オールド・コピ ー）を含む。

ＢＰＳＭＰモジュール１８及びＢＰＳＭＳモノニール２０のプロセッサ（ＣＰＣ ２２又はＮＡＣ３６）は同期して平行にコマンドを実行し、主メモリーからデー タをフェッチし、ＮＡＣのＩＳＵメモリー３０又は制御ＲＯＭ　７０のどちらか からのインストラフシー１ノに従ってデータをエミーレートレ、エミーレートし たデータを主メモリーに再び書込むようにする。プロセッサの動作は以下に述べ るように常に比較され、不一致があると、プロセッサは比較が一致するまで最後 のバーテヤル・コマンドを再び実行し、又はハードエラーが発生したことを決定 するよう指令される。

第１図には１対の書込みしうる制御記憶モジュール（ＷＣ８Ｍ）　３４　、３６ が設けられる。各ＷＣ８Ｍは、ノぐワーアップ、ブーツ及び日付開始の各プログ ラムを記憶している８にバイトの読出専用メモリー（ＲＯＭ　）と。

夫々ＩＳＵメモリー（第２図の３０）のために使用される６４にバイト（３２に ワード）のランダム・アクセス・メモリー（ＲＡＭ　）とを含む。データの形式 でインストラクションを供給するＲＯＭのプログラミングはシステムの主メモリ ーからフェッチされ、ＷＣ８Ｍロード・プログラムでＲＡＭ装置に記憶される。

３２にワートノＩＳＵインストラクションはＷＣ３Ｍ　１モジユール３４に記憶 され、３２にワードはＷＣＳＭ２モジュール３６に記憶される。ＢＰＳＭＰモジ ュール１８はＩＳＵパス３８及び実行バス４０によってＷＣ８Ｍモジュール３４ ＋３６ＫＪｉ絖される。ＢＰＳ？、ＩＳモジュール２０はＩＳＵチェック（ｌ５ ＵＣＨＫ　）バス４２　、４４によってＷＣ３Ｍモジュール３４．３６に接続さ れ、Ｉ　５ＵＣＨＫバス４２の延長部４８によって、後に説明するデータ完全性 モノニール（Ｄ■ＮＭ）　４６に接続される。

第２図で説明したものと同一のＰＭパス５０はＢＰＳＭＰモジュール１８とメモ リー・サブシステム１４との間に接続され、−次プロセッサ・データ（ＰＢＤＡ Ｔ）用のデータ部５２と一次プロセッサ・アドレス（ＰＡＤ）用のアドレス部５ ４とを含む。第２の２Ｍパス５６はＢＰＳＭＳモジュール２０とＤＩＮＭモノニ ール４６との間に接続され、二次プロセッサ・データ（５ＢＤＡＴ　）用のデー タ部５８と、二次アドレス（ＳＡＤ　）用のアドレス部６０とを含む。ＤＩＮＭ モジュール４６は、又ＰＢＤＡＴハス５２及びＰＡＤパス５４にも接続される。

以下で説明するように、ＷＣ３Ｍモジュール３４　、３６へのｌ５ｔＪアドレス と、ＷＣ３Ｍモジュール３４．３６からのＩＳＵインストラクションとはＷＣ３ Ｍモジュール３４゜３６とＤＩＮＭモジュール４６との間に接続されているラッ チドＩＳＵ　（ＬＩＳＵ）バス６２にランチぐれる。ＤＩＮＭモジュール４６の 中に！ｉ、ＢＰＳＭモジュール１８．２０両方のＣＰＣ２２か又はＮＡＣ３６の どちらかによるデータの操作の後に行う計算結果の比較がある。モジュール１８ と２０からの両結果が同一でない場合、パーチャル・コマンドを実行しているプ ロセッサ（ＣＰＣ２２かＮＡＣ３６のどちらか）はエラーが発生した最後のバー チャル・コマンドに戻ってリトライする。リトライ動作中、元来最初の実行トラ イでフェッチされたデータは実行しているプロセッサに再び供給される。パーテ ヤル・コ々ンド・リンク・モジュール（ＶＣＲＭ）　６４（フェッチ・ログとい う）はメモリー・サブシステム１４からすべてのフェッチされたデータ及び該当 するエラー修正コード（ＦＣＣ’）チェック・ビットを記憶するよう設けられる 。これを達成するため、ＶＣＲＭ６４はＰＢＤＡＴバス５２に接続され、フェッ チされた２にのデータ・エントリを記憶するに十分なＲＡＭを有する。

第３図において説明したように、ＮＡＣ３６は最初の１５インデツクス・レジス タの自己のコピーを保持し、それら最初の１５インデツクス・レジスタのいずれ に対スルバーチャル・コマンドのエミュレーション中ニなされるべきいかなるフ ェッチでも、ＮＡＣ３６の内部バス７１（第３図）を介し、ＩＲＵ７４のレジス タのＮＡＣのコピーに対して行われるであろう。故に、ＮＡＣバーチャル・コマ ンド−エミュレーション中ニおケル最初の１５インデツクス・レジスタからのい か々るフェッチもフェッチ・ログには現われないということを知るべきである。

インデックス・レジスタはインストラクションの実行中に変更されるかもしれな いので。

ＮＡ、Ｃ３６のＩＲＵ　７４のインデックス・レジスタの内容は、コマンドが最 初トライされたときと同一ではない。

従って、ＶＣＲＭ　６４は、又第２図の主メモリー３２の最初の１５インデツク ス・レジスタの元コピーを含むインデックス・レジスタ・ログ（ＩＲログ）’ｘ 有ｆる。

それらは現バーチャル・コマンドのためのＮＡＣ３６の翻訳段に現われたインデ ックス・レジスタと、インストラクション実行中に変更されるかもしれない最初 の１５インデツクス・レジスタの第２の又は変更されたコピーとして含まれる。

バーテヤル・コマンドの実行に成功すると、ＩＲログの変更されたコピーはその 後のパーチャル・コマンドの元コピーとなシ、元コピーはその後のコマンドの実 行中変更の記録に使用される。

バーチャル・コマンドの実行に成功しなかった場合、ファームウェアが第３図の ＩＲマツチ・ロジック７６によってＩＲＵ　７４に同時に記憶される主メモリー ３２へのＩＲログの元コピーの内容を回復する。ＮＡＣ３６はその翻訳段に戻シ 、バーチャル・コマンドの実行をリトライする。今説明したＩＲログは、最初の １５インデツクス・レジスタからフェッチされたデータがこの場合、データ・フ ェッチ・ログに現われるだろうかうＣＰＣパーテヤル・コマンドの実行の場合に は必要がない。

ＶＣＲＭ　６４はパス延長部７４によってＬＩＳＵバス６２、　にも接続される 。ＶＣＲＭ　６４は１診断のためにファームウェアが使用するかもしれないトレ ース・ログのＢＰＳＭＰ　１８によって供給されるＩＳＵアドレスを記憶するＲ ＡＭを含む。トレース・ログＲＡＭはトレース可能中２ＫまでのＩＳＵアドレス ・エントリを記憶する。希望によシ、ＣＰＣ／ｆイブラインをバックアップする ために。

トレース・ログを使用することもできる。

前述のＮＣＲ／３２　Ｇｅｎｅｒａｌ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｕｂｌｉｃ ａｔｉｏｎに説明しであるように、第２図のＣＰＣ２２は他のものに対する又ぽ 他のもの間の外部レジスタ（ＥＲＵ　）を使用し、プロセッサ・モジュールの３ ２ビツト・チップ・セット装置間の通信及びＣＰＣ２２によりてセットされ監視 されるべき使用者指定制御信号のために設けられる。３２ビツト・チップ・セッ ト、ＡＴＣ２４、ＥＡＣ３４及びＮＡＣ３６の他の装置及び各種システムのモジ ュールは類似のＥＲＵ能力を有する。

システム依存作用モジュール（ＳＤＦＭ）　７８は第１図のデータ処理システム の動作及び制御のために使用者によって選ばれたＥＲＵの個りのビットを受入れ 、変更シ及ヒディスプレイするＥＲＵレジスタ（図に示していない）を含む。

第１図のＩ１０サブシステム１２は一次Ｉ１０データ（ＰＩＯＤＡＴ　）部８２ と一次アドレス（ＰＩＯＡＤＲ）部８４とを有する一次Ｉ１０バス８０を含む。

１対の基本Ｉ１０モジュール（ＢＩＯＭ）　８６　、８８は一次モジュール（Ｂ ＩＯＭＰ　）と二次モジュール（ＢＩＯＭＳ　）である。各ＢＩＯＭモジュール ８６．８８は第４図のＡＴＣ２４と同一のＡＴＣチッチッ、１９８３年６月７日 にＫｏｃｏｌほかに発行された米国特許第４，３８７，４４１号に説明しである ２つのＮＣＲ／３２−５００システム・インタフェース・コントローラ（ＳＩＣ ）チップとを含む。Ｂ１０５Ｍモジュール８８はＩ１０データ（５ＩＯＤＡＴ　 ）部９１及びＩ１０アドレス（５ＩＯＡＤＲ）バス９２を有する第２工んパス９ ０を持つ。ＤＩＮＭモジュール９４（プロセッサ・サブシステム１０のＤＩＮＭ モジュール４６と類似する）は−次Ｉ１０パス８０と二次Ｉ１０パス９０との間 に接続され、Ｉ１０サブクステム１２のデータ完全性チェックを行う。各種Ｉ１ ０％性七ジ、　−＃　（ＩＯＰＭ）　９３をＢＩＯＭＰ　８６に接続することが できるように選ばれたシステム対システム及び各種帯域幅の周辺装置インタフェ ース・チャンネルを設け、各種プロトコルを使用する。

主メモリー・サブシステム１４は複数のメモリー・アレイ１００と、プーアル・ ポート・メモリー制御（ＤＭＣＭ）　１０２とを含む。各メモリー・アレイ１０ ０は、データ部（ＣＰＭＤＡＴ）　１０４及びアドレス部（ＣＰＭＡＤＲ）１０ ６を有する中央プロセッサ路と、データ部（ＩＯＭＤＡＴ）１０８及びアドレス 部（ＩＯＭＡＤＲ）　１１０を有するＩ１０路とを持つ。故に、ＤＭＣＭ　１０ ２はＢＰＳＭモソー−ル１８又は２０の１つが１つのメモリー・アレイ１００を アクセスすることを可能にし、ＢＩＯＭモジュール８６．８８が他のメモリー・ プレイ１００をアクセスすることができるようにする。ＤＭＣＭ　１０２は、又 後で述べるプレフェッチ回路を含む。

ＤＭＣＭＭＣ−−ル１０２のプレフェッチ回路を説明する前に、第２図のＮＡＣ テップ３６によりてエミュレートサレルパーチャルＮＥＡＴコマンドの説明をす ることが有益である。ＮＥＡＴ言語はオハイオ州ディトンのＮＣＲＣｏｒｐｏｒ ａｔｉｏｎが開発したコンビーータ言語であシ、ＮＣＲＣｏｒｐｏｒａｔｉｏｎ 発行の参考マニュアルに十分記載しである。例えば、バーテヤル・オペレーショ ンのためのインストラクションはＮＣＲＣｏｒｐｏｒａｔｉｏｎから入手できる 参考マニュアルＮＥＡＴＶＳ　（第５Ｔ−９４ｓ］−４７号）に説明しである。

バーチャル・オペレーションに基づ（ＮＥＡＴ言語のためのプログラミング概念 はＮＣＲＣｏｒｐｏｒａｔｉｏｎ発行のＮＥＡＴＶＳ　ＶＲＸ　−３（ストック 番号第５Ｔ−９４８１−４６号）に十分記載しである。前述のＮＥＡＴＶＳに説 明しであるように、　ＮＥＡＴオブジェクト・コマンドは１ワード・コマンドで も２ワード・コマンドでもよい。１ワード・コマンドは第４図に示すように、４ バイトの合計３２ビツトで構成され、その１バイトはＱフィールドであシ、１バ イトのＲＡフィールド、１バイトのＡ２フィールド及び１・ぐイトのＡ１フィー ルドを有する。Ａ２及びＡ１フィールドは使用する際にＡ２Ａ１フィールドとし て結合される。Ｑフィールドは実行するべき災際のバーチャル機械オブジェクト ・インストラクションを認識するオブジェクト・インストラクション・コードを 含む。ＲＡフィールドはインデックス・レジスタの識別を含めることができ、Ａ ２Ａ１フィールドと共に使用するときに、Ａ２Ａ１フィールドによって表わされ る片寄りに対し、ＲＡフィールドで指定したインデックス・レジスタの内容を加 えることによって、Ａオ被ランドの実効アドレスを計算する。２ワードＮＥＡＴ コマンドは第５図に示すように、４バイトから取る最初のワードは第４図の４パ イトに非常によく似ておシ、それらはＱフィールド、ＲＡフィールド、Ａ２フィ ールド及びＡ１フィールドヲ含む。２ワード・コマンドのワード２はＴフィール ド、ＲＢフィールド、Ｂ２フィールド及びＢ１フィールドを含む。Ｂ２及びＢ１ フィールドは使用する際に１つのＢ２Ｂ１フィールドどして結合して使用する。

Ｔフィールドは通常人及びＢオペランドの長さを指定するバイナリ値である。Ｒ ＢフィールドはＢ２Ｂ１フィールドの片寄シとＲＢフィールドで指定したインデ ックス・レジスタの内容とを加えることによって計算される。第５図のワード１ のＱフィールドの８ビツトはそのコマンドが１ワード・コマンドか（ビット８が ］”である）、２ワード・コマンド（ビット８が”０″である）かを識別する。

第２図のＮＡＣチップ３６はメモリーから３２ビツト・４バイトのＮＥＡＴコマ ンドをフェッチし、そのコマンドのＱフィールド（ビット２５〜３２）を検証し て第１ワードの次にある第２ワードをフェッチするべきかどうかを決定する。

ＮＡＣ３６が完全なコマンド（１ワードが２ワードのどちらか）を持ったときに 、自己のファームウェアを調べ、ＣＰＣチップ２２にマイクロイ°ンストラクシ ョンを発行してＮＥＡＴコマンドをエミュレートすることができるかどうか確認 する。第４図の１ワード・コマンドか第５図の２ワード・コマンドのどち、らか に含まれているＮＥＡＴコマンドをエミュレートする際、ＮＥＡＴチップ３６は 、それが適用される場合、インデックス・レジスタ・フィールドＲＡ、ＲＢの内 容をメモリーからフェッチし、Ａ及びＢオＲランドのアドレスを計算してＡオペ ランド及びＢオペランドのためのデータをフェッチし、コマンドをエミュレート する。

第６図は第４図及び第５図のＲＡ又はＲＢフィールドの例示である。第４図及び 第５図に示すように、ＲＡフィールドはコマンドの第１ワードのビット１７〜２ ４にあシ、ＲＢフィールドは第５図の２ワード・コマンドの第２ワードのビット １７〜２４にある。各ＲＡ、ＲＢフィールドはビット３〜８にインデックス・レ ジスタ番号と、ビット１及び２にメモリー・アクセス・モード・コード（ＭＡＭ 　）とを含む。この発明については、メモリー・アクセス・モード・コードは無 視することができる。インデックス・レジスタが４バイトである場合（図に示し ていない）、ＲＡ又はＲＢフィールドの最初の２ビツトを０１にセットして、ビ ット３〜８のインデックス・レジスタ番号をそのインデックス・レジスタのアド レスとすることができる。

例えば、インデックス・レジスタｏヲノｓ−チャル・メモリーのバイトＯから開 始し、インデックス・レジス　・り１をバイト８から開始する等にする。

第７図は、メモリーからインデックス・レジスタの内容をフェッチするに使用す るバーチャル・アドレスを例示する。バーチャル・アドレシングは周知であシ。

上記の刊行物５Ｔ−９４８−４６及びＮＣＲ／　３２　ＧｅｎｅｒａｌＩｎｆｏ ｒｍａｔｉｏｎ　Ｐｕｂｌｉｃａｔｉｏｎにも十分記載してあシ、それらは置換 及びバーチャル頁番号（ＶＰＮ　）をも含む。

ここに示した例は２にバーチャル頁サイズのものを示す。パーチャル頁番号はバ ーチャル・アドレスのビット１２とビット２４との間に延び、置換はビット１と １１との間に延びる。インデックス・レジスタの置換はビット１及び２のＩＩ　 ＯＡ＋から底シ、ビット３〜８のインデックス・レジスタ番号から成る。故知、 番号がビット３〜８にあるインデックス・レジスタの内容をフェッチするために 、そのインデックス・レジスタ番号はビット１及び２の２つの０＃を持ち、パー チャル頁番号と連結して第２図のＰＭパス２８に出力される２４ビツト・パーチ ャル・アドレスを作成する。上記のＮＣＲ／　３２　Ｇｅｎｅｒａｌ　Ｉｎｆｏ ｒｍａｔｉｏｎ　Ｐｕｂｌｉｃａｔｉｏｎの第５章に十分記載しであるように、 第２図のアドレス翻訳チップ（ＡＴＣ）　２４は第７図のパーチャル頁番号（Ｖ ＰＮ　）を取り、それを置換と共に連結する頁フレーム番号（ＰＦＮＯ）に変換 して笑アドレス（第８図）を形成する。そこで、ＡＴＣチンプ２４は、例えば、 インデックス・レジスタの内容をフェッチするために主メモリー３２に使用させ るため、その笑アドレスをＰＭババス８に出力する。

置換は、Ａオ被ランドの場合、ＲＡフィールドにあるインデックス・レジスタの 内容にＡ２Ａ１フィールドの値を加えることによって形成される番号を作成する ということを知るべきである。Ｂオペランドが使用される場合、Ｂ２Ｂ１フィー ルドの値はＲ’Ｂフィールドに示されているインデックス・レジスタの内容に加 えられる。サイズが４にバーチャル頁の場合、バーチャル頁番号はビット１３〜 ２４から延長し、第８図に示すように、実アドレスの頁フレーム番号はビット１ ３〜２４から延長する。

第９Ａ図及び第９Ｂ図において説明するように、ＤＭＣＭモジュール１０２のブ リフェッチ・ユニット２００は４バツフア・レジスタ、３バーチヤル・アドレス ・レジスタ及び４実アドレス・レジスタを含む。第２図のＮＡＣ３６がＮＥＡＴ コマンドか主メモリー３２からのデータをフェッチしたい場合、ＮＡＣ３６はＰ Ｍババス８にバーチャル・アドレスを出力し、ＡＴＣチッチッ４はＰＭババス８ からバーチャル・アドレスを取シ、それを実アドレスに翻訳してＰＭパス２８に 戻す。実アドレスのデータ又はインストラクションは主メモリー３２からフェッ チされ、ＮＡＣ３６に戻る。ＰＭババス接続されたノリフェッチ回路２００はＮ ＡＣ３６からのフェッチを検出し、ＰＭパスからバーチャル・アドレス・レジス タにバーチャル・アドレスヲ負荷し、対応スル笑アドレスを対応する実アドレス ・レジスタ番号荷する。そこで、ノリフェッチ回路２００は指令されたようにバ ーチャル・アドレスを４だけ増加又は減少し、頁境界を越えない場合には、実ア ドレスを増加又は減少する。その実アドレスのインストラクション又はデータは プリフェッチ回路２００でフェッチされ、後の動作でＮＡＣ３６が使用するよう 対応するデータ・レジスタに出力する。

従って、　ＮＡＣ３６によって最初のフェッチが行われた後、ブリフェッチ回路 ２００はＮＡＣ３６が使用するインストラクション又はデータがそこでプリフェ ッチする必要なくすでに用意されているというように、次のインストラクション 又はデータをシリフェッチする。

バーテヤル・アドレスを増加又は減少したため、バーチャル頁境界を越えたよう な場合には、増加又は減少シタパーチャル・アドレスがＰＭパスに出力され、Ａ ＴＣテップ２４はバーチャル・アドレスを翻訳してその実アドレスをブリフェッ チ回路２００に戻す。ブリフェッチ回路２００は翻訳されたアドレスのインスト ラクション又はデータをプリフェッチしてそれを適当なレジスタに記憶する。

ブリフェッチ回路がコマンドをプリフェッチすると、それはバッファ・レジスタ 記憶ユニット（第９Ａ図のＲＡＭ　２０４　）のアドレスＯにおけるコマンド・ バッファに記憶される。ＲＡＭ　２０４のアドレス１及び２におケルバッファ・ レジスタはデータのために予約され。

そのアドレス３におけるバッファ・レジスタはインデックス・レジスタの内容を 記憶するために予約されている。第４図及び第５図で説明したように、ＮＥＡ、 ＴコマンドはＡ及びＢオペランドのアドレスの決定に使用されるインデックス・ レジスタの番号ヲ含む。コマンドがフェッチ又はシリフェッチされたとき、ＮＥ ＡＴコマンドに含まれているインデックス・レジスタ番号はシリフェッチ回路に よって主メモリー３２からフェッチされ、ＮＡＣ３６が必要なときに使用するた め、　ＲＡＭ２０４の７ドレス３のバッファ・１／ジスタに記憶される。

ラインａ−ａに沿って共に接続された第９Ａ図及び第９Ｂ図は、第１図のＤＭＣ ＭＭＣ−−ル１０２にあるブリフェッチ回路２００のブロック図を形成する。ブ リフェッチ回路２００はＰＢＤＡＴデータ・バス５２及び第１図のＰＭババス０ のＰＡＤアドレス・バス５４に接続される。トランシーバ２０２　（Ｆａｉｒｃ ｈｉｌｄの７４Ｆ２４５でよい）はＰＢＤＡＴデータ・バス５２に接続すれてデ ータ・バス５２からのデータを受信し、データ・バス５２のブリフェッチ回路２ ００からのデータを要求する。４×３２ビットＲＡＭ　２０４　（Ｔｅｘａｓ　 Ｉｎｓｔｒｕｍｅｎｔｓの７４．　Ｌ　Ｓ　６７０でよい）はＰＢＤＡＴデータ ・バス５２に接続されているデータ入力端子Ａを有する。ＲＡＭ　２０４はバイ ナリ数Ｏ〜３から放る１対のデータ信号（ＢＮ、Ｏ。

ＢＮＩ）によって、そのアドレス端子Ａがアドレスされる６　ＲＡＭ　２０４　 ’Ｔ’データ出力端子（Ｄｏ）はバッファ２０６　（Ｆａｉｒｃｈｉｌｄ　７４ Ｆ５３３でよい）に接続され、その出力はマルチプレクサ２０８の入力に接続さ れる。

マルチプレクサ２０８　（Ｆａｉｒｃｈｉｌｄ　３４Ｆ２５８でよい）の出力は トランシーバ２０２を通してＰＢＤＡＴデータ・バス５２に接続される。

バッファ２１　Ｑ　（’ｐｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔａの７４３１７４で よい）はｐＢＤＡＴデータ・バス５２を介して第２図のメモリー３２からフェッ チされたＮＥＡＴコマンドのビット１９〜２４を記憶する。第６図において説明 したように、ビットＪ９〜２４はＮＥＡＴコマンドのＲＡフィールドかＲＢフィ ールドのどちらかのインデックス・レジスタ番号（ＩＲＮ　）を含む。第３図に おいて説明したように、　ＮＡＣ３６は最初の１５インデツクス・レジスタの内 容を記憶する内部レジスタを含む。故に、ＰＢＤＡＴバス５２のインデックス・ レジスタ番号カ最初の１５レジスタの１つであると、それらレジスタの内容はＮ Ａ、Ｃ３６によってその内部レジスタから取られる。

公知のように、ＮＥＡＴ言語はプログラムすることにより最初の６２インデツク ス・レジスタの使用を可能にする。故に、デコード・ロジック２１２を設けて、 インデックス・レジスタ番号が１６に等しいか］６よシ大きく、６２に等しいか ６２よシ小さい数かどうか確認するためにインデックス・レジスタ番号をデコー ドする。バッファ２１０のインデックス・レジスタ番号が１６に等しいかそれよ り大であシ、６２に等しいかそれよジ小である場合、そのインデックス・レジス タ番号をバッファ２１０の出力に接続されているバッファ　２１４　（Ｆａｔｒ ｃｈｉｌｄの７４Ｆ２４０）に記憶する。バッファ　２１６　（Ｆａｉｒｃｈｉ ｌｄ　７４Ｆ２４４　）はマルチプレクサ２０８の他方の入力に接続され、後述 するように。

指令により　ＰＢＤＡＴデータ・バス５２にインデックス・レジスタ番号バッフ ァ２１０の内容を出力する。

ＰＡＤアドレス・バス５４７４マルチプレクサ２１．８（Ｆａｉｒｃｈｉｌｃｌ 　７４　Ｆ　２５７でよい）の一方の入力に接続され、その出力はＭＴＪＸバス ２２０に接続される。ＭＵＸパス２２０のビット１〜２４は３バーチヤル・アド レス・レジスタ（ＶＡＲ，０−ＶＡＲ２）　２２１　、２２２．２２３（夫々Ｆ ａｉｒｃｈｉｌｄ　７４　Ｆ　３７４でよい）のスタックに接続される。ＭＵＸ バス２２００ビット３〜２４は３つの実アドレス・レジスタ（ＲＡＲＯ−４ＡＲ ２）　２２４，２２５゜２２６　（Ｆａｉｒｃｈｆｌｄ　７４Ｆ３７４でよい） のスタックに接続される。ＭＵＸパス２２０のビット１２〜２４は実アドレス・ レジスタ（ＲＡＲ３）　２２７　（Ｆａｉｒｃｈｉｌｄ７４Ｆ３７４でよい）に 接続される。ＶＡＲＯレジスタ２２１　ハＮＥＡＴコマンドのバーチャル・アド レスを記憶するために予約され、ＲＡＲＯレジスタ２２４はそれに対応する実ア ト１／スを記憶するために予約される。

ＶＡＲルジスタ２２２及びＶＡＲ２レジスタ２２３はデータのパーチャル・アド レスを記憶するために予約され、ＲＡＲルジスタ２２５及びＲＡＲ，２レジスタ ２２６はそれに対応する笑アドレスを記憶するために予約される。第８図におい て説明したように、実アドレスのビット１２〜２４１１′ｉ、置換に使用したと きに、実アドレスを形成する頁フレーム番号を表わす。実アドレス・レジスタ（ ＲＡＲＯ）　２２４〜（ＲＡＲ３）　２２７の出力は実アドレス（ＲＡ）バス２ ３０に接続される。インデックス・レジスタ番号に含まれているバッファ２１４ の出力はバス２３１を介してＨＡババス３０にも接続される。ドライバ２３２　 （Ｆａｉｒｃｈｉｌｄ　７４Ｆ２４４でよい）はＲＡパス２３０に接続されてい る入力を持ち、その出力はバス２３３を介してＰＡＤデータ・バス５４に接続さ れる。従って、実アドレス・レジスタＲＡＲＯ〜３からの実アドレスはＰＡＤデ ータ・バス５４に出力され、ドライバ２３２によってｃｐＭＡＤＲバス１０６に 接続され、第１図のメモリー・サブシステム１４のメモリー・アレイ１００の１ つからフェッチする。バッファ２１４の内容はＲＡＲ３レジスタ２２７の内容と 連結されて、ＰＢＤＡ、Ｔデータ・バス５２（第９Ａ図）に接続されているＣＰ ＭＤＡＴパス１０４を介してメモリーからフェッチされたＮＥＡＴコマンドに受 信されたインデックス・レジスタのための実アドレスを形成する。

バーチャル・アドレス・レジスタＶＡＲＯ〜２　（２２１。

２２２．２２３）の出力はアダー２３６　（Ｆａｉｒｃｈｉｌｄル・アドレス（ ＶＡ）バス２３４に接続される。アダー２３６の出力はマルチプレクサ２１８の 他方の入力に接続されているカウント・バス（ＣＮＴ　）　２３　ｓに接続され る。ＶＡパス２３４の第１２番ビットは比較器２４０の一方の入力に接続され、 ＣＮＴバス２３８の第１２番ビットは比較器２４０の他方の入力に接続される。

アダー２３６によるＶＡパス２ｉ４のバーチャル・アドレスの増加又は減少がパ ーチャル・アドレスの第１２番ビットを変更させたときは、比較器２４０は頁境 界を越えたという表示を与える（　ＲＯ３ＳＰＡＧＥ信号を出力する。この例で は、サイズが２にパーチャル頁のために第１２番ビットが選ばれる。４にバーチ ャル頁を使用すると、第１３番ビットが使用される。ドライバ２４２　（Ｆａｉ ｒｃｈｉｌｄ　７４Ｆ２４４でよい）はＲＡババス３０を介してＶＡババス３４ に実アドレスを送信する。バス２４４はＶＡパス２３４をマルチプレクサ２０８ の第２の入力とＶＡパス２３４を接続する。

ドライバ２４６　（Ｆａｉｒｃｈｉｌｄ　７４Ｆ２４４でよい）はＰＢＤＡＴデ ータ・バス５２に接続された入力と、ＭＵＸパス２２０に接続された出力とを持 ち、ＰＢＤＡＴデータ・バス５２からのデータはＭＴＪＸパス２２０に直接接続 されてレジスタ２２１〜２２７のいずれかに出力される。

ＯＲＡバッファ２４８と、Ｉ　ＲＡバッファ２４９と、。

２ＲＡバツフア２５０とはすべてＦａｉｒｃｈｉｌｄの７４Ｆ３７３でよく、Ｍ ′［ＪＸバス２２０に接続されている入力ｅ［ｆる。ＯＲＡバッフアバＲＡＲＯ ハソ７ア２２４と同時に負荷され、ＩＲＡバッファ２４９はＲＡＲ１バツフア２ ２５と同時に負荷され、２ＲＡバツフアはＲＡＲ２バッファ２２６と同時に負荷 される。バッファ２５２（Ｆａｊｒｃｈｉｌｄ　７４　Ｆ　３７３でよい）はＰ ＡＤアドレス・バッファ５４に接続されている入力と、比較器２５３゜２５４、 ．２５５に接続されている出力とを持つ。ＯＲＡバッファ２４８の出力は比較器 ２５３の他方の入力に接続され、ＩＲＡバッファ２４９の出力は比較器２５４の 他方の入力に接続され、２ＲＡバツフア２５０の出力は比較器２５５の他方の入 力に接続される。夫々比較器２５３，２５４，２５５はＦａｉｒｃｈｉｌｄ　７ ４　Ｆ　５２１装置でよい。それぞれ比較器２５３．２５４及び２５５の各出力 は信号ＭＡＴＣＨ（マツチ）０、マツチ１及びマツチ２を出力する。マツチ信号 マツチＯ，マツチ１及びマツチ２はバッファ・エントリのアドレス位置がメモリ ーで変更された場合、ＲＡＭ　２０４のバッファ・エントリを無効にすることに 使用される。それはＲＡ）１２０４のバッファ・エントリがその後プリフェッチ されて変更した場合、そのバッファ・・エン）　ＩＪをＮＡＣ・３６に供給する のを防止する。

フェッチ・ロジック２４７はプリフェッチ回路２００の動作を制御する。そのフ ェッチ制御ロジック回路２４７は次の信号を受信する。

ＭＡＥ／　（メモリー・アドレス・エネーブル）この信号はＸ。期間中ＮＡＣ３ ６から発生し、２Ｍバスを介し実メモリ−・アドレスの伝送を可能にする。

ＰＶＴ／（７’ロセツサ・バーチャル転送）この信号はＸ。期間中ＮＡＣ３６か ら発生し、パーテヤル・メモリー・アドレスの転送を可能この信号はＮＡＣ３６ から送信され、フェッチが要求されているということを表示する。

ＢＲ／　（バッファ・リクエスト） この信号はＮＡＣ３６によって送信され、ＮＡＣ３６がインストラクション又は データのどちらかを受信希望であることを示す。　−ＵＤ／Ｃ８／　（アップ− ダウン／継続−停止）この信号は、次の要求が現在のフェッチ位置の直上位（ア ラｆ）にあるか、直下位（ダウン）にあるか、又は継続受信するべきか受信停止 するべきかの表示に使用される。受信した信号によって異なることを表示する。

ＢＦ／信号を使用したときはＵＤ／Ｃ８／＠号は”アップ−ダウン″信号であり 、ＢＲ／信号を受信したときは、信号Ｕ　Ｄ／ＣＳ　／は継続−停止信号である 。

ＢＮＩ　、　ＢＮＯ（バッファ番号］、バッファ番号Ｏ）これら２つの信号が一 緒に使用されたときはバイナリ値Ｏ〜３を形成し、どのバッファ・レジスタがＮ ＡＣからのフェッチ又は受信信号によってアドレスされているかを示す。

ＩＮＴ　（インタラブド） この信号はインタラシト状態が発生したことを表わす。この信号を受信すると、 フェッチ制御ロジック２４７はＰＢＤＡＴデータ・バス５２から新たなデータを 受信して各種アドレス・レジスタをリロードし、インタラブド信号が除去された ときにフェッチ動作をリスタートするよう条件付けられる。

ＮＡＣ３６が、例えば、主メモリーからＮＥＡＴコマンド９をフェッチする用意 があるときには、フェッチを発生すべきことを表示して信号ＢＦ／を発生する。

ＢＮｌ及びＢＮＯ信号はインストラクションをフェッチすることを表示する場合 はバイナリ″０＃を形成する。又、ＵＤ／Ｃ３／信号がセットされると、フェッ チ回路２００でフェッチされる次のインストラクションは高位アドレスを持つべ きか、低位アト°レスを持つべきかを表示する。フェッチ制御回路２４７はＰＶ Ｔ／信号を検査し、バスヲ介してパーチャル・アドレスが転送されているかを確 認する。フェッチ制御ロジック２４７は次に信号ＭＡＥ／を検査してＰＭパスに 実アドレスがあるかどうかを確認する。７エツチ制御ロジツク２４７はマルチプ レクサ２１８をセットしてＰＡＤアドレス・バス５４のバーチャル・アドレスを ＶＡＲＯレジスタ２２１に送信する。次シζ、実アドレスはＰＡＤアドレス・バ ス５４からマルチプレクサ２１８を介してＲＡＲＯレジスタ２２４に送られる。

ＮＡＣ３６は主メモリーから要求されたコマンドをフェッチしてフェッチされた コマンドのエミュレーションを開始し、ブリフェッチ回路２００は現在フェッチ されているコマンドの次に続くコマンドをプリフェッチするよう準備した。ＶＡ ＲＯレジスタ２２】のパーチャル・アドレスはｖＡパス２３４を介し、アップか 又はダウンにカウントするように信号Ｕ　Ｄ／ＣＳ／のＵＤ／部によって条件付 けられているカウンタ２３６に供給される。ＶＡババス３４からのビット１及び ２はバス２３５を介してカウンタを避け、ＣＮＴパス２３８に直接送信される。

値″′】＃はＶＡパス２３４のバーテヤル・アドレスのビット３〜２４に加えら れる。それは、実際はパーチャル・アドレスに４を加えることになる。ＶＡパス ２３４のバーチャル・アドレスの第１２番ビットはＣＮＴパス２３８の第１２番 ビットと比較され、パーチャル頁境界を越えていないかどうか確認する。頁境界 を越えていない場合、新たなバーチャル・アドレスがマルチプレクサ２１８ｆ： 通してＶＡＲＯレジスタ２２１に復帰する。ＲＡＲＯレジスタ２２４にある実ア ドレスはＲＡババス３０に出力され、ドライバ２４２を介してＲＡババス３０か らＶＡババス３４に転送される。次に、アダー２３６は冥７）’しＸＫ４’ｔ［ Ｄえ、新たな笑アドレスをマルチプレクサ２１８を介してＲＡＲＯレジスタ２２ ４に記憶する。そこで、新たな実アドレスをＲＡババス３０に出力し、ドライバ ２３２を通し、バス２３３を介してＣＰＭＡＤＲバス１０６（第９Ａ図）に送ら れる。新たな実アドレスはフェッチ制御回路２４７からのメモリー要求信号と共 に主メモリーから次のコマンドを７エツチする。プリフェッチされた次のコマン ドがＣＰＭＤＡＴバス１０４を介してトランシーバ２０２に戻されたときに、ト ランシーバ２０２はＰＢＤＡＴバス５２にフェッチしたインストラクションを出 力し、ＲＡＭ２０４のアドレス端子の信号ＢＮＯ、ＢＮＩによって確認されたと きに、ＲＡＭ　２０４のアドレス０に負荷される。

ＮＡＣ３６が次のＮＦＡＴコマンドをメモリーから必要とするときは、フェッチ 制御回路２４７に対してＢＲ／受信信号を送信する。ＢＦ／信号の代りにＥＲ／ 信号を受信すると、フェッチ制御回路２４７を指令して、ＢＮ　Ｏ。

ＢＮＩ信号によって指定されたＲＡＭ　２０４のアドレスの内容をＮＡＣ３６に 戻す。ＵＤ／Ｃ３／は次にブリフェッチ回路２００がプリンエッチ・コマンドに 継続するべきであるか、又は停止するべきであるかを表示することになる。これ はＶＡＲルジスタ２２２及びそれに対応するＲＡＲルジスタ２２５か又はＶＡＲ ２レジスタ２２３及びそれに対応するＲＡＲ２レジスタ２２６を使用して主メモ リーからデータをフェッチする場合と同一処理手順に従う。

頁境界を越えた場合、比較器２４０からの信号ＣＲＯＳＳＰＡＧＥがアクティブ となる。ＣＮＴバス２３８の新タナパーチャル・アドレスがマルチプレクサ２１ ８を介Ｌ　テａ当なレジスタ（ｖＡＲＯ〜２）２２１〜２２３に記憶され、ＶＡ パス２３４に出力される。次に、フェッチ制御ロジック２４７は適当なリクエス ト信号（ＲＥＱ　）　（第９Ｂ図）を発生することによって、第２図のＰＭババ ス８を要求する。要求がＰＭババス８に受入れられると、ＶＡババス３４のバー チャル・アドレスはバス２４４を通し、マルチプレクサ２０８を介してドライブ され、トランシーバ２０２を介してＰＢＤＡＴパス５２に出力される。フェッチ 制御回路２４７は、又第２図のＡＴＣ２４を指令する信号ＰＶＴを発生してＰＭ ババス８のバーチャル・アドレスを翻訳する。

ＡＴＣチッｆ２４及びＰＭババス８のためのインストラクションは公知のもので あって、上記のＮＣＲ／３２Ｇｅｎｅｒａｌ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｕｂ ｌｉｃａｔ、ｉｏｎに説明しである。

ＡＴＣチップ２４がバーチャル・アドレスを翻訳した後、翻訳し′ｆｃ実アドレ スを信号ＭＡＥ／と共にＰＡＤアドレス・バス５４に出力する。ブリフェッチ回 路２００がＭＡＥ／信号を受信したとき、実アドレスは適当な実アドレス・レジ スタＲＡＲＯ〜２（２２４〜２２６）に記憶され、その実アドレスのデータ又は コマンドはＣＰＭＤＡＴバス１０４を介して主メモリーからフェッチされ、ＲＡ Ｍ　２０４の適尚なデータ・レジスタに記憶される。

ＲＡ、Ｒ３レジスタ２２７及びＯＲＡ〜２ＲＡバッファ２４８〜２５０ばＭＵＸ パス２２０からロードされ、それは実アドレスをＡＴＣチップ２４がら受信した ときに行われる。

例えば、ロールパック動作の場合のようにインタラブドがあると、第９Ａ図及び 第９Ｂ図のシリフェッチ回路は信号ＩＮＴを受信する。信号ＩＮＴはＰＢＤＡＴ バス５２のデータを直接ＭＵＸパス２２０に出力することができるように、ドラ イバ２４６を条件付ける。インタラシトの後、第２図のＣＰＣ２２は希望によシ パーテヤル・アドレス・レジスタＶＡＲＯ〜２　（２２１〜２２３）にアドレス を負荷することができる。アドレス・レジスタＶＡＲＯ〜２（２２１〜２２３） のバーチャル・アドレスは翻訳され、希望により、コマンド、データ又はインデ ックス・レジスタの内容はシリフェッチされる。

ＥＲＵレジスタ（図に示していない）は指令により。

アドレス・レジスタ２２１〜２２７の内容をハス２４４に出力し、マルチプレク サ２０８を介してトランシーバ２０２全通し、ＰＢＤＡＴバス５２に出力させる ことができる。バッファ２１６にも記憶されているＩＲＮバッファ２１０の内容 はマルチプレクサ２０８を通して多重化され、トランシーバ２０２を介してＦＢ ＤＡＴバス５２に出力することができる。この方法によシ、アドレス・バッファ ２２１〜２２７の内容及ヒハッファ２１６の内容は検査され、希望するようにデ ィスプレイすることができる。

第１０図は第９Ａ図及び第９Ｂ図のブリフェッチ回路２００のフェッチ−受信動 作中におけるＸ。、Ｘ、。

ＢＦ／、ＵＤ／ＣＳ／、ＢＮＯ／、ＢＮ１／、ＢＲ／及びＭＡＥ／信号のための タイミング図である。符号３００において、ＢＦ／信号が”ロー”となり、フェ ッチの発生すべきことを示す。３０２では、ＵＤ／Ｃ３／信号が６０−”となり 、方向が高位であることを示す。３０４におりて、ＢＮＯ、ＢＮＩの値はバッフ ァ１が選ばれたことを示す１″である。次に、フェッチ手順は第２図のＮＡＣ３ ６によって第］ワードを受信するよう動作する。

これは数サイクルの処理である。ＮＡＣ３６によるフェッチの後、第９Ａ図、第 ９Ｂ図のブリフェッチ回路２００がＰＭババス取得すると、メモリーの次の高位 ワードをフェッチして、それをＲＡＭ　２０４のバッファ１に記憶する。３０６ において、信号ＢＲ／が”ロー“になシ、ＮＡＣ３６が受信希望であることを示 す。ブリフェッチ回路２００がノリフェッチを継続すべきであることを示して、 ＵＤ／Ｃ３／が３０８でダウンするが、３１０におけるＢＮＯ、ＢＮＩアドレス はまだ′″１″である。３１２の次のＸ。においで、ＮＡＣ３６はＲＡＭ２０４ のバッファ１から第２ワードを受信し、シリフェッチ回路２００は次に高位のワ ードをプリフェッチする。

第１１図は、一群の連続受信動作中におけるＸ。。

Ｘ、、ＢＲ／　、ＵＤ／Ｃ３／　、ＢＮ　Ｏ／及びＢＮＩ／信号のタイミング図 である。３１４において、ＢＲ／信号はＢＮＯ及びＢＮＩによって３１６に示す ように、バッファ１からワードＡをＮＡＣ３６が受信するべきであることを示し 、ＵＤ／Ｃ８／信号の３１８における”ロー”で示すように、ブリフェッチ回路 ２００が継続されるべきであることを示す。次のＸ。の３２０において、　ＮＡ Ｃ３６はＢＲ／／ぞルス３】４によって要求されたワードＡを受信する。

３２２において、ワードＢのために新たな受信が開始される。それは３２４に示 すように、ＲＡＭ　２０４のバッファ２から受信し、ノリフェッチ回路は３２６ においてバッファ２のデータ・シリフェッチを停止する。

第１１図の実施例においては、３２２で要求されたワードＢは、要求されたデー タがＲＡＭ　２０４のバッファ２に負荷されるのをノリフェッチ・ユニットが待 っているので、Ｘｏ２３８まで、ＮＡＣ３６に受信されない。

３３０において、３３２で指定されるように、第３のワードＣの受信がバッファ ０から要求され、３３４に示すように、ブリフェッチ回路２００はバッファＯの ためにブリフェッチを継続するべきである。Ｘｏ３３６において、ＮＡＣ３６は ３３０で要求されたワードＣを受信する。

第９Ｂ図のフェッチ制御ロジック回路２４７からのメモリー要求信号の発生及び タイミングは、メモリー。

リクエスト信号は公知で１、上記のＮＣＲ／３２Ｇｅｎｅｒａｌ　Ｉｎｆｏｒｍ ａｔｉｏｎ　Ｐｕｂｌｉｃａｔｉｏｎに記載しであるので、示していない。

ノリフェッチ回路は１つのデータ・バッファ、１つのパーチャル・アドレス・レ ジスタ及び１つの実アドレス・レジスタのみによってここに説明したノリフェッ チ作用を実行することができ、コマンド・フェッチとデータ・フェッチ又は受信 間の区別を、別のコマンド・バッファとデータ・バッファを使用する代シに、１ ビット信号によって指定することができるということを理解するべきである。

ＦＩＧ、　３ ＦＩＧ、４ トー−４ハ゛イ　ｈ　−ラＨ トトーーーーーーワード＋−＋−ワード’２−一←Ｈ８８８７８６８５８４８３ ８２Ｂ＋ トー　イ〉テ’−１７ス・レジ゛スフー酬ト←−一一一→−（−−ＭＡＭ国際調 査報告 ＡＮＮＥＸ　Ｔｏ　Ｔｈ：　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＦＣ？ ＯＲτＯＮ

Claims (11)

【特許請求の範囲】
1. １．処理手段（１０）とメモリー手段（１４）とを含むデータ処理システムであ って、前記メモリー手段（１４）からプリフェッチされインデックス・レジスタ ・アイデンティフィケーション・データを含むコマンドを記憶するバッファ記憶 手段（１４）と、前記インデックス・レジスタ・アイデンティフィケーション・ データによって認識されたインデックス・レジスタの内容を前記メモリー手段（ １４）からフェッチするフェッチ手段とを含むデータ処理システム。
2. ２．前記フェッチ手段は前記コマンドの実アドレスを受信し記憶する実アドレス 記憶手段（２２４〜２２７）と、前記コマンドに対して頁フレーム番号を決定す る手段とを含み、前記フェッチ手段は前記頁フレーム番号と前記インデックス・ レジスタ・アイデンティフィケーション・データとを連結して前記コマンドの実 アドレスを形成するようにした請求の範囲１項記載のシステム。
3. ３．前記コマンドのバーチャル・アドレスを受信し記憶するバーチャル・アドレ ス記憶手段（２２１〜２２３）と、前記コマンドのバーチャル・アドレスに所定 の片寄りを加えて新バーチャル・アドレスを得る加算手段（２３６）と、前記加 算手段（２３６）からの前記バーチャル・アドレスがバーチャル頁境界を越えた かどうかを決定する比較手段（２４０）と、前記比較手段（２３６）に応答して 前記実アドレス記憶手段の前記実アドレスを前記加算手段（２３６）に転送して 前記片寄りを加え、新実アドレスを得るようにした転送手段（２４２）とを含み 、前記フェッチ手段は前記メモリー手段（１４）からフェッチされるべきコマン ドを前記新実アドレスからフェッチするようにした請求の範囲２項記載のシステ ム。
4. ４．前記比較手段（２４０）がバーチャル頁境界を越えたことを確認した場合、 前記新バーチャル・アドレスを翻訳された実アドレスに翻訳する翻訳手段（２４ ）を含み、前記フェッチ手段は前記メモリー手段（１４）の翻訳された実アドレ スからプリフェッチされるべきコマンドをフェッチするようにした請求の範囲３ 項記載のシステム。
5. ５．前記加算手段（２３６）は前記片寄りを選択的に正又は負にするよう制御し うる請求の範囲３項記載のシステム。
6. ６．前記バッファ記憶手段（２０４）はプリフェッチされたコマンドを記憶する ようにしたコマンド・バッファと、少くとも１つのプリフェッチされたデータを 記憶するようにしたデータ・バッファとを含み、前記バーチャル・アドレス記憶 手段は前記コマンド・バッファに記憶されているコマンドのバーチヤル・アドレ スを記憶するようにしたコマンド・バーチャル・アドレス・レジスタ（２２１） と、前記少くとも１つのデータ・バッファに記憶されているデータ・ワードのバ ーチャル・アドレスを記憶するようにした少くとも１つのデータ・バーチャル・ アドレス・しジスタ（２２２，２２３）とを含み、前記実アドレス・レジスタ手 段は前記コマンド・バッファに記憶されているコマンドの実アドレスを記憶する ようにしたコマンド実アドレス・レジスタ（２２４）と、前記少くとも１つのデ ータ・バッファに記憶されているデータ・ワードの実アドレスを記憶するように した少くとも１つのデータ実アドレス・レジスタ（２２５，２２６）とを含み、 前記加算手段（２３６）は前記処理手段（１０）によって指定されたコマンド・ バーチャル・アドレス・レジスタ（２２１）と、データ・バーチャル・アドレス ・レジスタ（２２２，２２３）と、コマンド実アドレス・レジスタ（２２４）と 、データ実アドレス・レジスタ（２２５，２２６）とのアドレスに対し所定の片 寄りを加えるようにした請求の範囲３項記載のシステム。
7. ７．前記バッファ記憶手段（２０４）はプリフェッチされたインデックス・レジ スタの内容を記憶するようにしたインデックス・レジスタ・バッファを含む請求 の範囲６項記載のシステム。
8. ８．データ処理システムのメモリー（１４）からプリフェッチする方法であって 、前記メモリー（１４）からプリフェッチされたコマンドを受信し、前記コマン ドをデコードして前記コマンドで認識するインデックス・レジスタのアドレスを 決定し、前記メモリー（１４）から前記インデックス・レジスタの内容をフェッ チする各工程を含むプリフェッチ方法。
9. ９．前記コマンドの実アドレスを記憶し、前記コマンドの実アドレスをデコード して前記コマンドに対する頁フレーム番号を決定し、前記頁フレーム番号と前記 インデックス・レジスタ・アイデンティフィケーション・データとを連結して前 記インデックス・レジスタの実アドレスを形成する各工程を含む請求の範囲８項 記載の方法。
10. １０．前記コマンドのバーチャル・アドレスを受信して記憶し、前記バーチャル ・アドレスに所定の片寄りを加え、新バーチャル・アドレスがバーチャル頁境界 を越えたかどうか確認し、前に記憶したアドレスに前記所定の片寄りを加えて前 記新実アドレスを取得し、前記新実アドレスからプリフェッチされるべきコマン ドをフェッチする各工程を含む請求の範囲９項記載の方法。
11. １１．前記バーチャル頁境界を越えた場合、前記新バーチャル・アドレスを翻訳 された実アドレスに翻訳し、前記翻訳された実アドレスからプリフェッチされる べきコマンドをフェッチする各工程を含む請求の範囲１０項記載の方法。