JPS634664A - Manufacture of semiconductor device - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000004020 conductor Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 24
- 239000010410 layer Substances 0.000 abstract description 17
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000011229 interlayer Substances 0.000 abstract description 7
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- CWNLQDWRSCZYHS-UHFFFAOYSA-N O[Si](O)(O)O.[AsH3] Chemical compound O[Si](O)(O)O.[AsH3] CWNLQDWRSCZYHS-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば溝状に形成されたキャパシタを有す
る半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method of manufacturing a semiconductor device having a capacitor formed, for example, in the shape of a groove.
（従来の技術）
半導体集積回路において小さな面積で且つ大きな容量の
キャパシタを構成する手段として、例えば基板表面部に
溝を形成し、この溝を利用してキャパシタを形成するこ
とが試みられている。第２図はこのような溝状キャパシ
タの例を示すもので、まず第２因（Ａ）に示すように、
Ｐ型シリコン基板１１の表面に素子分離用のフィールド
酸化膜１２を形成し、次に基板１１の表面にホトレジス
トパターン１３を形成する。そして、このホトレジスト
バター１３をマスクとして、例えばヒ素をイオン注入し
、基板１１にＮ−型拡散層１４を形成する。次にホトレ
ジストパターン１３を除去して、第２図（Ｂ）に示すよ
うに、例えば窒化膜から成る第１のマスク材１５を堆積
し、この第１のマスク材１５上に例えばＣＶＤ酸化躾か
ら成る第２のマスク材１６を堆積する。そして、Ｎ−型
拡散層１４に対応する幅約１．２ミクロンの部分を選択
的にエツチングして開孔部を形成し、次に反応性イオン
エツチング（ＲＩＥ）により基板１１を例えば３ミクロ
ンの深さまで選択的にエツチングして溝１７を形成する
。(Prior Art) As a means of constructing a capacitor with a small area and a large capacity in a semiconductor integrated circuit, attempts have been made to form a groove in the surface of a substrate, for example, and to form a capacitor using the groove. FIG. 2 shows an example of such a groove-shaped capacitor. First, as shown in the second factor (A),
A field oxide film 12 for element isolation is formed on the surface of a P-type silicon substrate 11, and then a photoresist pattern 13 is formed on the surface of the substrate 11. Then, using this photoresist butter 13 as a mask, ions of, for example, arsenic are implanted to form an N- type diffusion layer 14 on the substrate 11. Next, the photoresist pattern 13 is removed, and as shown in FIG. 2(B), a first mask material 15 made of, for example, a nitride film is deposited. A second mask material 16 consisting of the following is deposited. Then, a portion with a width of about 1.2 microns corresponding to the N-type diffusion layer 14 is selectively etched to form an opening, and then the substrate 11 is etched with a width of, for example, 3 microns by reactive ion etching (RIE). Grooves 17 are formed by selectively etching to a depth.
次に、Ｎ型不純物の拡散源として例えばヒ素−ケイ酸ガ
ラス（ＡＳＳＧ）膜１８を溝１７に沿って基板１１の全
面に堆積させ、熱酸化を行なうことによりＮ°型型数散
層１９形成する。Next, for example, an arsenic-silicate glass (ASSG) film 18 is deposited on the entire surface of the substrate 11 along the grooves 17 as a diffusion source of N-type impurities, and thermally oxidized to form an N°-type scattered layer 19. do.
次に、第２図（Ｃ）に示すように、Ａｓ５ＧＩＩ１１８
および第２のマスク材１６をエツチング除去した後、熱
酸化を行なって溝１７の内側の表面に熱酸化膜を形成し
、この熱酸化膜をマスクとして等方性イオンエツチング
を行なうことにより第１のマスク材１５をエツチング除
去する。そして、この熱酸化膜をエツチング除去した後
、再び熱酸化を行なって、溝１７の内側および基板１１
の前面にキャパシタ酸化膜２０を形成する。そしてこの
キャパシタ酸化膜２０の全面に例えば膜厚が４０００オ
ングストロームの多結晶シリコン膜２１を堆積し、それ
に不純物をドープする。そしてこの多結晶シリコン膜２
１を熱酸化して、絶縁！Ｉ２２を形成する。この絶縁膜
２２の全面に多結晶シリコン膜２３を堆積して、これに
不純物をドープした後、反応性イオンエツチングを行な
うことにより、溝１１内部を除く基板１１上の多結晶シ
リコンｌ１２３をエツチング除去して、基板１１上の絶
縁膜２２が露出するようにする。次に溝１７内部を除く
基板１１上の絶縁膜２２をエツチング除去し、多結晶シ
リコンｌ１２１をパターニングしてこの多結晶シリコン
１１１２１をキャパシタ電極として使用する。そして、
多結晶シリコン膜２１を熱酸化して絶縁膜２４を形成す
る。Next, as shown in FIG. 2(C), As5GII118
After removing the second mask material 16 by etching, thermal oxidation is performed to form a thermal oxide film on the inner surface of the groove 17, and isotropic ion etching is performed using this thermal oxide film as a mask. The mask material 15 is removed by etching. After removing this thermal oxide film by etching, thermal oxidation is performed again to remove the inside of the groove 17 and the substrate 11.
A capacitor oxide film 20 is formed on the front surface of the capacitor. A polycrystalline silicon film 21 having a thickness of, for example, 4000 angstroms is deposited on the entire surface of this capacitor oxide film 20, and is doped with impurities. And this polycrystalline silicon film 2
1 is thermally oxidized and insulated! Form I22. After depositing a polycrystalline silicon film 23 on the entire surface of this insulating film 22 and doping it with impurities, reactive ion etching is performed to remove the polycrystalline silicon 123 on the substrate 11 except inside the groove 11. Then, the insulating film 22 on the substrate 11 is exposed. Next, the insulating film 22 on the substrate 11 except for the inside of the groove 17 is removed by etching, and the polycrystalline silicon 11121 is patterned to be used as a capacitor electrode. and,
An insulating film 24 is formed by thermally oxidizing the polycrystalline silicon film 21.
しかしながら、このような方法で溝状キャパシタを構成
したのでは、溝１７内部の多結晶シリコン１１２３の表
面をＲＩＥによりエツチングした時にその表面は平坦で
なくなり、上部配線の断切れの原因となる。これは、溝
１７以外の基板１１の表面の多結晶シリコン膜２３の下
側には絶縁１１１２２が形成されておりエツチングの深
さを規定することができたのに対し、溝１７内部の多結
晶シリコン膜２３の表面部ではエツチングの深さが規定
されないからである。また、溝１７内部を除く基板１１
上の多結晶シリコン幕２３をＲＩＥによってエツチング
除去する際に、キャパシタ電極として使用される多結晶
シリコン１１２１にダメージを与えてしまい、それを層
間酸化するとその層間耐圧が劣化する。However, if the groove-shaped capacitor is constructed in this way, when the surface of the polycrystalline silicon 1123 inside the groove 17 is etched by RIE, the surface will not be flat, which will cause the upper wiring to break. This is because an insulator 11122 was formed under the polycrystalline silicon film 23 on the surface of the substrate 11 other than the groove 17, and the depth of etching could be determined, whereas the polycrystalline silicon film inside the groove 17 This is because the depth of etching is not defined at the surface portion of the silicon film 23. In addition, the substrate 11 excluding the inside of the groove 17
When the upper polycrystalline silicon film 23 is etched away by RIE, the polycrystalline silicon 1121 used as the capacitor electrode is damaged, and when it is interlayer oxidized, its interlayer withstand voltage deteriorates.
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、溝内
部の多結晶シリコン膜の表面を容易に平坦化でき、しか
も、層間耐圧が良好な半導体装置の製造方法を提供しよ
うとするものである。(Problems to be Solved by the Invention) The present invention has been made in view of the above points, and provides a semiconductor device in which the surface of the polycrystalline silicon film inside the trench can be easily flattened and the interlayer breakdown voltage is good. The present invention aims to provide a method for manufacturing.
［発明の構成］
（問題点を解決するための手段と作用）すなわちこの発
明に係る半導体装置の製造方法にあっては、まず半導体
基板を選択的にエツチングしてこの半導体基板上に溝を
形成し、この溝に沿って半導体基板上に導電層を形成し
、上記導電層の表面に第１の絶縁膜を形成する。次に上
記第１の絶縁膜上に第１の導電材料を堆積し、この第１
の導電材料の表面に第２の絶縁膜を形成し、溝を埋込む
ようにして上記第２の絶縁膜上に第２の導電材料を堆積
する。そして上記第２の絶縁膜が露出するように、上記
第２の導電材料の溝内部に堆積されている部分を除いて
上記第２の導電材料を反応性イオンエツチングによりエ
ツチング除去し、上記第２の絶縁膜の溝内部に形成され
ている部分を除いて上記第２の絶縁膜をエツチング除去
し、上記第１および第２の導電材料上に第３の導電材料
を堆積する。そして、上記第３の導電材料上に第３の絶
縁膜を形成して半導体装置のキャパシタ部を製造する。[Structure of the Invention] (Means and Effects for Solving the Problems) That is, in the method for manufacturing a semiconductor device according to the present invention, first, a semiconductor substrate is selectively etched to form a groove on the semiconductor substrate. Then, a conductive layer is formed on the semiconductor substrate along this groove, and a first insulating film is formed on the surface of the conductive layer. Next, a first conductive material is deposited on the first insulating film, and the first conductive material is deposited on the first insulating film.
A second insulating film is formed on the surface of the conductive material, and a second conductive material is deposited on the second insulating film so as to fill the groove. Then, the second conductive material is etched away by reactive ion etching except for the portion deposited inside the groove of the second conductive material so that the second insulating film is exposed. The second insulating film is etched away except for the portion formed inside the groove of the insulating film, and a third conductive material is deposited on the first and second conductive materials. Then, a third insulating film is formed on the third conductive material to manufacture a capacitor portion of a semiconductor device.
上記のような製造方法にあっては、第２の絶縁膜を部分
的にエツチング除去した侵に第３の導電材料を上記第１
および第２の導電導電材料上に堆積させて、キャパシタ
電極を簡単に平坦化することでき、ざらに第３の導電材
料上に第３の絶縁膜を形成することにより、その層間耐
圧が向上する。In the above manufacturing method, the third conductive material is applied to the first insulating film after the second insulating film is partially etched away.
By depositing it on the second conductive material, the capacitor electrode can be easily planarized, and by forming the third insulating film on the third conductive material, the interlayer breakdown voltage is improved. .
（実施例）
以下図面を参照してこの発明の一実施例を説明する。第
１因はこの発明に係る半導体装置の製造方法を示すため
の図であって、まず第１図（Ａ）に示すように、Ｐ型シ
リコン基板３１の表面に素子分離用のフィールド酸化膜
３２を形成する。次に基板３１の表面にホトレジストパ
ターンを形成し、このホトレジストパターンをマスクと
して、例えばヒ素をイオン注入し、基板３１にＮ−型拡
散層３３を形成する。次にホトレジストパターンを除去
して、例えば膜厚１５ｏＯオングストロームのシリコン
窒化膜から成る第１のマスク材３４を堆積し、この第１
のマスク材３４上に例えば膜厚６０００オングストロー
ムのＣＶＤ酸化膜から成る第２のマスク材３５を堆積す
る。そして、Ｎ°型型数散層３３対応する幅約１．２ミ
クロンの部分を選択的にエツチングして開孔部を形成し
、次にＲＩＥにより基板３１を例えば３ミクロンの深さ
まで選択的にエツジング除去して溝３６を形成する。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. The first factor is a diagram for illustrating a method for manufacturing a semiconductor device according to the present invention. First, as shown in FIG. form. Next, a photoresist pattern is formed on the surface of the substrate 31, and using this photoresist pattern as a mask, ions of, for example, arsenic are implanted to form an N- type diffusion layer 33 on the substrate 31. Next, the photoresist pattern is removed, and a first mask material 34 made of a silicon nitride film with a thickness of 150 angstroms, for example, is deposited.
A second mask material 35 made of a CVD oxide film having a thickness of, for example, 6000 angstroms is deposited on the mask material 34 . Then, a portion with a width of about 1.2 microns corresponding to the N° type scattering layer 33 is selectively etched to form an opening, and then the substrate 31 is selectively etched to a depth of, for example, 3 microns by RIE. Etching is removed to form grooves 36.
次に、第１図（Ｂ）で示すようにＮ−型の不純物の拡散
源として例えばヒ素−ケイ酸ガラス（ＡＳＳＧ）躾を溝
２６内周面に堆積させ、熱酸化を行なうことにより溝３
６に沿う基板３１表面部にＮ−型拡散層３３を形成する
。次に、Ａｓ５Ｇ！！および第２のマスク材３５をエツ
チング除去した後、熱酸化を行なって溝３６９内側の表
面に熱酸化膜を形成し、この熱酸化膜をマスクとして等
方性イオンエツチングを行なうことにより第１のマスク
材３４をエツチング除去し、そしてこの熱酸化膜をエツ
チング除去する。Next, as shown in FIG. 1(B), arsenic-silicate glass (ASSG), for example, is deposited on the inner peripheral surface of the groove 26 as a diffusion source of N-type impurities, and thermally oxidized to form the groove 26.
An N- type diffusion layer 33 is formed on the surface of the substrate 31 along the direction 6. Next, As5G! ! After removing the second mask material 35 by etching, thermal oxidation is performed to form a thermal oxide film on the inner surface of the groove 369, and isotropic ion etching is performed using this thermal oxide film as a mask. The mask material 34 is etched away, and this thermal oxide film is also etched away.
次に再び熱酸化を行なって、第１図（Ｃ）に示されてい
るように、溝３Ｂの内側および基板３１の表面にキャパ
シタ酸化膜３７を形成する。そしてこのキャパシタ酸化
膜３７の全面に例えば膜厚が４０００オングストローム
の多結晶シリコン膜３８を堆積し、それに不純物をドー
プする。そしてこの多結晶シリコン膜３８を例えば熱酸
化することにより、ストッパー用酸化［９３９を形成す
る。Next, thermal oxidation is performed again to form a capacitor oxide film 37 inside the trench 3B and on the surface of the substrate 31, as shown in FIG. 1(C). A polycrystalline silicon film 38 having a thickness of, for example, 4000 angstroms is deposited on the entire surface of this capacitor oxide film 37, and is doped with impurities. Then, by thermally oxidizing this polycrystalline silicon film 38, for example, a stopper oxide [939] is formed.
次に第１図（Ｄ）のように、ストッパー用酸化３１３９
の全面に、特に溝３６の内部に埋込むようにして多結晶
シリコン［Ｉ４０を堆積して、これに不純物をドープす
る。そして、反応性イオンエツチングを行なうことによ
り、′１４３６内部を除く基板３１上の多結晶シリコン
＠４０をエツチング除去して、溝３６内部を除く基板３
１上のストッパー用酸化膜３９が露出するようにする。Next, as shown in FIG. 1(D), oxidize 3139 for the stopper.
Polycrystalline silicon [I40] is deposited on the entire surface of the substrate, particularly in such a manner as to be buried inside the groove 36, and is doped with impurities. Then, by performing reactive ion etching, the polycrystalline silicon@40 on the substrate 31 except the inside of the groove 36 is etched away, and the polycrystalline silicon @40 on the substrate 31 except the inside of the groove 36 is etched away.
1 so that the stopper oxide film 39 on top is exposed.
次に溝３６内部を除く基板３１上のストッパー用酸化膜
３９をエツチング除去し、多結晶シリコン１Ｉ３８およ
び４０の上に膜厚が例えば約１０００オングストローム
の多結晶シリコン膜４１を堆積し、これに不純物をトー
チする。このように多結晶シリコン膜を２層堆積するこ
とにより、溝３６内の多結晶シリコン膜４０の表面は平
坦となる。Next, the stopper oxide film 39 on the substrate 31 excluding the inside of the groove 36 is removed by etching, and a polycrystalline silicon film 41 having a thickness of, for example, about 1000 angstroms is deposited on the polycrystalline silicon 1I 38 and 40, and an impurity is added to this. to torch. By depositing two layers of polycrystalline silicon films in this manner, the surface of polycrystalline silicon film 40 within groove 36 becomes flat.
そして、第１図（Ｅ）に示すように、多結晶シリコン膜
３８および４１をバターニングし、多結晶シリコン族３
８．４１およびキャパシタ絶縁ｖＡ３７を選択１的にエ
ツチング除去して、キャパシタ電極を形成する。そして
、多結晶シリコンｌｌ１４１を例えば熱酸化し、層間絶
縁膜４２を形成すねことにより、溝状キャパシタを有す
る半導体装置が製造されるようになる。Then, as shown in FIG. 1(E), the polycrystalline silicon films 38 and 41 are patterned, and the polycrystalline silicon films 38 and 41 are patterned.
8.41 and capacitor insulation vA37 are selectively etched away to form a capacitor electrode. Then, by thermally oxidizing the polycrystalline silicon 1141, for example, and forming an interlayer insulating film 42, a semiconductor device having a groove-shaped capacitor is manufactured.
尚、この実施例では導電材料として多結晶シリコンを使
用したが、金属シリサイドを使用することも可能である
。Although polycrystalline silicon is used as the conductive material in this embodiment, metal silicide may also be used.
［発明の効果］
以上のようにこの発明によれば、多結晶シリコン膜を２
層堆積させることにより、キャパシタ電極の表面を平坦
にすることができ、またダメージが与えられた多結晶シ
リコン膜上に眉間絶縁膜を直接形成せず、その上部に堆
積された多結晶シリコン膜上に形成しているので、その
層間耐圧が向上する。[Effects of the Invention] As described above, according to the present invention, the polycrystalline silicon film is
By depositing a layer, the surface of the capacitor electrode can be made flat, and the glabella insulating film is not directly formed on the damaged polycrystalline silicon film, but rather on the polycrystalline silicon film deposited on top of it. The interlayer breakdown voltage is improved.
第１図（Ａ）乃至（Ｅ）はこの発明の一実施例に係る溝
状キャパシタを有する半導体装置の製造行程を説明する
断面図、第２図（Ａ）乃至（Ｃ）は従来の溝状キャパシ
タを有する半導体装置の製造行程を説明する断面図であ
る。
３１・・・Ｐ型シリコン基板、３２・・・フィールド駿
化膜、３３・・・Ｎ−型拡散層、３４・・・第１のマス
、り材、３５・・・第２のマスク材、３６・・・溝、３
７・・・キャパシタ酸化膜、３８、４０．４１・・・多
結晶シリコン躾、３９・・・ストッパー用酸化膜、４２
・・・眉間絶縁膜。
出願人代理人 弁理士 鈴 江 武 彦ＣＤ）
第１図1(A) to (E) are cross-sectional views explaining the manufacturing process of a semiconductor device having a groove-shaped capacitor according to an embodiment of the present invention, and FIGS. 2(A) to (C) are cross-sectional views of a conventional groove-shaped capacitor. FIG. 3 is a cross-sectional view illustrating a manufacturing process of a semiconductor device having a capacitor. DESCRIPTION OF SYMBOLS 31... P-type silicon substrate, 32... Field silane film, 33... N- type diffusion layer, 34... First mask material, 35... Second mask material, 36...groove, 3
7...Capacitor oxide film, 38, 40.41...Polycrystalline silicon layer, 39...Oxide film for stopper, 42
...Glabellar insulating membrane. Applicant's agent Patent attorney Takehiko Suzue (CD) Figure 1
Claims (3)
基板表面部に溝を形成する工程と、 上記溝の内表面に不純物を拡散して導電層 を形成する工程と、 上記半導体基板の表面および上記導電層の 表面に上記溝の内表面に対応する部分を含んで第１の絶
縁膜を形成する工程と、 上記第１の絶縁膜上に上記溝内部を含んで 第１の導電材料を堆積する工程と、 上記第１の導電材料の表面に上記溝内部を 含んで第２の絶縁膜を形成する工程と、 上記第２の絶縁膜で被覆された上記溝の内 部に埋込むようにして上記第２の絶縁膜上に第２の導電
材料を堆積する工程と、 上記溝の範囲を除く上記半導体基板表面の 上記第２の導電材料をエッチング除去し、上記第２の絶
縁膜を露出する工程と、 上記溝の範囲を除く上記半導体基板表面の 上記第２の絶縁膜をエッチング除去し、上記第１の導電
材料を露出する工程と、 上記第１および第２の導電材料上に第３の 導電材料を堆積する工程と、 上記第３の導電材料上に第３の絶縁膜を形 成する工程とを具備することを特徴とする半導体装置の
製造方法。(1) A step of selectively etching a semiconductor substrate to form a groove on the surface of the semiconductor substrate; a step of diffusing impurities into the inner surface of the groove to form a conductive layer; forming a first insulating film on the surface of the conductive layer including a portion corresponding to the inner surface of the groove; depositing a first conductive material on the first insulating film including the inside of the groove; forming a second insulating film on the surface of the first conductive material including the inside of the groove; and filling the inside of the groove covered with the second insulating film with the second insulating film. a step of depositing a second conductive material on the second insulating film; and a step of etching away the second conductive material on the surface of the semiconductor substrate except for the area of the groove to expose the second insulating film. , etching away the second insulating film on the surface of the semiconductor substrate except for the area of the groove to expose the first conductive material; and forming a third conductive material on the first and second conductive materials. A method for manufacturing a semiconductor device, comprising: depositing a material; and forming a third insulating film on the third conductive material.
化して形成するようにした特許請求の範囲第１項記載の
半導体装置の製造方法。(2) The method of manufacturing a semiconductor device according to claim 1, wherein the third insulating film is formed by thermally oxidizing the third conductive material.
または金属シリサイドである特許請求の範囲第１項記載
の半導体装置の製造方法。(3) The method for manufacturing a semiconductor device according to claim 1, wherein the first and second conductive materials are polycrystalline silicon or metal silicide.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148605A JPS634664A (en) | 1986-06-25 | 1986-06-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148605A JPS634664A (en) | 1986-06-25 | 1986-06-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634664A true JPS634664A (en) | 1988-01-09 |
| JPH0530307B2 JPH0530307B2 (en) | 1993-05-07 |
Family
ID=15456508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148605A Granted JPS634664A (en) | 1986-06-25 | 1986-06-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634664A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648642A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1986
- 1986-06-25 JP JP61148605A patent/JPS634664A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648642A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530307B2 (en) | 1993-05-07 |
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