JPS6345939A - Communication control equipment - Google Patents
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- JPS6345939A JPS6345939A JP61190173A JP19017386A JPS6345939A JP S6345939 A JPS6345939 A JP S6345939A JP 61190173 A JP61190173 A JP 61190173A JP 19017386 A JP19017386 A JP 19017386A JP S6345939 A JPS6345939 A JP S6345939A
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- 238000004891 communication Methods 0.000 title claims abstract description 30
- 230000005540 biological transmission Effects 0.000 claims abstract description 71
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信の通信制御装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a communication control device for data communication.
特に、ビジー制御でビジー状況により柔軟にクロックを
変化させるようにした通信制御装置に関する。In particular, the present invention relates to a communication control device that uses busy control to flexibly change the clock depending on the busy situation.
本発明はデータ通信の通信制御装置において、相手端末
装置からビジー状況に従って送信されてくるＸ−ＯＦＦ
フレームの数を所定時間にわたり計数し、計数値が規定
回数を越えた場合に自動的に送信クロック速度を段階的
に下げることにより、Ｘ−ＯＮフレームおよびＸ−ＯＦ
Ｆフレーム受信処理のためのオーバヘッドを減少させ、
上位インタフェースのアプリケーションプログラムを含
めて全体的に処理能力の低下を防止するようにしたもの
である。The present invention provides a communication control device for data communication, in which an
X-ON frames and
Reduce the overhead for F frame reception processing,
This is designed to prevent the overall processing performance from decreasing, including the application program of the upper interface.
従来無手順の通信制御装置は、データ送信時に相手端末
装置からのＸ−ＯＮフレームおよびＸ−ＯＦＦフレーム
を受信することにより、送信データのフロー制御を行っ
ていた。すなわち、Ｘ−ＯＦＦフレームを受信すると、
そのときに送信中であれば送信終了後に、上記通信制御
装置は次のデータ送信を停止し、相手端末装置からＸ−
ＯＮフレーム受信により端末ビジー解除とし、データ送
信を続行するようにしていた。Conventionally, a non-procedural communication control device performs flow control of transmitted data by receiving an X-ON frame and an X-OFF frame from a partner terminal device when transmitting data. That is, upon receiving the X-OFF frame,
If transmission is in progress at that time, after the transmission is completed, the communication control device stops transmitting the next data, and sends the X-
Upon reception of an ON frame, the terminal was released from busy and continued data transmission.
しかし、このような従来のフレーム同期無手順の通信制
御装置では、相手端末装置からのＸ−ＯＮフレームおよ
びＸ−ＯＦＦフレームを受信することにより、送信デー
タのフロー制御を行っているために、相手端末装置自身
および環境により処理能力がオーバになった場合に、す
なわち、Ｘ−ＦＦフレームが送信動作多発の場合に、Ｘ
−ＯＮフレームおよびＸ−ＯＦＦフレーム受信処理のた
めのオーバヘッドが増加し、上位インタフェースのアプ
リケーションプログラムを含めた全体的処理能力の低下
につながる欠点があった。However, in such conventional frame synchronization non-procedural communication control devices, the flow control of transmitted data is performed by receiving X-ON frames and X-OFF frames from the other party's terminal device. When the processing capacity of the terminal device itself or the environment exceeds that of the X-FF frame,
-ON frame and X-OFF frame reception processing increases the overhead, which has the drawback of leading to a decrease in overall processing capacity including the application program of the upper interface.
本発明は上記の欠点を解決するもので、Ｘ−ＯＮフレー
ムおよびＸ−ＯＦＦフレーム受信処理のためのオーバヘ
ッドを減少し、上位インタフェースのアプリケーション
プログラムを含めた全体的処理能力の低下を防止するこ
とができる通信制御装置を提供することを目的とする。The present invention solves the above-mentioned drawbacks by reducing the overhead for X-ON frame and The purpose is to provide a communication control device that can
本発明は、端末装置からＸ’−ＯＮフレームおよびＸ−
ＯＦＦフレームを受信する受信制御回路および送信デー
タを送信クロックで上記端末装置に送出する送信データ
制御回路を含む回線接続部を備えた通信制御装置におい
て、上記回線接続部は、上記Ｘ−ＯＦＦフレームを検出
する毎に計数を行うカウント手段と、上記受信制御回路
の受信開始から計数し所定時間経過後にタイムアウト信
号を出力するタイマ手段と、このタイムアウト信号に従
って上記カウント手段の出力と規定値とを比較する比較
手段と、この比較手段の結果に基づいて上記送信クロッ
クの速度を設定する設定手段とを含むことを特徴とする
。The present invention provides an X'-ON frame and an X-ON frame from a terminal device.
In a communication control device including a line connection section including a reception control circuit that receives an OFF frame and a transmission data control circuit that sends transmission data to the terminal device using a transmission clock, the line connection section receives the X-OFF frame. A counting means that counts each time it is detected, a timer means that counts from the start of reception of the reception control circuit and outputs a timeout signal after a predetermined time elapses, and compares the output of the counting means with a specified value according to the timeout signal. The apparatus is characterized in that it includes a comparison means and a setting means for setting the speed of the transmission clock based on the result of the comparison means.
カウント手段でＸ−ＯＦＦフレームを検出する毎に計数
する。タイマ手段で受信動作開始から時間を計数し、所
定時間経過後タイムアウト信号を出力する。比較手段で
カウント手段の出力と規定値とを比較する。カウント手
段の出力の方が規定値よりも大きいか、等しい場合には
、送信クロックの速度を下げ、それ以外の場合には、そ
のままにし、比較手段による比較動作終了後は、カウン
ト手段のカウント値を初期値に設定する。以上の動作に
よりＸ−ＯＮフレームおよびＸ−ＯＦＦフレーム受信処
理のためのオーバヘッドを減少し、上位インタフェース
のアプリケーションプログラムを含めた全体的処理能力
の低下を防止することができる。The counting means counts each time an X-OFF frame is detected. The timer means counts the time from the start of the reception operation, and outputs a timeout signal after a predetermined period of time has elapsed. The comparison means compares the output of the counting means with a specified value. If the output of the counting means is greater than or equal to the specified value, the speed of the transmitting clock is reduced; otherwise, it is left as it is, and after the comparison operation by the comparing means is completed, the count value of the counting means is Set to the initial value. The above operation reduces the overhead for X-ON frame and X-OFF frame reception processing, and prevents a decrease in the overall processing capacity including the application program of the upper interface.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明一実施例通信制御装置のブロック構成図
である。第１図において、通信制御装置３０内の通信制
御を行うマイクロプロセッサ３１と、データのバッファ
用および通信制御用のプログラムの格納用のメモリ３２
と、入出力チャネル２００を介して中央処理装置とのイ
ンタフェースを行う入出力チャネルアダプタ３３とがバ
ス１００に接続される。FIG. 1 is a block diagram of a communication control device according to an embodiment of the present invention. In FIG. 1, a microprocessor 31 for controlling communication in a communication control device 30, and a memory 32 for buffering data and storing programs for communication control.
and an input/output channel adapter 33 that interfaces with the central processing unit via the input/output channel 200 are connected to the bus 100.
ここで本発明の特徴とするところは、一点鎖線で囲む回
線インタフェース部分である。すなわち、バス１００に
は回線接続部３４１〜３４１が接続され、回線接続部３
４１〜３４．は回線インタフェース線２０１゜〜２０１
７を介してそれぞれ図外の相手先端末装置に接続される
。回線接続部３４１〜３４．、では各相手先端末装置と
のインタフェースが行われ、相手先端末装置からのＸ−
ＯＦＦフレームを計数し所定時間内のカウント値と規定
値とを比較し、その比較結果に基づいて送信クロックの
速度を自動的に最適値に設定する。Here, the feature of the present invention is the line interface portion surrounded by a dashed line. That is, the line connection units 341 to 341 are connected to the bus 100, and the line connection unit 3
41-34. is the line interface line 201°~201
7, each is connected to a destination terminal device (not shown). Line connection parts 341-34. , the interface with each destination terminal device is performed, and the X-
OFF frames are counted and the count value within a predetermined time is compared with a specified value, and the speed of the transmission clock is automatically set to the optimum value based on the comparison result.
第２図は本発明の通信制御装置の回線接続部のブロック
構成図である。FIG. 2 is a block diagram of the line connection section of the communication control device of the present invention.
第２図において、１はＸ−ＯＦＦフレム−受信検出回路
、２はＸ−ＯＦＦ受信数を「＋１」ずつ計数するカウン
タ回路、３は受信動作開始から所定時間の経過を知るた
めのタイマ回路、４は内部に予め設定され保持している
規定値とカウンタ回路２内のカウンタ値とを比較し、そ
の結果を出力する比較回路、５は送信クロックを選択す
る送信クロック選択レジスタ、６は８種類の送信クロッ
クを発生する送信クロック発生回路、７は８種類の送信
クロックを選択する送信クロックマルチプレクサ、８は
送信データを制御する送信データ制御回路、９は受信デ
ータを制御する受信データ制御回路、１０．１１は回線
ドライバ、１２．１３は回線レシーバ、１００はバス、
１０１は８種類のうちで最高速の送信クロックＡ線、１
０２は８種類のうちで２番目に速い送信クロックＢ線、
１０３は８種類のうちで３番目に速い送信クロックＣ線
、１０４は８種類のうちで４番目に速い送信クロックＤ
線、１０５は８種類のうちで５番目に速い送信クロック
Ｅ線、１０６は８種類のうちで６番目に速い送信クロッ
クＦ線、１０７は８種類のうちで７番目に速い送信クロ
ックＧ線、１０８は８種類のうちで最も遅い送信クロッ
クＨ線、１０９は送信クロック線、１１０は送信データ
線、１１１は受信クロック線、１１２は受信データ線、
１１３は比較動作が終了後、カウンタ回路２内のカウン
タ値およびタイマ回路３内のタイマ値を初期値（オール
「０」）にリセットするためのりセント線、１１４は受
信動作開始状態になったことを受信データ制御回路９か
ら通知されたことを示すタイマ起動線、１１５はタイマ
回路３内のタイマ値が所定値になったことを示す比較起
動線である。In FIG. 2, 1 is an X-OFF frame reception detection circuit, 2 is a counter circuit that counts the number of X-OFF receptions by "+1", 3 is a timer circuit for notifying the passage of a predetermined time from the start of the reception operation, 4 is a comparison circuit that compares a preset and held standard value with the counter value in counter circuit 2 and outputs the result; 5 is a transmission clock selection register that selects a transmission clock; 6 is 8 types. 7 is a transmission clock multiplexer that selects eight types of transmission clocks; 8 is a transmission data control circuit that controls transmission data; 9 is a reception data control circuit that controls reception data; 10 .11 is the line driver, 12.13 is the line receiver, 100 is the bus,
101 is the fastest transmission clock A line among the 8 types, 1
02 is the second fastest transmission clock B line among the eight types,
103 is the third fastest transmission clock C line among the eight types, and 104 is the fourth fastest transmission clock D among the eight types.
line, 105 is the transmission clock E line which is the fifth fastest among the eight types, 106 is the transmission clock F line which is the sixth fastest among the eight types, 107 is the transmission clock G line which is the seventh fastest among the eight types, 108 is the slowest transmission clock line H among the eight types, 109 is a transmission clock line, 110 is a transmission data line, 111 is a reception clock line, 112 is a reception data line,
113 is a current line for resetting the counter value in the counter circuit 2 and the timer value in the timer circuit 3 to initial values (all "0") after the comparison operation is completed, and 114 is a line for indicating that the reception operation has started. 115 is a comparison activation line indicating that the timer value in the timer circuit 3 has reached a predetermined value.
さらに捕捉すると、受信データの誤りチエツクを行う回
路、送信データに誤り検出コードを付加する回路、送受
信データ以外の回線インタフェースを制御するための制
御線および制御回路等は複雑さをさけるために省略され
ている。Furthermore, in order to avoid complexity, circuits that check for errors in received data, circuits that add error detection codes to transmitted data, control lines and control circuits that control line interfaces other than transmitted and received data are omitted to avoid complexity. ing.
第３図は本発明の通信制御装置が含まれるデータ通信装
置のブロック構成図である。第３図において、４０は中
央処理装置および４１は人出力チャネルコントローラを
示し、第１図と同一の部分は同一の符号で示す。FIG. 3 is a block diagram of a data communication device including the communication control device of the present invention. In FIG. 3, 40 represents a central processing unit and 41 represents a human output channel controller, and the same parts as in FIG. 1 are designated by the same reference numerals.
このような構成の通信制御装置の動作について説明する
。第２図において、送受信動作を開始するに先立って、
送信クロックは送信クロック選択レジスタ５にセットさ
れた値から選択される。送信クロック選択レジスタ５は
３ピント長であり、２進でｒｏ ００Ｊのときは送信ク
ロックＡ線を、ｒｏ ＯＩＪのときは送信クロックＢ線
を、「０１０」のときは送信クロックＣ線、ｒｏｌｌＪ
のときは送信クロックＤ線を、ｒｌ ＯＯＪのときは送
信クロックＥ線を、「１０１」のときは送信クロックＦ
線を、ｒｌ １０ｊのときは送信クロックＧ線を、また
ｒｌ １１Ｊのときは送信クロックＨ線を選択するよう
に送信クロックマルチプレクサ７に指示する。送信クロ
ック選択レジスタ５は任意にセント可能であるが、通常
はＩＱ ＯＯＪの最高速にセットされる。The operation of the communication control device having such a configuration will be explained. In FIG. 2, before starting the transmission/reception operation,
The transmission clock is selected from the value set in the transmission clock selection register 5. The transmission clock selection register 5 has a length of 3 pins, and when it is ro 00J in binary, it is the transmission clock A line, when it is ro OIJ, it is the transmission clock B line, and when it is "010", it is the transmission clock C line, rollJ.
When ``101'', use the transmission clock D line, when rl OOJ, use the transmission clock E line, and when ``101'', use the transmission clock F line.
The transmission clock multiplexer 7 is instructed to select the transmission clock line G line when rl 10j and the transmission clock H line when rl 11J. The transmission clock selection register 5 can be set arbitrarily, but is normally set to the highest speed of IQ OOJ.
送信データは送信クロックに同期してビットシリアルに
送信データ線１１０上に送出される。受信データは端末
からの受信クロックに同期してビットシリアルに受信デ
ータ線１１２上に送出されてくる。送受信データフレー
ムはハイレベルデータリンク制御手順のフラグ形式であ
り、コントロールフィールドによりＸ−ＯＦＦフレーム
か一般のデータフレームかを区別する。Ｘ−ＯＦＦフレ
ームを受信するとＸ−ＯＦＦフレ一ム受信検出回路１に
より、Ｘ−ＯＦＦフレームが検出され、カウンタ回路２
内のカウント値を「＋１」にする。タイマ回路３はタイ
マ起動線１１４により起動され、規定時間経過すると比
較起動線１１５を起動する。タイマ回路３内の時間間隔
は任意値に設定できる。比較回路４内のカウント比較値
も、任意値に設定できるようなフレキシブルな仕組みに
なっている。比較起動線１１５により比較回路４が起動
されると、カウンタ回路２の現在のカウント値と比較回
路４内のカウント比較値とが比較回路４で比較される。Transmission data is sent bit serially onto the transmission data line 110 in synchronization with the transmission clock. Received data is transmitted onto the received data line 112 bit-serially in synchronization with the receive clock from the terminal. The transmitted/received data frame is in the form of a flag for high-level data link control procedures, and a control field distinguishes whether it is an X-OFF frame or a general data frame. When the X-OFF frame is received, the X-OFF frame reception detection circuit 1 detects the X-OFF frame, and the counter circuit 2
Set the count value inside to "+1". The timer circuit 3 is activated by a timer activation line 114, and activates a comparison activation line 115 when a predetermined time has elapsed. The time interval within the timer circuit 3 can be set to any value. The count comparison value in the comparator circuit 4 is also flexible so that it can be set to any value. When the comparison circuit 4 is activated by the comparison activation line 115, the current count value of the counter circuit 2 and the count comparison value in the comparison circuit 4 are compared in the comparison circuit 4.
カウンタ回路２の現在のカウント値の方が比較回路４内
のカウント比較値よりも大きいか等しい場合には、送信
クロック選択レジスタ５の内容を２進でｒｏｏＩＪにセ
ントし、送信クロックＡ線１０１から送信クロックＢ線
１０２を選択する。このようにして、Ｘ−ＯＦＦフレー
ムが所定時間内で規定値を越えたか規定数に等しい場合
に、現在の送信クロックより遅い速度にして、端末装置
の負荷によるビジー状態を極力低減させたり、端末装置
自身の処理能力に応じて、通信制御装置から送出する送
信データ量を制御させるようにする。カウンタ回路２の
現在のカウント値の方が比較回路４内の規定値より小さ
い場合には、送信クロック選択レジスタ５の内容はその
ままとする。したがって送信クロックＡ線１０１がその
まま選択されて送信クロックの速度は現状のままとなる
。比較回路４による上記比較動作が終了すると、リセッ
ト線１１３によりカウンタ回路２内のカウント値は初期
値、すなわち、２進でオールｒＯＪにクリアされ、再度
、任意値に設定される。タイマ回路３は再びタイマ起動
線１１４により起動されるまではタイマ動作は停止する
。送信クロック選択レジスタ５の内容は２進でｒｏ Ｏ
ＯＪ〜ｒｌ １１Ｊであり、２進でｒｌ １１Ｊになる
とそれ以下の遅い送信クロックは指定できない。If the current count value of the counter circuit 2 is greater than or equal to the count comparison value in the comparator circuit 4, the contents of the transmit clock selection register 5 are sent to rooIJ in binary, and the transmit clock A line 101 is Select transmission clock line B 102. In this way, when the number of X-OFF frames exceeds the specified value or is equal to the specified number within a predetermined period of time, the speed is set to be slower than the current transmission clock to reduce the busy state due to the load on the terminal device as much as possible. The amount of data sent from a communication control device is controlled according to the processing capacity of the device itself. If the current count value of the counter circuit 2 is smaller than the specified value in the comparison circuit 4, the contents of the transmission clock selection register 5 are left unchanged. Therefore, the transmission clock A line 101 is selected as is, and the transmission clock speed remains the same. When the comparison operation by the comparison circuit 4 is completed, the count value in the counter circuit 2 is cleared to the initial value, that is, all rOJ in binary, by the reset line 113, and is set to an arbitrary value again. The timer operation of the timer circuit 3 is stopped until it is activated again by the timer activation line 114. The contents of the transmit clock selection register 5 are ro O in binary.
OJ~rl 11J, and once it becomes rl 11J in binary, a slower transmission clock cannot be specified.
上述したようにＸ−ＯＦＦフレーム受信検出および比較
動作を繰返し実行することにより、端末装置の負荷、ビ
ジー状況および処理能力に応じた最適な送信クロックを
選択して端末に送信データを送出するようにしている。By repeatedly performing the X-OFF frame reception detection and comparison operations as described above, the optimum transmission clock is selected according to the load, busy status, and processing capacity of the terminal device, and the transmission data is sent to the terminal. ing.
送受信データはメモリ３２内の送受信データバッファに
格納されてから入出力チャネル２００を介して中央処理
装置４０とやりとりされるが、ここでは詳細動作に関し
ては省略する。The transmitted/received data is stored in a transmitted/received data buffer in the memory 32 and then exchanged with the central processing unit 40 via the input/output channel 200, but the detailed operation will be omitted here.
以上説明したように、本発明は、相手端末装置の環境に
よる処理能力オーバ、すなわち、ビジー状況に従って送
信されてくるＸ−ＯＦＦフレームの数を通信制御装置内
で所定時間計数し、規定値以上であると通信制御装置の
送信クロック速度を段階的に低下させることにより、相
手端末装置自身の処理能力、環境およびビジー状況に応
じて柔軟に送信クロック速度を変えることができるため
に、Ｘ−ＯＮフレームおよびＸ−ＯＦＦフレーム受信処
理のためのオーバヘッドを減少させ、アプリケーション
プログラムを含めた全体的処理能力の低下を防止でき、
かつ、相手端末装置に合わせて送信クロック速度を初期
設定しなくても自動的に最適値に設定できる優れた効果
がある。As explained above, the present invention counts the number of X-OFF frames transmitted in accordance with the overload of processing capacity due to the environment of the other terminal device, that is, the busy status, within a communication control device, and if the number exceeds a specified value, X-ON frame It is possible to reduce the overhead for X-OFF frame reception processing and prevent a decline in overall processing capacity including application programs,
Moreover, there is an excellent effect that the transmission clock speed can be automatically set to the optimum value without having to initialize the transmission clock speed according to the partner terminal device.
第１図は本発明一実施例通信制御装置のブロック図。
第２図は本発明の通信制御装置の回線接続部のブロック
構成図。
第３図は本発明の通信制御装置を含むデータ通信装置の
ブロック構成図。
１・・・Ｘ−ＯＦＦフレ一ム受信検出回路、２・・・カ
ウンタ回路、３・・・タイマ回路、４・・・比較回路、
５・・・送信クロック選択レジスタ、６・・・送信クロ
ック発生回路、７・・・送信クロックマルチプレクサ、
８・・・送信データ制御回路、９・・・受信データ制御
回路、１０．１１・・・回線ドライバ、１２．１３・・
・回線レシーバ、３０・・・通信制御装置、３１・・・
マイクロプロセッサ、３２・・・メモリ、３３・・・入
出力チャネルアダプタ、３４．〜３４、・・・回線接続
部、４０・・・中央処理装置、４１・・・入出力チャネ
ルコントローラ、１００・・・バス、１０１・・・送信
クロックＡ線、１０２・・・送信クロックＢ線、１０３
・・・送信クロックＣ線、１０４・・・送信クロックＤ
線、１０５・・・送信クロックＥ線、１０６・・・送信
クロックＦ線、１０７・・・送信クロックＧ線、１０８
・・・送信クロックＨ線、１０９・・・送信クロック線
、１１０・・・送信データ線、１１１・・・受信クロッ
ク線、１１２・・・受信データ線、１１３・・・リセッ
ト線、１１４・・・タイマ起動線、１１５・・・比較起
動線、２００・・・入出力チャネル、２０１．〜２０１
□・・・回線インタフェース線。FIG. 1 is a block diagram of a communication control device according to an embodiment of the present invention. FIG. 2 is a block diagram of the line connection section of the communication control device of the present invention. FIG. 3 is a block diagram of a data communication device including a communication control device of the present invention. 1...X-OFF frame reception detection circuit, 2...Counter circuit, 3...Timer circuit, 4...Comparison circuit,
5... Transmission clock selection register, 6... Transmission clock generation circuit, 7... Transmission clock multiplexer,
8... Transmission data control circuit, 9... Reception data control circuit, 10.11... Line driver, 12.13...
・Line receiver, 30... Communication control device, 31...
Microprocessor, 32...Memory, 33...I/O channel adapter, 34. 〜34... Line connection unit, 40... Central processing unit, 41... Input/output channel controller, 100... Bus, 101... Transmission clock A line, 102... Transmission clock B line , 103
...Transmission clock C line, 104...Transmission clock D
Line, 105... Transmission clock E line, 106... Transmission clock F line, 107... Transmission clock G line, 108
... Transmission clock H line, 109 ... Transmission clock line, 110 ... Transmission data line, 111 ... Reception clock line, 112 ... Reception data line, 113 ... Reset line, 114 ... - Timer activation line, 115... Comparison activation line, 200... Input/output channel, 201. ~201
□・・・Line interface line.
Claims (1)
フレームを受信する受信制御回路および送信データを送
信クロックで上記端末装置に送出する送信データ制御回
路を含む回線接続部を備えた通信制御装置において、 上記回線接続部は、 上記Ｘ−ＯＦＦフレームを検出する毎に計数を行うカウ
ント手段と、 上記受信制御回路の受信開始から計数し所定時間経過後
にタイムアウト信号を出力するタイマ手段と、 このタイムアウト信号に従って上記カウント手段の出力
と規定値とを比較する比較手段と、この比較手段の結果
に基づいて上記送信クロックの速度を設定する設定手段
と を含むことを特徴とする通信制御装置。(1) X-ON frame and X-OFF from the terminal device
In a communication control device including a line connection unit including a reception control circuit that receives frames and a transmission data control circuit that sends transmission data to the terminal device using a transmission clock, the line connection unit detects the X-OFF frame. a timer means that counts from the start of reception by the reception control circuit and outputs a timeout signal after a predetermined time has elapsed; and a comparison that compares the output of the counting means with a specified value in accordance with the timeout signal. and setting means for setting the speed of the transmission clock based on the result of the comparison means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190173A JPH0736574B2 (en) | 1986-08-12 | 1986-08-12 | Communication control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190173A JPH0736574B2 (en) | 1986-08-12 | 1986-08-12 | Communication control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345939A true JPS6345939A (en) | 1988-02-26 |
| JPH0736574B2 JPH0736574B2 (en) | 1995-04-19 |
Family
ID=16253653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190173A Expired - Lifetime JPH0736574B2 (en) | 1986-08-12 | 1986-08-12 | Communication control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736574B2 (en) |
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| JPS62290244A (en) * | 1986-06-10 | 1987-12-17 | Canon Inc | Communication control equipment |
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1986
- 1986-08-12 JP JP61190173A patent/JPH0736574B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290244A (en) * | 1986-06-10 | 1987-12-17 | Canon Inc | Communication control equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736574B2 (en) | 1995-04-19 |
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