JPS61287358A - Communication control equipment - Google Patents
Communication control equipmentInfo
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- JPS61287358A JPS61287358A JP60129191A JP12919185A JPS61287358A JP S61287358 A JPS61287358 A JP S61287358A JP 60129191 A JP60129191 A JP 60129191A JP 12919185 A JP12919185 A JP 12919185A JP S61287358 A JPS61287358 A JP S61287358A
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- Japan
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- line
- transmission
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理系統に用いられる通信制御装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a communication control device used in a data processing system.
特に、ビジー状況に基づきクロックを変化させるＲ５−
４４９インク、フェース用高速通信制御装置のビジー制
御手段に関する。In particular, R5-, which changes the clock based on busy conditions,
449 ink, relates to busy control means for high-speed communication control device for face.
ここで、Ｒ５−４４９インタフエースは米電子工業会（
Ｅ Ｉ Ａ）で制定された規格に基づく接続方式である
。Here, the R5-449 interface is the Electronic Industries Association (
This is a connection method based on the standards established by EIA).
本発明は、端末装置のビジー状態に応じて中央処理装置
からの送信データのフロー制御を行う通信制御装置にお
いて、
端末装置のビジー状態に応じて送信データが同期する送
信クロックの周期を制御することにより、ビジー制御に
伴う処理に要するオーバヘッドを減少させることができ
るようにしたものである。The present invention provides a communication control device that controls the flow of transmission data from a central processing unit in accordance with the busy state of a terminal device, which controls the cycle of a transmission clock with which transmission data is synchronized in accordance with the busy state of the terminal device. This makes it possible to reduce the overhead required for processing associated with busy control.
Ｒ５−４４９インタフエースに準拠したフレーム同期無
手順の高速通信制御装置では、相手端末から受信するＸ
−オン／Ｘ−オフ・フレーム（以下、Ｘ−０Ｎ／Ｘ−０
ＦＦという。）フレームに基づき送信データのフロー制
御が行われていた。すなわち、Ｘ−０ＦＦフレームを受
信すると、そのときに送信中であれは送信終了後に次の
データ送信を停止し、一方相手端末からＸ−０Ｎフレー
ムを受信すると、端末ビジー解除としてデータ送信を続
行するように制御していた。In a frame synchronization non-procedural high-speed communication control device based on the R5-449 interface,
-On/X-Off frame (hereinafter referred to as X-0N/X-0
It's called FF. ) The flow control of transmitted data was performed based on frames. In other words, when an X-0FF frame is received, the device currently transmitting stops transmitting the next data after the transmission is completed, and when an X-0N frame is received from the other terminal, the terminal is cleared from busy and data transmission continues. It was controlled like that.
このような従来例装置では、相手端末の環境により処理
能力オーバーになった場合、すなわちＸ−０ＦＦフレ一
ム送信動作が多発した場合に、Ｘ−０ＦＦ／Ｘ−０Ｎフ
レーム処理に要するオーバヘッドが増加し、上位インタ
フェースのアプリケーションプログラムを含めた全体的
処理能力の低下を招く欠点がある。In such conventional devices, when the processing capacity is exceeded due to the environment of the other terminal, that is, when X-0FF frame transmission operations occur frequently, the overhead required for X-0FF/X-0N frame processing increases. However, it has the disadvantage that the overall processing capacity including the application program of the upper-level interface decreases.
本発明はこのような欠点を除去するもので、オーバヘッ
ドの増加を抑制しながら、送信データのフロー制御が行
える通信制御装置を提供することを目的とする。The present invention aims to eliminate such drawbacks, and provides a communication control device that can control the flow of transmitted data while suppressing an increase in overhead.
〔問題点を解決するための手段〕
本発明は、自装置のビジー状態を示すビジー信号を生成
する手段を含む端末装置と、この端末装置に送出するデ
ータにかかわるクロック信号を生成する手段を含む中央
処理装置との間の経路に挿入された通信制御装置におい
て、上記ビジー信号の到来数を所定時間にわたり計数す
る計数手段と、この計数手段の出力と基準値とを比較す
る比較手段と、この比較手段の出力に基づき上記クロッ
ク信号の周期を設定する手段とを備えたことを特徴とす
る。[Means for solving the problem] The present invention includes a terminal device including means for generating a busy signal indicating a busy state of the own device, and a means for generating a clock signal related to data sent to the terminal device. A communication control device inserted in a path between the central processing unit and the central processing unit includes a counting means for counting the number of arrivals of the busy signal over a predetermined period of time, a comparing means for comparing the output of the counting means with a reference value, and The present invention is characterized by comprising means for setting the period of the clock signal based on the output of the comparison means.
本発明の通信制御装置では、ビジー信号を受信する毎に
その計数手段でカウントが行われる。こるビジー信号受
信動作開始から規定時間の経過後に、この計数手段のカ
ウント値と予め定められたカウント値とが比較手段で比
較される。In the communication control device of the present invention, the counting means performs counting every time a busy signal is received. After a predetermined time has elapsed from the start of the busy signal reception operation, the count value of the counting means and a predetermined count value are compared by the comparison means.
計数手段のカウント値の方が予め定められたカウント値
よりも大きい場合には、送信クロック速度が下げられ、
それ以外の場合には送信クロック速度を上げられ、比較
手段による比較動作終了後は、前記カウント手段のカウ
ント値は初期状態に設定される。If the count value of the counting means is greater than the predetermined count value, the transmission clock speed is reduced;
In other cases, the transmission clock speed is increased, and after the comparing operation by the comparing means is completed, the count value of the counting means is set to the initial state.
以下、本発明実施例装置を図面に基づいて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A device according to an embodiment of the present invention will be explained below based on the drawings.
第１図は、本発明実施例装置の構成を示すブロック構成
図である。第２図は、この実施例装置に含まれる回線接
続部の詳細構成を示すブロック構成図である。第３図は
、この実施例装置が用いられる通信系統の構成を示すブ
ロック構成図である。FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the detailed configuration of the line connection section included in this embodiment device. FIG. 3 is a block configuration diagram showing the configuration of a communication system in which this embodiment device is used.
まず、この実施例装置の構成を第１図ないし第３図に基
づいて説明する。First, the configuration of this embodiment apparatus will be explained based on FIGS. 1 to 3.
この実施例装置２２は、第３図に示すように、中央処理
装置２０に含まれる入出力チャネルコントローラ２１と
入出力チャネル２００を介して接続される。This embodiment device 22 is connected to an input/output channel controller 21 included in the central processing unit 20 via an input/output channel 200, as shown in FIG.
この通信制御装置２２に含まれる回線制御部２３−１〜
２３−ｎは回線インタフェース′１ＩＡ２０１−１〜２
０１−ｎを介して図外の端末に接続される。この通信制
御装置２２は、第１図に示すように、入出力チャネル２
００に接続された入出力チャネルアダプタ３２と、回線
インタフェース線２０１−１〜２０１−ｎに接続された
回線接続部２３−１〜２３−〇と、マイクロプロセッサ
３０と、メモリ３１と、このマイクロプロセッサ３０、
メモリ３１、入出力チャネルアダプタ３２および回線接
続部２３−１〜２３−ｎのそれぞれに接続されたバス１
００とを備える。さらに、この回線接続部２３には、第
２図に示すように、Ｘ−０ＦＦフレ一ム受信検出回路１
と、Ｘ−０ＦＦフレーム受信数を＋１ずつ計数するカウ
ンタ回路２と、受信動作開始から規定時間の経過を計時
するタイマ回路３と、内部に予め設定され保持している
カウント比較値とカウンタ回路２内のカウンタ値とを比
較し、その結果を出力する比較回路４と、送信クロック
を選択する送信クロック選択レジスタ５と、四種類の送
信クロックを発生する送信クロック発生回路６と、四種
類の送信クロックの一つを選択する送信クロックマルチ
プレクサ７と、送信データを制御する送信データ制御回
路８と、受信データを制御する受信データ制御回路９と
、回線ドライバ１０と、回線レシーバ１１とを備える。Line control units 23-1 to 23-1 included in this communication control device 22
23-n is line interface '1IA201-1~2
It is connected to a terminal (not shown) via 01-n. This communication control device 22 has an input/output channel 2, as shown in FIG.
00, line connection sections 23-1 to 23-0 connected to line interface lines 201-1 to 201-n, microprocessor 30, memory 31, and this microprocessor. 30,
A bus 1 connected to each of the memory 31, input/output channel adapter 32, and line connection sections 23-1 to 23-n.
00. Furthermore, as shown in FIG.
, a counter circuit 2 that counts the number of received X-0FF frames in increments of +1, a timer circuit 3 that measures the passage of a specified time from the start of the reception operation, and a count comparison value that is set and held in advance and the counter circuit 2. a comparator circuit 4 that compares the counter values of the two and outputs the results, a transmission clock selection register 5 that selects a transmission clock, a transmission clock generation circuit 6 that generates four types of transmission clocks, and a transmission clock generation circuit 6 that generates four types of transmission clocks. It includes a transmission clock multiplexer 7 that selects one of the clocks, a transmission data control circuit 8 that controls transmission data, a reception data control circuit 9 that controls reception data, a line driver 10, and a line receiver 11.
ただし、送受信データの誤りチェックを行う回路、送受
信データ以外の回線インタフェースを制御するための制
御線および制御回路などは図示されずに省略されている
。However, a circuit for checking errors in transmitted and received data, a control line and a control circuit for controlling line interfaces other than transmitted and received data, and the like are not shown and omitted.
バス１００には、タイマ回路３、比較回路４、送信クロ
ック選択レジスタ５、送信データ制御回路８および受信
データ制御回路９が接続される。受信クロック線１０７
に接続された回線レシーバ１１−１の出力および受信デ
ータ線１０８に接続された回線レシーバ１１−２の出力
は受信データ制御回路９に接続される。受信データ制御
回路９の一方の出力はＸ−０ＦＦフレ一ム受信検出回路
ｌの入力に接続され、他方の出力はタイマ回路３の入力
に接続される。A timer circuit 3, a comparison circuit 4, a transmission clock selection register 5, a transmission data control circuit 8, and a reception data control circuit 9 are connected to the bus 100. Receive clock line 107
The output of the line receiver 11-1 connected to the received data line 108 and the output of the line receiver 11-2 connected to the received data line 108 are connected to the received data control circuit 9. One output of the reception data control circuit 9 is connected to the input of the X-0FF frame reception detection circuit 1, and the other output is connected to the input of the timer circuit 3.
Ｘ−０ＦＦフレ一ム受信検出回路１の出力はカウンタ回
路２の入力に接続され、比較回路４とカウンタ回路２お
よびタイマ回路３とは信号を授受するように接続される
。比較回路４の内の一本の接続線はリセット線１０９で
あり、また、タイマ回路３の内の一本は比較起動線１１
１である。比較回路４の出力は送信クロック選択レジス
タ５に接続され、送信クロック選択レジスタ５の出力は
送信クロックマルチプレクサ７に接続される。また、送
信クロック発生回路６の出力は送信クロックＡ線１０１
、送信クロックＢ線１０２、送信クロックＣ線１０３お
よび送信クロックＤ線１０４を介して送信クロックマル
チプレクサ７の入力にそれぞれ接続される。The output of the X-0FF frame reception detection circuit 1 is connected to the input of the counter circuit 2, and the comparison circuit 4, the counter circuit 2, and the timer circuit 3 are connected so as to exchange signals. One of the connection lines of the comparison circuit 4 is the reset line 109, and one of the connection lines of the timer circuit 3 is the comparison activation line 11.
It is 1. The output of the comparison circuit 4 is connected to a transmission clock selection register 5, and the output of the transmission clock selection register 5 is connected to a transmission clock multiplexer 7. Further, the output of the transmission clock generation circuit 6 is transmitted to the transmission clock A line 101.
, a transmission clock B line 102, a transmission clock C line 103, and a transmission clock D line 104, respectively, to the input of the transmission clock multiplexer 7.
送信クロックマルチプレクサ７の出力は回線ドライバ１
０−１および送信データ制御回路８に接続される。送信
データ制御回路８の出力は回線ドライバ１０−２に接続
される。回線ドライバ１０−１の出力は送信クロック線
１０５に接続され、回線ドライバ１０−２の出力は送信
データ線１０６に接続される。ここで、送信クロックＡ
線１０１を介して最高速のクロック信号が送出され、送
信クロックＢ線１０２を介して二番目の速度のクロック
信号が送出され、送信クロックＣ線１０３を介して三番
目の速度のクロック信号が送出され、送信クロックＤ線
１０４を介して最低速のクロック信号がされる。また、
リセット線１０９を介して、比較回路４での比較動作が
終了後に、カウンタ回路２内のカウント値およびタイマ
回路３内のタイマ値を初期値にリセットする信号が送出
される。また、タイマ起動線１１１を介して、受信動作
開始状態であることを示す信号が送出される。さらに、
比較起動線１１１を介して、タイマ回路３内部のタイマ
値が設定値に達したことを示す信号が送出される。The output of the transmit clock multiplexer 7 is the line driver 1
0-1 and the transmission data control circuit 8. The output of the transmission data control circuit 8 is connected to a line driver 10-2. The output of line driver 10-1 is connected to transmission clock line 105, and the output of line driver 10-2 is connected to transmission data line 106. Here, the transmission clock A
The highest speed clock signal is sent out on line 101, the second speed clock signal is sent out on transmit clock B line 102, and the third speed clock signal is sent out on transmit clock C line 103. The lowest speed clock signal is sent via the transmission clock D line 104. Also,
A signal for resetting the count value in the counter circuit 2 and the timer value in the timer circuit 3 to initial values is sent via the reset line 109 after the comparison operation in the comparison circuit 4 is completed. Further, a signal indicating that the receiving operation is started is sent via the timer activation line 111. moreover,
A signal indicating that the timer value inside the timer circuit 3 has reached the set value is sent out via the comparison activation line 111.
次に、この実施例装置の動作を第１図ないし第３図に基
づいて説明する。Next, the operation of this embodiment device will be explained based on FIGS. 1 to 3.
送受信動作が開始されるに先立って、送信クロック選択
レジスタ５に設定された値に基づいて、送信クロックが
選択される。この送信クロック選択レジスタ５は「２」
ビット長であり、二進数「００」のときは送信クロック
Ａ線１０１が、二進数「０１」のときは送信クロックＢ
線１０２が、二進数「１０」のときは送信クロックＣ線
１０３が、また、二進数「１１」のときは送信クロック
Ｄ線１０４が選択されるように送信クロックマルチプレ
クサ７に指示される。送信クロック選択レジスタ５は任
意に設定することができるが、通常は二進数「００」に
設定される。送信データは送信クロックに同期してビッ
トシリアルに送信データ線１０６上に送出される。受信
データは端末からの受信クロックに同期してビットシリ
アルに受信データ線１０８上に送出されて（る。送受信
データフレームはＨＤＬＣのフラグ形式であり、コント
ロールフィールドによりχ−０ＦＦフレームか一般のデ
ータフレームかが区別される。Ｘ−０ＦＦフレームが受
信されると、Ｘ−０ＦＦフレ一ム受信検出回路１でＸ−
０ＦＦフレームが検出され、カウンタ回路２内のカウン
ト値が「＋１」される。タイマ回路３はタイマ起動線１
１０上の信号により起動され、設定時間が経過すると比
較起動線１１１に信号が出力される。タイマ回路３内の
時間間隔は任意値に設定することができる。また、比較
回路４内のカウント比較値は任意値に設定することがで
きる。比較起動線１１１上の信号により起動された比較
回路４でカウンタ回路２の現在のカウント値と比較回路
４内のカウント比較値とが比較される。カウント回路２
の現在のカウント値の方が比較回路４内のカウント比較
値よりも大きい場合には、送信クロック選択レジスタ５
の内容が二進・数「０１」にセ・ソトされ、送信クロッ
クＡ線１０１が切換えられ送信クロックＢ線１０２が選
択される。このようにして、Ｘ〜ＯＦＦフレームが設定
時間内で設定数を越えた場合には、現在の送信クロック
よりも遅い速度の送信クロックに切換えられて端末の負
荷によるビジー状態が低減される。Prior to starting the transmission/reception operation, a transmission clock is selected based on the value set in the transmission clock selection register 5. This transmission clock selection register 5 is "2"
The bit length is the transmission clock A line 101 when it is a binary number "00", and the transmission clock B when it is a binary number "01".
The transmission clock multiplexer 7 is instructed to select the transmission clock C line 103 when the line 102 is a binary number "10", and to select the transmission clock D line 104 when the line 102 is a binary number "11". The transmission clock selection register 5 can be set arbitrarily, but is normally set to a binary number "00". Transmission data is sent bit serially onto the transmission data line 106 in synchronization with the transmission clock. The received data is sent bit serially onto the receive data line 108 in synchronization with the receive clock from the terminal. When an X-0FF frame is received, the X-0FF frame reception detection circuit 1 detects
The 0FF frame is detected and the count value in the counter circuit 2 is incremented by "+1". Timer circuit 3 is timer activation line 1
It is activated by a signal on the comparison activation line 111, and a signal is outputted to the comparison activation line 111 when a set time has elapsed. The time interval within the timer circuit 3 can be set to any value. Further, the count comparison value in the comparison circuit 4 can be set to an arbitrary value. The comparison circuit 4 activated by the signal on the comparison activation line 111 compares the current count value of the counter circuit 2 with the count comparison value in the comparison circuit 4. Count circuit 2
If the current count value of is larger than the count comparison value in the comparator circuit 4, the transmission clock selection register 5
The content of is set to the binary number "01", the transmission clock A line 101 is switched, and the transmission clock B line 102 is selected. In this way, when the number of X~OFF frames exceeds the set number within the set time, the transmission clock is switched to a transmission clock that is slower than the current transmission clock, thereby reducing the busy state due to the load on the terminal.
次に、カウンタ回路２の現在のカウント値の方が比較回
路４内のカウント比較値より小さし＼か等しい場合には
、送信クロック選択レジスタ５の内容が二進数「００」
にセットされる。すなわち、現在値の二進数「００」に
保たれる。したがって、送信クロックＡ線１０１がその
まま選択されて、送信クロックの速度は現状を維持する
。比較回路４による上記比較動作が終了すると、リセ・
ントｖＡ１０９によりカウンタ回路２内のカウント値は
初期値、すなわち二進数「オールＯ」にクリアされる。Next, if the current count value of the counter circuit 2 is smaller than or equal to the count comparison value in the comparator circuit 4, the content of the transmission clock selection register 5 is set to the binary number "00".
is set to That is, the current value is kept at the binary number "00". Therefore, the transmission clock A line 101 is selected as is, and the transmission clock speed remains the same. When the above comparison operation by the comparison circuit 4 is completed, the resetting
The count value in the counter circuit 2 is cleared to the initial value, that is, the binary number "all O" by the counter vA109.
タイマ回路３は再びタイマ起動線１１０により起動され
るまではそのタイマ動作は停止される。送信クロック選
択レジスタ５の内容は二進数「００」〜「１１」であり
、二進数「１１」になるとそれ以下の遅い送信クロック
を指定することはできない。The timer operation of the timer circuit 3 is stopped until it is activated again by the timer activation line 110. The contents of the transmission clock selection register 5 are binary numbers "00" to "11", and once the binary number "11" is reached, a slower transmission clock cannot be specified.
以上説明したように、Ｘ−０ＦＦフレーム受信検出およ
び比較動作を繰り返し実行することにより、端末のビジ
ー状況に応じた最適な送信クロックが選択されて、端末
に送信データが送出される。送受信データはいったんメ
モリ３１内の送受信データバッファに格納され入出力チ
ャネル２００を介して中央処理装置２０と授受される。As described above, by repeatedly performing the X-0FF frame reception detection and comparison operations, the optimal transmission clock according to the busy status of the terminal is selected, and transmission data is sent to the terminal. The transmitted/received data is temporarily stored in a transmitted/received data buffer in the memory 31 and is exchanged with the central processing unit 20 via the input/output channel 200.
本発明は以上説明したように、相手端末の環境による処
理能力オーバーすなわちビジー状況に応じて送信されて
くるＸ−０ＦＦフレームの数を高速通信制御装置内で規
定時間計数し、規定回数を超過すると高速通信制御装置
の送信クロック速度を段階的に低下させ、また送信され
てくるＸ−０ＦＦフレームの数が規定回数以下であると
送信クロック速度を段階的に速（させることにより、相
手端末の環境、ビジー状況に応じて柔軟に送信クロツク
速度を変えることができるので、Ｘ−０Ｎ／Ｘ−０ＦＦ
フレーム受信処理のためのオーバヘッドを減少させ、ア
プリケーションプログラムを含めた全体的処理能力の低
下を防止することができる効果がある。As explained above, the present invention counts the number of X-0FF frames transmitted in response to over-processing capacity due to the environment of the other terminal, that is, the busy status, in a high-speed communication control device, and when the number of X-0FF frames is exceeded. By reducing the transmission clock speed of the high-speed communication control device in stages, and increasing the transmission clock speed in stages when the number of transmitted X-0FF frames is less than the specified number of times, the environment of the other terminal is , X-0N/X-0FF can flexibly change the transmission clock speed depending on the busy situation.
This has the effect of reducing the overhead for frame reception processing and preventing a decline in overall processing capacity including application programs.
第１図ルよ、本発明実施例装置の構成を示すブロック構
成図。
第２図は、本発明実施例装置に用いられる回線接続部の
構成を示すブロック構成図。
第３図は、本発明実施例装置が用いられる通信系統の構
成を示すブロック構成図。
１・・・Ｘ−０ＦＦフレ一ム受信検出回路、２・・・カ
ウンタ回路、３・・・タイマ回路、４・・・比較回路、
５・・・送信クロック選択レジスタ、６・・・送信クロ
ック発生回路、７・・・送信クロックマルチプレクサ、
８・・・送信データ制御回路、９・・・受信データ制御
回路、１０・・・回線ドライバ、１１・・・回線レシー
バ、２０・・・中央処理装置、２１・・・入出力チャネ
ルコントローラ、２２・・・通信制′４Ｂ装置、２３・
・・回線接続部、３０・・・マイクロプロセッサ、３１
・・・メモリ、３２・・・人出力チャネルアダプタ、１
００・・・バス、１０１・・・送信クロックＡ線、１０
２・・・送信クロックＢ線、１０３・・・送信クロ・ツ
クＣ線、１０４・・・送信クロックＤｖＡ、１０５・・
・送信クロ・ンク線、１０６・・・送信データ線、１０
７・・・受信クロック線、１０８・・・受信データ線、
１０９・・・リセット線、１１０・・・タイマ起動線、
１１１・・・比較起動線、２００・・・入出力チャネル
、２０１・・・回線インタフェース線。FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the configuration of a line connection section used in the device according to the embodiment of the present invention. FIG. 3 is a block configuration diagram showing the configuration of a communication system in which the device according to the embodiment of the present invention is used. 1...X-0FF frame reception detection circuit, 2...Counter circuit, 3...Timer circuit, 4...Comparison circuit,
5... Transmission clock selection register, 6... Transmission clock generation circuit, 7... Transmission clock multiplexer,
8... Transmission data control circuit, 9... Reception data control circuit, 10... Line driver, 11... Line receiver, 20... Central processing unit, 21... Input/output channel controller, 22 ...Communication system '4B device, 23.
...Line connection section, 30...Microprocessor, 31
...Memory, 32...Person output channel adapter, 1
00...Bus, 101...Transmission clock A line, 10
2... Transmission clock B line, 103... Transmission clock C line, 104... Transmission clock DvA, 105...
・Transmission clock line, 106...Transmission data line, 10
7... Reception clock line, 108... Reception data line,
109...Reset line, 110...Timer activation line,
111... Comparison activation line, 200... Input/output channel, 201... Line interface line.
Claims (1)
手段を含む端末装置と、この端末装置に送出するデータ
にかかわるクロック信号を生成する手段を含む中央処理
装置との間の経路に挿入された通信制御装置において、 上記ビジー信号の到来数を所定時間にわたり計数する計
数手段と、 この計数手段の出力と基準値とを比較する比較手段と、 この比較手段の出力に基づき上記クロック信号の周期を
設定する手段と を備えたことを特徴とする通信制御装置。(1) A device inserted into the path between a terminal device including means for generating a busy signal indicating the busy state of the own device and a central processing unit including means for generating a clock signal related to data sent to this terminal device. A communication control device comprising: a counting means for counting the number of arrivals of the busy signal over a predetermined time; a comparing means for comparing the output of the counting means with a reference value; and a period of the clock signal based on the output of the comparing means. A communication control device characterized by comprising: means for setting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129191A JPS61287358A (en) | 1985-06-13 | 1985-06-13 | Communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129191A JPS61287358A (en) | 1985-06-13 | 1985-06-13 | Communication control equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287358A true JPS61287358A (en) | 1986-12-17 |
Family
ID=15003391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129191A Pending JPS61287358A (en) | 1985-06-13 | 1985-06-13 | Communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287358A (en) |
-
1985
- 1985-06-13 JP JP60129191A patent/JPS61287358A/en active Pending
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