JPS6345909A - Attenuator for digital audio signal - Google Patents
Attenuator for digital audio signalInfo
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCD(コンパクト・ディスク)プレーヤやDA
T (デジタル・オーディオ・テープ)用磁気記録再生
装置等に用いて好適なデジタルオーディオ信号減衰装置
に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to CD (compact disc) players and DA
The present invention relates to a digital audio signal attenuation device suitable for use in a magnetic recording/reproducing device for T (digital audio tape), etc.
本発明はCDプレーヤ等に適用して好適なデジタルオー
ディオ信号の減衰装置において、乗算回路と、係数が漸
次増大成は減少する様になされた係数信号発生用のアッ
プダウンカウンタを有し、乗算回路はデジタルフィルタ
の乗算回路を兼用し、この乗算回路において、これに入
力されるデジタルオーディオ信号とアップダウンカウン
タからの係数信号とを乗算することで信号を漸減又は漸
増させ信号の中断時、再生開始時又は切り換え時に発生
するクリックを生じさせない様にしたものである。The present invention provides a digital audio signal attenuation device suitable for application to a CD player, etc., which includes a multiplication circuit and an up/down counter for generating coefficient signals in which the coefficients are gradually increased or decreased. doubles as the multiplication circuit of the digital filter, and in this multiplication circuit, the digital audio signal input to it is multiplied by the coefficient signal from the up/down counter to gradually decrease or increase the signal, and when the signal is interrupted, playback starts. This is to prevent clicks that occur at the time of switching or switching.
音楽等の連続したアナログオーディオ信号の再生中に、
その信号が中断した場合に、第5図Aに不すように、再
生信号(1)がポーズ或は停止状態となされた時刻t1
と、ポーズ或は停止が解除されて再生信号(1)が再び
再生される時刻t2、即ち、立ち下り時と立ち上り時に
再生信号レベルが太きいとクリック音を発生する。更に
、信号切換時、即ち、第5図Bに示すように第1の再生
信号(la)を時刻t3で第2の再生信号(1b)に切
り換えた瞬間にも同じく、クリック音が発生する。この
様なりリック発生を防止させるためにフェードイン。During playback of continuous analog audio signals such as music,
When the signal is interrupted, the time t1 when the reproduction signal (1) is paused or stopped, as shown in FIG. 5A.
Then, at time t2 when the pause or stop is released and the reproduction signal (1) is reproduced again, that is, when the reproduction signal level is thick at the falling edge and the rising edge, a click sound is generated. Furthermore, a click sound is also generated at the time of signal switching, that is, at the moment when the first reproduction signal (la) is switched to the second reproduction signal (1b) at time t3 as shown in FIG. 5B. Fade in to prevent licks from occurring like this.
フェードアウトを行なうことで、再生信号を漸減。By performing a fade-out, the playback signal is gradually reduced.
漸増させることは良く知られている。It is well known that titration is used.
上述の如く、アナログ信号をフェードイン、或はフェー
トアウトする場合、可変抵抗器等を用いて比較的簡単に
、これを行なうことが可能である。As described above, when an analog signal is to be faded in or out, it is possible to do so relatively easily using a variable resistor or the like.
然し、近時、多く利用し始められているCDプレーヤや
DAT用磁気記録再生装置等のデジタル−アナログ変換
回路に入力される前のデジタル段階で信号中の中断、切
換えで生ずるクリックを減衰させる場合には、多くの部
品を必要とする欠点があった。However, it is necessary to attenuate the clicks that occur due to interruptions and switching in the signal at the digital stage before it is input to the digital-to-analog converter circuit of CD players, DAT magnetic recording and reproducing devices, etc., which have recently begun to be widely used. had the disadvantage of requiring many parts.
本発明は以上の欠点に鑑みなされたものであり、本発明
はCDプレーヤ等でデジタルフィルタに用いられる規模
の大きい乗算回路をデジタル信号の中断時等に漸減或は
漸増させる乗算回路に韮用させ、コスト低減とスペース
の省略を図ろうとするものである。The present invention has been made in view of the above drawbacks, and the present invention replaces the large-scale multiplication circuit used in digital filters in CD players and the like with a multiplication circuit that gradually decreases or increases gradually when the digital signal is interrupted. , which aims to reduce costs and save space.
本発明のデジタルオーディオ信号減衰装置は第1図の原
理的な系統図に丞すように、乗算回路(3)と、係数が
漸次増大成は減少するようになされた係数信号発生用の
アップダウンカウンタ(2)を有し、乗算回路(3)は
デジタルフィルタの乗算回路と兼用されて、この乗算回
路(3)に加えられる入力デジタルオーディオ信号(8
)とアップダウンカウンタ(2)からの係数信号(2a
)とを乗算するようにしたものである。The digital audio signal attenuation device of the present invention, as shown in the principle diagram of FIG. The multiplication circuit (3) is also used as the multiplication circuit of the digital filter, and the input digital audio signal (8) is applied to the multiplication circuit (3).
) and the coefficient signal (2a
).
本発明のデジタルオーディオ信号減衰装置は、デジタル
フィルタの乗算回路(3)を共用して入力デジタルオー
ディオ信号(8)とアップダウンカウンタ(2)からの
係数信号(2a)を乗算して出力することで、デジタル
信号の中断或は切換え時のクリック音をフェードイン或
はフェードアウトすることが可能となった。The digital audio signal attenuation device of the present invention shares the multiplication circuit (3) of the digital filter, multiplies the input digital audio signal (8) and the coefficient signal (2a) from the up/down counter (2), and outputs the result. Now it is possible to fade in or out the click sound when the digital signal is interrupted or switched.
以下、本発明の1実施例を第1図及び第2図について詳
記する。第1図は本発明のデジタルオーディオ信号減衰
装置の系統図であり、第2図は波形説明図である。Hereinafter, one embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2. FIG. 1 is a system diagram of the digital audio signal attenuation device of the present invention, and FIG. 2 is a waveform explanatory diagram.
第1図において、(2)は係数信号発生用のアップダウ
ンカウンタ回路で、その1つの入力端子T14には、ソ
フトミューティング用のソフトミュート信号(6)が加
えられる。このソフトミュート信号(6)は“オフ”で
カウンタ回路をアップカウントし、“オン”でダウンカ
ウントする。In FIG. 1, (2) is an up/down counter circuit for generating coefficient signals, and a soft mute signal (6) for soft muting is applied to one input terminal T14 of the up/down counter circuit. This soft mute signal (6) causes the counter circuit to count up when it is "off" and to count down when it is "on".
更に他の入力端子はクロック端子CKであるが、直接ク
ロック信号を与えずオアゲート回路ORを通すことによ
ってミューティング時間を外部制御出来る様にしている
。即ち、オアゲート回路ORの一方の入力端子T24に
はタイミング発振回路(第4図(22)参照)からのカ
ウントクロック信号(46)を加え、他方の入力端子T
15にはミューティング時間を変更したり、変化の緩や
かなフェーダ制御が出来るようにホールド信号(7)を
加えて、カウントクロック(46)を適宜周期に変更し
たクロック信号がアップダウンカウンタ(2)のクロッ
ク端子CKに加えられる。アップダウンカウンタ(2)
の出力端子からはミュート信号に対応した係数信号(2
a) (係数に=1.2.3・・・)が出力されて乗
算回路(3)に加えられる。Furthermore, another input terminal is a clock terminal CK, but the muting time can be externally controlled by passing the clock signal through an OR gate circuit OR without directly applying the clock signal. That is, the count clock signal (46) from the timing oscillation circuit (see FIG. 4 (22)) is applied to one input terminal T24 of the OR gate circuit OR, and the count clock signal (46) is applied to one input terminal T24 of the OR gate circuit OR.
A hold signal (7) is added to 15 so that muting time can be changed and fader control with gradual changes can be performed, and the clock signal obtained by changing the count clock (46) to an appropriate period is an up/down counter (2). is applied to the clock terminal CK of. Up/down counter (2)
A coefficient signal (2) corresponding to the mute signal is output from the output terminal of
a) (Coefficient = 1.2.3...) is output and added to the multiplication circuit (3).
この乗算回路(3)はデジタルフィルタの乗算回路を兼
用したもので、これには入力端子T2を介して入力デジ
タルオーディオ信号(8)(以下データと記す)が入力
され、このデータDinと係数信号にはDout=KX
Dinの様に乗算回路(3)で乗算され、スイッチング
手段(5)の接点すに加えられる。接点CはデータDi
nが加えられる入力端子T2に接続され、コモン接点a
は出力データDoutの出力される出力端子T20に接
続されている。この出力端子はCDプレーヤ等のデジタ
ル−アナログ変換回路(図示せず)に接続される。This multiplier circuit (3) also serves as a multiplier circuit for a digital filter, and an input digital audio signal (8) (hereinafter referred to as data) is input to it via an input terminal T2, and this data Din and a coefficient signal Dout=KX
It is multiplied by the multiplier circuit (3) like Din and applied to the contact point of the switching means (5). Contact C is data Di
is connected to the input terminal T2 to which n is applied, and the common contact a
is connected to the output terminal T20 from which the output data Dout is output. This output terminal is connected to a digital-to-analog conversion circuit (not shown) of a CD player or the like.
スイッチング手段(5)の可動接片はアップダウンカウ
ンタ(2)でのミューティングが“オフ”時に制御回路
(4)を介して制御され接片をC側に倒してデータDi
nを直接出力端子T20に加えるように構成する。この
ことでデータDinは再量子化が防げるようになってい
る。The movable contact piece of the switching means (5) is controlled via the control circuit (4) when the muting in the up/down counter (2) is "off", and the movable contact piece is moved to the C side to read the data Di.
n is directly applied to the output terminal T20. This prevents the data Din from being requantized.
この様なデジタルオーディオ信号減衰装置によれば、第
2図Aに示す様に出力端子T20からのDout、即ぢ
再生信号(1)のレベルは“オフ”から1オン゛に至る
ポーズ(ミューティング)或は停止時点t1で直ちに零
に達せず
Dout =KXDin(K=1.2.3 ・・・)の
様に乗算回路(3)で乗算されてtl−1に到るまでデ
ータDinに応じて漸次減衰して零レベルに到り、t2
’(’承すポーズ解除時にも、再生波形(1)の所定レ
ベルに直ちに達することなく、t2からt2−1に到る
期間内にデータDinに応じて漸次増加して所定レベル
に達するようになる。According to such a digital audio signal attenuation device, as shown in FIG. ), or it does not reach zero immediately at the stop time t1 and is multiplied by the multiplier circuit (3) like Dout = KXDin (K = 1.2.3...) according to the data Din until it reaches tl-1. It gradually attenuates and reaches the zero level, and at t2
'('Even when the pause is released, the playback waveform (1) does not reach the predetermined level immediately, but gradually increases according to the data Din and reaches the predetermined level within the period from t2 to t2-1. Become.
第2図Bに示す、第1及び第2の再生信号(la)。The first and second reproduction signals (la) shown in FIG. 2B.
(1b)の切換え時にも、切換え時点t3からt3−1
に到る間、第1の再生信号(1a)であるデータDin
に順次減少する係数信号Kが掛は合されて漸次に減衰し
、t3−1の時点で第2の再生信号(1b)であるデー
タDinに順次増加する係数信号Kが掛は合されて漸次
に増加して、L3−2に到って第2の再生信号の切換が
なされる様になるため滑らかな動きをするDoutが得
られる。(1b) also, from the switching time t3 to t3-1
, the data Din which is the first reproduction signal (1a)
are multiplied by coefficient signals K that sequentially decrease and are gradually attenuated, and at time t3-1, data Din, which is the second reproduced signal (1b), is multiplied by coefficient signals K that sequentially increase and are gradually summed. , and the second reproduction signal is switched to L3-2, so that Dout with smooth movement is obtained.
上述のアップダウンカウンタ(2)はカウント出力が1
又は零になるとカウント動作を停止する様になされるの
でCDプレーヤ等を第2図Aに示すように停止する場合
には係数信号に=1であり、中断(ポーズ又はミューテ
ィング)ではに=1→0となり、ミューティングが解除
された時はに=0→1となり、第2図Bに示す様に切換
え時にはに=l→0→1となる。The up/down counter (2) mentioned above has a count output of 1.
Or, when it reaches zero, the counting operation is stopped, so when stopping a CD player etc. as shown in Figure 2A, the coefficient signal is 1, and when it is interrupted (pausing or muting), it is 1. →0, and when muting is canceled, it becomes 0→1, and as shown in FIG. 2B, when switching, it becomes 1→0→1.
上述のデジタルオーディオ信号減衰装置の乗算回路はオ
ーバサンプリングフィルタ用の集積回路中に配置されて
いる乗算回路を利用するため第3図及び第4図を用いて
オーバサンプリングフィルタ特性と、オーバサンプリン
グフィルタを構成する集積回路(IC)の系統図を説明
する。The multiplication circuit of the above-mentioned digital audio signal attenuation device utilizes the multiplication circuit arranged in the integrated circuit for the oversampling filter, so the oversampling filter characteristics and the oversampling filter are explained using FIGS. 3 and 4. A system diagram of the integrated circuits (ICs) that constitute the device will be explained.
CDプレーヤではステレオの左右チャンネル信号を標本
化周波数f s −44,1kHzで標本化すると、第
3図Aに示す様に原信号(10)の他にfs。In a CD player, when stereo left and right channel signals are sampled at a sampling frequency fs -44, 1 kHz, as shown in FIG. 3A, in addition to the original signal (10), fs.
2fs、3fs、4fs ・・・を中心とする基本波並
びに奇数及び偶数倍の高調波(11) 、 (12)
。Fundamental wave centered around 2fs, 3fs, 4fs...and odd and even harmonics (11), (12)
.
(13) 、 (14) ・・・が発生する。これ
ら高調波(11) 、 (12) 、 (13)
、 (14)をフィルタリングするためには第3図B
に示す様に83次の第1のオーバサンプリングフィルタ
によって基本波(44,1kHz) (11)と、第
3次の高調波(44,1kHzX3) (13)の奇
数次高調波をエリミネートし、この第1のオーバサンプ
リングフィルタとカスゲート接続された21次の第2の
オーバサンプリングフィルタによって、第2図Cの様に
第2次am波(44,1kHzX2) (12)の偶
数次高調波をエリミネートする。こ\で第4次高調波(
44,1kHz x 4 )(14)はデジタル−アナ
ログ変換した後に付加する第3図りの破線(15)で示
すアナログ用の低域通過フィルタが有する周波数特性に
よってエリミネートされるため、こ\では除去しない。(13), (14)... occur. These harmonics (11), (12), (13)
To filter , (14), use Figure 3B.
As shown in the figure, the odd-order harmonics of the fundamental wave (44, 1 kHz) (11) and the third harmonic (44, 1 kHz x 3) (13) are eliminated by the 83rd-order first oversampling filter, and this A 21st-order second oversampling filter connected to the first oversampling filter as a cassgate eliminates even-order harmonics of the second-order AM wave (44, 1kHz x 2) (12) as shown in Figure 2C. . This is the fourth harmonic (
44,1kHz x 4) (14) is eliminated by the frequency characteristics of the analog low-pass filter shown by the broken line (15) in the third diagram, which is added after digital-to-analog conversion, so it is not removed here. .
即ち、第1及び第2のオーバサンプリングフィルタによ
って第3図りに示すように基本波及び第2、第3次高調
波はアンチネート或はエリミネートされる。That is, the fundamental wave and the second and third harmonics are attenuated or eliminated by the first and second oversampling filters, as shown in the third diagram.
この様なデジタルフィルタICは第4図の(16)に示
される。T1〜T23はICの入出力端子を示すもので
、入力回路(17)には入力端子T2からデータDin
(81がシリアルに人力されてエクスクル−シブ・オア
ゲート回路EORの一方の入力端に加えられ、入力端子
T1には位相反転用制御信号(18)が加えられ、エク
スクル−シブ・オアゲート回路EORの他方の入力端に
加えられる。エクスクル−シブ・オアゲート回路EOR
の出力は、位相反転制御信号(18)が“H”レベルな
ら反転、“L”レベルなら非反転と云う様に逆性が変え
られる。デジタルフィルタIC(16)の出力端子T2
0に接続されるデジタル−アナログ変換回路(以下D/
Aと記す)は電圧出力タイプと電源出力タイプがあり、
電圧出力タイプのD/Aを用いてデータDinが止相と
なる様なシステムで電流出力タイプのD/Aを用いると
出力が逆相となり、その逆も同様となるためにD/Aの
選択に制約があったが、この入力端子T1を付加するこ
とでA/Dの選択制約がなくなる。CDプレーヤ等では
すべてのビットがO或はlの場合になるべく零の大きさ
に近い表現となるI2の補数J (2’s comp
liment)とIlfぶ2進数表示が行なわれている
ために、全てのビットを反転すればデータの極性が反転
される性質を利用することで、オーディオ出力の極性が
位相反転用制御信号で簡単に切換えが出来る様になされ
ている。Such a digital filter IC is shown in (16) in FIG. T1 to T23 indicate input/output terminals of the IC, and the input circuit (17) receives data from the input terminal T2.
(81 is inputted serially and applied to one input terminal of the exclusive OR gate circuit EOR, the phase inversion control signal (18) is applied to the input terminal T1, and the other input terminal of the exclusive OR gate circuit EOR Exclusive OR gate circuit EOR
The reversibility of the output can be changed such that if the phase inversion control signal (18) is at "H" level, it is inverted, and if it is at "L" level, it is not inverted. Output terminal T2 of digital filter IC (16)
0 (hereinafter referred to as D/
A) has voltage output type and power output type.
If a current output type D/A is used in a system where the data Din is stopped in phase using a voltage output type D/A, the output will be in reverse phase, and vice versa, so D/A selection is required. However, by adding this input terminal T1, there are no restrictions on A/D selection. In CD players, etc., if all bits are O or l, I2's complement J (2's comp
By using the property that the polarity of the data is inverted when all bits are inverted, the polarity of the audio output can be easily changed using the phase inversion control signal. It is designed to be switchable.
エクスクル−シブ・オアゲート回路FORからのシリア
ルデータは直列−並列変換回路SPを通じてパラレルデ
ータとしてエラー訂正回路(21)にりえられる。The serial data from the exclusive OR gate circuit FOR is sent to the error correction circuit (21) as parallel data through the serial-parallel conversion circuit SP.
尚、入力回路(17)の入力端子T3.T4にはビット
クロック(19)と人力デジタルオーディオ信号中の左
右信号判別クロック(2o)が加えられている。この左
右信号判別クロック(2o)はタイミング発振回路(2
2)にも加えられている。Note that the input terminal T3. of the input circuit (17). A bit clock (19) and a left/right signal discrimination clock (2o) in the human-powered digital audio signal are added to T4. This left/right signal discrimination clock (2o) is a timing oscillation circuit (2o).
2) has also been added.
エラー訂正回II(2]、)の入力端子T、からはエラ
ーフラグ(23)か与えられて、データ(8)はエラー
訂正が行なわれるが実際には乗算回路/アキュムレータ
(3)で乗算して種々のエラー補正がなされる。第1の
スイッチング手段(25)は接点a、b。The error flag (23) is given from the input terminal T of the error correction circuit II (2], ), and the data (8) undergoes error correction, but is actually multiplied by the multiplication circuit/accumulator (3). Various error corrections are performed. The first switching means (25) has contacts a and b.
Cが示されているが電子スイッチを可とし、一方の切換
通路b−aを通じてデータを記憶するメモIJ (R
AM) (24>に入力される。このデータRAM(
24)は83次用のデータRAM(24a)と21次用
のデータRAM(24b)を有し、これらのデータRA
M出力は第1図で述べた乗算回路(3)に加えられる。C is shown, but it is a memo IJ (R
AM) (24>. This data RAM (
24) has a data RAM (24a) for the 83rd order and a data RAM (24b) for the 21st order.
The M output is applied to the multiplication circuit (3) described in FIG.
この乗算回路(3)にはアキュムレータを含み、係数R
OM(26)からの係数K1.に2列が第2のスイッチ
ング手段(27)の一方の切換通路b−aを介して乗算
回路(3)のアキュムレータに入力される。This multiplication circuit (3) includes an accumulator, and has a coefficient R
Coefficient K1. from OM(26). The two columns are input to the accumulator of the multiplier circuit (3) via one switching path ba of the second switching means (27).
係数ROM(26)内にも83次用と21次用の係数I
ROM (2fia ) 、 (26b )を有する
。The coefficient ROM (26) also includes coefficients I ROM (2fia) and (26b) for the 83rd order and the 21st order.
係数ROM(26)には周波数特性の補正の有無に応し
て二種類の係数K1.に2列が用慈されていてこれら係
数を切り換える係数切換信号(2B) 。The coefficient ROM (26) stores two types of coefficients K1. Coefficient switching signals (2B) are used to switch between these coefficients.
(29)が必要に応じて端子TIG、 TITに加え
られ係数ROM(26)内にメモリされた係数を切り換
える様になされている。又、乗算回路/アキュムレータ
(3)には入力端子T1s、 Tlsを有し、入力端子
T1gにはオフセット用信号(30)が入力され、入力
端子1゛19には零レベル±1%オフセット信号(31
)が加えられる。(29) is applied to the terminals TIG and TIT as necessary to switch the coefficients stored in the coefficient ROM (26). The multiplier circuit/accumulator (3) has input terminals T1s and Tls, an offset signal (30) is input to the input terminal T1g, and a zero level ±1% offset signal (30) is input to the input terminal 1-19. 31
) is added.
乗算回路/アキュムレータ(3)の出力はパラレル出力
としてオーバロードリミッタ回路(32)に加えられて
、オーバシュートが抑圧されて出力回路(33)に加え
られる。The output of the multiplication circuit/accumulator (3) is applied as a parallel output to an overload limiter circuit (32), overshoot is suppressed, and the output is applied to an output circuit (33).
オーバロードリミッタ回路(32)の出力は、ライン(
34)を通じ第1のスイッチング手段の他の切換通路C
−+ aを介してデータRAMに団される。The output of the overload limiter circuit (32) is the line (
34) through the other switching path C of the first switching means.
−+ a to the data RAM.
出力回路(33)の入力端子T6にはミュート信号(3
5)が、入力端子T7にはシリアル/バラレルデータ切
換信号(36)が、入力端子T8にはフォーマット切換
信号(37)が、入力端子Tsには16ビツト/18ビ
ツト切換信号(38)が夫々加えられる様になされてい
る。A mute signal (3) is connected to the input terminal T6 of the output circuit (33).
5), the input terminal T7 receives the serial/parallel data switching signal (36), the input terminal T8 receives the format switching signal (37), and the input terminal Ts receives the 16-bit/18-bit switching signal (38). It is designed so that each can be added.
又、出力回路(33)の出力端子T20にはD1〜D+
6で示すデータとビットクロック及びワードクロック(
39)が、出力端子T21には左右(1−、R)クロッ
ク(40)が、出力端子T22には左アパーチャクロッ
ク(41)が、出力端子T23には右アパーチャクロッ
ク(42)が夫々出力される。In addition, the output terminal T20 of the output circuit (33) has D1 to D+.
The data shown in 6 and the bit clock and word clock (
39), the left and right (1-, R) clocks (40) are output to the output terminal T21, the left aperture clock (41) to the output terminal T22, and the right aperture clock (42) to the output terminal T23. Ru.
こ−で、左右アパーチャクロック(41) (42)
は号ンプリングホールド回路を制御するためのクロック
であり、ワードクロックはLRクロック周波数の2倍で
ある。Here, the left and right aperture clocks (41) (42)
is a clock for controlling the signal sampling and holding circuit, and the word clock is twice the frequency of the LR clock.
尚、タイミング発振回路(22)の入力端子TIOは電
源投入時に入出力、LRクロックの位相合せのための初
期化信号(42)が、入力端子T13には水晶入力信号
(45)が入力され、出力端子Titにはシステムクロ
ック(43)が、出力端子T12には水晶出力信号(4
4)が取り出せる。The input terminal TIO of the timing oscillation circuit (22) is input/output when the power is turned on, and the initialization signal (42) for phase alignment of the LR clock is input, and the crystal input signal (45) is input to the input terminal T13. The system clock (43) is connected to the output terminal Tit, and the crystal output signal (43) is connected to the output terminal T12.
4) can be taken out.
更に第1図で述べたアップダウンカウンタ回路(2)が
設けられて第2のスイッチング手段(27)の他の切換
通路C−aを通じて係数信号(2a)が乗算回路/アキ
ュムレータ(3)に加えられ、入力端子T14からソフ
トミュート信号(6)がアップダウンカウンタ(2)に
加えられ、入力端子T15からのホールド信号(7)は
オアゲート回路ORの一方の人力に加えられる。更にオ
アゲート回路ORの他方の入力にはタイミング発生回路
(22)からのカウントクロック(46)が加えられる
。Furthermore, the up-down counter circuit (2) mentioned in FIG. A soft mute signal (6) is applied to the up/down counter (2) from the input terminal T14, and a hold signal (7) from the input terminal T15 is applied to one side of the OR gate circuit OR. Further, a count clock (46) from a timing generation circuit (22) is applied to the other input of the OR gate circuit OR.
オアゲート回路ORの出力はアップダウンカウンタ(2
)のクロック端子CKに加えられている。The output of the OR gate circuit OR is an up/down counter (2
) is applied to the clock terminal CK.
以上の構成に於いて、デジタルフィルタとしての機能を
行なう場合は第1及び第2のスイッチング手段(25)
、 (27)は一方の切換通路a−b側に接し、デ
ータ(8)は乗算回路/アキュムレータ(3)を用い“
ζ前のプロセスでエラー訂正が施されて、データRAM
(24)に蓄積したデータについて第83次のフィルタ
リングを行うために83次RAM(24a )の出力を
乗算回路(3)に加え係数ROMの83次用係数に1列
をこのデータに掛は合せてり。In the above configuration, when performing the function as a digital filter, the first and second switching means (25)
, (27) is in contact with one switching path a-b side, and data (8) is transmitted using the multiplier circuit/accumulator (3).
ζ Error correction is performed in the previous process, and the data RAM
In order to perform 83rd-order filtering on the data stored in (24), the output of the 83rd-order RAM (24a) is added to the multiplier circuit (3), and this data is multiplied by one column of coefficients for the 83rd order of the coefficient ROM. Teri.
Rのデータ信号について夫々22回、計44回の乗算を
1行なう。この結果第3図Bの如きフィルタリングが行
なわれる。One multiplication is performed for each R data signal, 22 times for a total of 44 times. As a result, filtering as shown in FIG. 3B is performed.
この様な乗算結果をライン(34)と、第1のスイッチ
手段(25)の他の切換通路c−aを通じてデータRA
M(24)に加え、更に、21次RAM(24a)出力
を乗算回路/アキュムレータ+3)に加えて21次係数
ROMに記憶させている係数列と再び乗算を行なう。こ
の乗算もり、Rのデータ信号について夫々22回、計4
4回行なわれて、第3図Cに示す如きフィルタリングが
行なわれ、出力回路(33)出力には第3図りに示す様
な特性を有するデータが得られる。上述の乗算回路/ア
キュムレータ(3)はCDのデータ1周期である22μ
Sの間に96回の乗算が可能であり、96−88= 8
回の乗算を行う余裕がある。The result of such multiplication is sent to data RA through the line (34) and another switching path c-a of the first switch means (25).
In addition to M(24), the output of the 21st-order RAM (24a) is added to the multiplication circuit/accumulator +3) and multiplied again with the coefficient string stored in the 21st-order coefficient ROM. This multiplication is performed 22 times for each R data signal, a total of 4
This is repeated four times, filtering as shown in FIG. 3C is performed, and data having characteristics as shown in FIG. 3 is obtained at the output of the output circuit (33). The multiplication circuit/accumulator (3) described above is 22μ, which is one cycle of CD data.
96 multiplications are possible during S, 96-88=8
You can afford to do multiple multiplications.
本発明のソフトミューティング動作を行う場合にはり、
Hのデータを各1回、計2回乗算させるだけでよく、第
2のスイッチング手段(27)を他方の切換通路C−a
側となし、アップダウンカウンタ(2)に加えられるソ
フトミュート信号(6)により、アップ又はダウンカウ
ントの切換がなされ、クロック信号によって漸減或は漸
増する係数信号(2a)に対応するカウントダウン又は
カウントアツプするカウント値を出力する。この様な係
数信号(2a)はり、 Rデータと掛は合されて、第2
図A、Bに示す様なり、Rのデータに応じたフェードイ
ン或はフェードアウトがなされてオーバロードリミット
回路(32)及び出力回路(33)を通じて出力端子T
20にデータが出力され、図示しないD/Aによりアナ
ログ変換されてアナログ段に設けた低域通過濾波器によ
り第3図りに示す第4次の周波数スペクトラム成分が除
去される。When performing the soft muting operation of the present invention,
It is only necessary to multiply the data of H twice, once each, and the second switching means (27) is connected to the other switching path C-a.
The soft mute signal (6) applied to the up/down counter (2) switches between up and down counting, and the count down or count up corresponds to the coefficient signal (2a) which gradually decreases or increases according to the clock signal. Outputs the count value. Such a coefficient signal (2a) is multiplied by the R data, and the second
As shown in Figures A and B, fade-in or fade-out is performed according to the data of R, and the output terminal T is passed through the overload limit circuit (32) and output circuit (33).
Data is outputted to 20, converted into analog by a D/A (not shown), and a fourth-order frequency spectrum component shown in the third diagram is removed by a low-pass filter provided in the analog stage.
この様に本発明ではフィルタリング或はエラー訂正用の
乗算回路/アキュムレータをミューティング時のフェー
ドイン或はフェードアウト等に兼用して利用出来るため
にミューティング時のクリック除去と同時に乗算回路の
共用によりスペースの省略化、コストの低減化が大きく
、更にソフトミ
ユーテイングオフ
入力データは係数と乗算せずにバイパスさせることが簡
単に行なえるので再量子化が防げる。In this way, in the present invention, the multiplication circuit/accumulator for filtering or error correction can be used for fade-in or fade-out during muting, so that the multiplication circuit can be shared at the same time as eliminating clicks during muting, thereby saving space. This greatly reduces the cost and eliminates the need for requantization, since the soft mutating off input data can be easily bypassed without being multiplied by a coefficient.
尚、本発明は上述の実施例に限定されずに本発明の要旨
を逸脱しない範囲で種々の変形が可能であることは勿論
である。It goes without saying that the present invention is not limited to the above-described embodiments, and that various modifications can be made without departing from the gist of the present invention.
本発明は以上の如く構成したので、デジタルオーディオ
機器に於いて、信号の中断,再生開始時或は切換え時に
発生するクリック音をデジタルデータ系路で防止するこ
とが出来る。然もデジタルフィルタICに用いられてい
る乗算回路を利用することが出来るのでスペースの省略
化,コストの低減化が大きく、ソフトミューティングオ
フ時には再量子化が防止出来る等多くの特徴を有する。Since the present invention is configured as described above, it is possible to prevent click sounds generated at the time of signal interruption, reproduction start, or switching in the digital data path in digital audio equipment. Moreover, since the multiplication circuit used in the digital filter IC can be used, the space can be saved and the cost can be greatly reduced, and requantization can be prevented when soft muting is turned off.
第1図は本発明のデジタルオーディオ信号減衰装置の系
統図、第2図は第1図の構成で得られる本発明のオーデ
ィオ信号波形図、第3図は本発明のデジタルオーディオ
信号減衰装置を説明するためのオーバサンプリングフィ
ルタ特性図、第4図は本発明に用いるデジタルフィルタ
集積回路の系統図、第5図は従来のデータの中断又は切
換時のオーディオ信号波形図である。
(2)はアップダウンカウンタ、(3)は乗算回路、(
4)は制御回路、(5)はスイッチング手段、ORはオ
アゲート回路、(6)はソフトミュート信号、(7)は
ホールド信号、(8)は入力デジタルオーディオ信号、
(46)はカウントクロックである。FIG. 1 is a system diagram of the digital audio signal attenuation device of the present invention, FIG. 2 is an audio signal waveform diagram of the present invention obtained with the configuration of FIG. 1, and FIG. 3 explains the digital audio signal attenuation device of the present invention. FIG. 4 is a system diagram of a digital filter integrated circuit used in the present invention, and FIG. 5 is a conventional audio signal waveform diagram when data is interrupted or switched. (2) is an up/down counter, (3) is a multiplication circuit, (
4) is a control circuit, (5) is a switching means, OR is an OR gate circuit, (6) is a soft mute signal, (7) is a hold signal, (8) is an input digital audio signal,
(46) is a count clock.
Claims (1)
用のアップ・ダウンカウンタとを有し、上記乗算回路は
デジタルフィルタの乗算回路を兼用して成り、 上記乗算回路において、入力デジタルオーディオ信号と
上記アップ・ダウンカウンタの係数信号とを乗算するよ
うにしてなることを特徴とするデジタルオーディオ信号
の減衰装置。[Claims] The present invention includes a multiplication circuit and an up/down counter for generating coefficient signals in which the coefficients gradually increase or decrease, and the multiplication circuit doubles as the multiplication circuit of a digital filter. . A digital audio signal attenuation device, characterized in that the multiplication circuit multiplies the input digital audio signal by the coefficient signal of the up/down counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61189437A JPH0777331B2 (en) | 1986-08-12 | 1986-08-12 | Digital audio signal attenuator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61189437A JPH0777331B2 (en) | 1986-08-12 | 1986-08-12 | Digital audio signal attenuator |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8204672A Division JPH0923123A (en) | 1996-08-02 | 1996-08-02 | Device for attenuating digital audio signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6345909A true JPS6345909A (en) | 1988-02-26 |
JPH0777331B2 JPH0777331B2 (en) | 1995-08-16 |
Family
ID=16241232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61189437A Expired - Lifetime JPH0777331B2 (en) | 1986-08-12 | 1986-08-12 | Digital audio signal attenuator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0777331B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63108566A (en) * | 1986-10-27 | 1988-05-13 | Victor Co Of Japan Ltd | Digital muting circuit |
-
1986
- 1986-08-12 JP JP61189437A patent/JPH0777331B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63108566A (en) * | 1986-10-27 | 1988-05-13 | Victor Co Of Japan Ltd | Digital muting circuit |
JPH0578104B2 (en) * | 1986-10-27 | 1993-10-28 | Victor Company Of Japan |
Also Published As
Publication number | Publication date |
---|---|
JPH0777331B2 (en) | 1995-08-16 |
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