JPS6344242A - Microprocessor - Google Patents

Microprocessor

Info

Publication number
JPS6344242A
JPS6344242A JP61188126A JP18812686A JPS6344242A JP S6344242 A JPS6344242 A JP S6344242A JP 61188126 A JP61188126 A JP 61188126A JP 18812686 A JP18812686 A JP 18812686A JP S6344242 A JPS6344242 A JP S6344242A
Authority
JP
Japan
Prior art keywords
address
circuit
microprocessor
conversion circuit
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61188126A
Other languages
Japanese (ja)
Inventor
Junichi Kanochi
叶内 順一
Kazuo Sakakawa
坂川 和男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP61188126A priority Critical patent/JPS6344242A/en
Publication of JPS6344242A publication Critical patent/JPS6344242A/en
Pending legal-status Critical Current

Links

Landscapes

  • Storage Device Security (AREA)
  • Microcomputers (AREA)

Abstract

PURPOSE:To prevent a program from being decoded and stolen, by constituting a system by building in an address conversion circuit being connected to a microprocessor chip, and a circuit which sets and fixes the converting function of the conversion circuit, with the microprocessor chip. CONSTITUTION:The address terminals A0-An of the microprocessor chip 11 are connected to an input part on one side of the exclusive OR circuits Ex0-Exn of the address conversion circuit 13, and the voltage of a level of 0, or of a level of 1, is supplied from a conversion function generation circuit 12 to the input part on the other side, and the chip 11, the circuits 12 and 13 are built in the microprocessor.

Description

【発明の詳細な説明】 〔概要〕 アドレスを変換するアドレス変換回路をマイクロプロセ
ッサと共に内蔵されたシステムを構成せしめ、変換され
たアドレス信号を外部記憶装置に接続することにより、
外部記憶装置におけるアドレス配列の解読を防止するこ
とにより、記憶装置に収められたプログラムの解読盗用
を防止するようにした。
[Detailed Description of the Invention] [Summary] By constructing a system in which an address conversion circuit for converting addresses is built in together with a microprocessor, and by connecting the converted address signal to an external storage device,
By preventing the address array in the external storage device from being decoded, the program stored in the storage device is prevented from being decoded and stolen.

〔産業上の利用分野〕[Industrial application field]

本発明はマイクロプロセッサの改良に関する。 The present invention relates to improvements in microprocessors.

マイクロプロセッサはその機能を発揮させる為に、プロ
グラム及びデータが必要である。これらの情報4よ外部
記憶装置のアドレスを指定することにより、続出専用記
憶装置ROMから読出したり、随時書込続出可能記憶装
置RA?I或いはその他の記憶装置を使用して書込と続
出が行なわれる。
Microprocessors require programs and data to perform their functions. By specifying the address of the external storage device using these pieces of information 4, you can read from the continuous-exclusive storage device ROM or write to it at any time from the continuous-accessible storage device RA? I or other storage devices are used to write and continue.

マイクロプロセッサは記憶装置をアクセスするときアド
レスバス、データバス、及び制御信号を使用するが、マ
イクロプロセッサシステムの構成要素として記憶装置に
格納されたプログラムは最も重要なものである。
Although microprocessors use address buses, data buses, and control signals when accessing storage devices, the programs stored in the storage devices are the most important components of the microprocessor system.

記憶装置に格納されたプログラムは必要なときアドレス
を指定して取出される。
A program stored in a storage device is retrieved by specifying an address when necessary.

従ってアドレス部ち記憶位置が判明すればプログラム構
成を知ることが出来る。
Therefore, if the address part or storage location is known, the program configuration can be known.

単純なアドレスを与えた記憶装置ではプログラムの秘密
性を保持することが出来ないからアドレス変換機能を備
えたマイクロプロセッサの堤供が望まれる。
Since the secrecy of programs cannot be maintained with a storage device provided with simple addresses, it is desirable to provide a microprocessor with an address translation function.

〔従来の技術〕[Conventional technology]

従来マイクロプロセッサが記憶装置をアクセスする場合
、第5図に示す様に、ROM或いはRAM 2のアドレ
ス端子へ〇〜Anとマイクロプロセッサのアドレス端子
AO〜Anを複雑な対応関係とするアドレス変換回路3
を使用して接続して、記憶装置2のプログラムの解読を
困難にしたものがある。この変換回路手段は、マイクロ
プロセッサのアドレス端子へ〇を例えば記憶装置のアド
レス端子Allとまたアドレス端子Δ1を記憶装置のア
ドレス端子A5と結ぶ様な接続線を設けることによって
実現される。
Conventionally, when a microprocessor accesses a storage device, as shown in FIG. 5, an address conversion circuit 3 is used which creates a complicated correspondence between the address terminals 0 to An of the ROM or RAM 2 and the address terminals AO to An of the microprocessor.
There are some devices that are connected using a computer to make it difficult to decipher the program in the storage device 2. This conversion circuit means is realized by providing connection lines such as connecting 0 to the address terminal of the microprocessor, for example, to the address terminal All of the storage device, and connecting the address terminal Δ1 to the address terminal A5 of the storage device.

この様な接続線の取付は方を変化させれば複雑なアドレ
ス変換を行うことが出来る。
Complex address conversion can be performed by changing the direction of attachment of such connection lines.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし上記、従来手段による場合、マイクロプロセッサ
1のアドレス端子AO=Anと記tQ装置のアドレス端
子AO〜Anは外部から容易に検査出来るのでアドレス
変換規則は簡単に割出されてしまい、記憶装置内のプロ
グラムを第三者によって解読され、模倣改造を可能にす
るという問題点がある。
However, in the case of the above-mentioned conventional means, the address terminals AO to An of the tQ device can be easily inspected from the outside, where the address terminals AO of the microprocessor 1 are written as An, and therefore the address conversion rules are easily determined. The problem is that the program can be decoded by a third party and imitated and modified.

〔問題点を解決するための手段〕[Means for solving problems]

前記問題点は、第1図の本発明の原理図に示す様に、マ
イクロプロセッサチップ11のアドレス変換回路nを変
換し、マイクロプロセッサのアドレス端子同゛〜An’
を外部記憶装置2へ直接接続させるアドレス変換回路1
3と、該変換回路13の変換機能を変更固定出来る変換
機能作成回路12とをマイクロプロセッサチップ1と共
に一つのシステムとして内臓せしめる本発明のマイク凸
プロセッサによって解決される。
The above problem is solved by converting the address conversion circuit n of the microprocessor chip 11, as shown in the principle diagram of the present invention in FIG.
Address conversion circuit 1 that connects directly to external storage device 2
3 and a conversion function creation circuit 12 capable of changing and fixing the conversion function of the conversion circuit 13 are incorporated together with the microprocessor chip 1 as a single system.

〔作用〕[Effect]

本発明のマイクロプロセッサにおいてはアドレス端子は
内部の変換回路13によって変換されマイクロプロセッ
サの外部記憶装置2へのアドレス端子へ〇’ 〜^n°
には既に変換されたアドレスが出力されて直接に外部記
憶装置2に接続される。また変換回路13はマイクロプ
ロセッサチップ11と共にシステム内に内臓されており
、変換回路13の入力端子と出力端子を調べることを不
可能としてアドレスの変換則を察知されることを阻止で
きる。
In the microprocessor of the present invention, the address terminal is converted by the internal conversion circuit 13 and sent to the address terminal for the external storage device 2 of the microprocessor.
The already converted address is output to and directly connected to the external storage device 2. Furthermore, since the conversion circuit 13 is built into the system together with the microprocessor chip 11, it is impossible to check the input terminal and output terminal of the conversion circuit 13, thereby preventing the address conversion rule from being detected.

本発明によれば変換機能作成回路12と変換回路13は
小型に作られマイクロプロセッサチップと共に例えば、
同一パフケージ内に封止出来、アドレス変換則は予めパ
フケージに納める前に構成させ与えておくか、または内
臓させたシステムを構成した後に外部から任意に指定し
設定固定可能である。
According to the present invention, the conversion function creation circuit 12 and the conversion circuit 13 are made small and together with a microprocessor chip, for example,
It can be sealed in the same puff cage, and the address conversion rule can be configured and given in advance before being housed in the puff cage, or can be arbitrarily specified and fixed from the outside after configuring the built-in system.

〔実施例〕〔Example〕

以下図示実施例に従って本発明の詳細な説明明する。 The present invention will be described in detail below according to the illustrated embodiments.

第2図は本発明の一実施例のマイクロプロセッサのブロ
ック回路図である。
FIG. 2 is a block circuit diagram of a microprocessor according to an embodiment of the present invention.

図示実施例ではアドレス変換回路13はアドレス線に対
応した数の排他的論理和回路Eχ0〜EXnを備え、各
排他的論理和回路は変換機能作成回路12から“1”レ
ベル若しくは“O”レベルの電圧を供給される。また各
排他的論理和回路の他方の入力部へはマイクロプロセッ
サチップ11のアドレス端子へ〇〜Anの出力が供給さ
れる。
In the illustrated embodiment, the address conversion circuit 13 includes a number of exclusive OR circuits Eχ0 to EXn corresponding to the address lines. Supplied with voltage. Further, the outputs of 0 to An to the address terminals of the microprocessor chip 11 are supplied to the other input section of each exclusive OR circuit.

排他的論理和回路は公知の如く一人力が“O”レベルに
固定されると、出力信号は他方の入力レベルと同一レベ
ルの信号を出力させる。また一人力が“1”レベルに固
定されると、出力部には他方の入力レベルを反転したレ
ベルの信号を出力させる。
As is well known, in the exclusive OR circuit, when one input is fixed at the "O" level, the output signal is at the same level as the other input level. Further, when the single power is fixed at the "1" level, the output section outputs a signal having a level that is an inversion of the other input level.

図示実施例の変換機能作成回路12は各排他的論理和回
路ExO〜Exnへそれぞれ固定レベルの入力を与える
から、そのレベルの選択固定によって、他方の入力部に
与えるアドレス線のレベルを適宜に変換させてAO’ 
〜An’ に出力させる。
Since the conversion function creation circuit 12 of the illustrated embodiment supplies fixed level inputs to each of the exclusive OR circuits ExO to Exn, by selecting and fixing the levels, the level of the address line supplied to the other input section is converted as appropriate. Let me AO'
~An' is output.

今、1w7とし、16進数にてアドレスを表すものとす
る。マイクロプロセッサチップ11の隣接するアドレス
端子に接続する変換回路の排他的論理和回路に交互に固
定した“1”レベルと°0”レベルを変換機能作成回路
12から与えた場合、マイクロプロセッサチップ11の
アドレス線AO−A7にて指定されるアドレスは、第3
図の表に示す様に、変換回路13の出力部アドレス端子
AO”〜A7°では異なるアドレスに変換される。
Now, assume that it is 1w7 and the address is expressed in hexadecimal. When the conversion function creation circuit 12 supplies alternately fixed "1" level and °0 level to the exclusive OR circuit of the conversion circuit connected to adjacent address terminals of the microprocessor chip 11, the The address specified by address line AO-A7 is the third
As shown in the table of the figure, the output part address terminals AO'' to A7° of the conversion circuit 13 are converted to different addresses.

マイクロプロセッサチップ11のアドレス端子で、例え
ば、アドレス02は変換回路13の出力部アドレス端子
ではアドレス54に変換され、またアドレスFDはアド
レスA8に変換される。
For example, address 02 at the address terminal of the microprocessor chip 11 is converted to address 54 at the output address terminal of the conversion circuit 13, and address FD is converted to address A8.

変換機能作成回路12の一実施例を第4図に示す。An embodiment of the conversion function creation circuit 12 is shown in FIG.

図において、PAO〜PAnはアドレス変換回路13の
排他的論理和回路へ固定入力電圧を与える端子である。
In the figure, PAO to PAn are terminals that apply a fixed input voltage to the exclusive OR circuit of the address conversion circuit 13.

 RO〜Rnは抵抗でV十電源からレベル″1”を排他
的論理和回路の一方の入力部へ供給する。
RO to Rn are resistors that supply level "1" from the V+ power source to one input portion of the exclusive OR circuit.

これに対して回路素子FO+DO〜Fn、OnはPAO
〜PAn端子に地気レベル“0”を与える。
On the other hand, circuit elements FO+DO~Fn, On are PAO
~Give earth level “0” to the PAn terminal.

ここでFO〜Fnはニクロムヒユーズである。このヒユ
ーズは大規模集積回路化されたプログラマブルロジック
素子の実現に使用可能な素子である。
Here, FO to Fn are nichrome fuses. This fuse is an element that can be used to realize a programmable logic element that is integrated on a large scale.

最初、PAO”PAn端子はダイオードDo−Dnによ
って地気に接続されており、変換機能作成回路12をア
ドレス変換回路13へ接続しただけでは、マイクロプロ
セッサチップ11のアドレスは変更されることなく、ア
ドレス端子AO°〜An’ から外部へ出力される。
Initially, the PAO"PAn terminals are connected to the ground through diodes Do-Dn, and simply connecting the conversion function creation circuit 12 to the address conversion circuit 13 does not change the address of the microprocessor chip 11. It is output to the outside from terminals AO° to An'.

ところで、トランジスタTRO=TRnへ、バッファア
ンプBO=Bnを介し端子−AO〜WAnから信号を与
え、電源四Tから瞬間的に大電流をダイオードDO=D
nに流すと、例えば、ニクロムヒユーズFO〜Fnを伴
うダイオードDO=Dnはオーブン状態となる。
By the way, a signal is applied to the transistor TRO=TRn from the terminals -AO to WAn via the buffer amplifier BO=Bn, and a large current is instantaneously applied to the diode DO=D from the power source 4T.
For example, the diode DO=Dn with nichrome fuses FO to Fn is in the oven state.

このため地気との接続が切断されて、PAO”PAn端
子は、抵抗RO”Rnを介し電源■+の電圧、即ち“1
”レベルに固定される。
For this reason, the connection with the earth is cut off, and the PAO"PAn terminal is connected to the voltage of the power supply ■+, that is, "1" via the resistor RO"Rn.
``Fixed to level.

変換機能作成回路12は各アドレス端子に接続されイン
バータ若しくはバッファとして機能する排他論理和回路
を備える。
The conversion function creation circuit 12 includes an exclusive OR circuit connected to each address terminal and functioning as an inverter or a buffer.

アドレス変換回路13へ与える“1”レベルの信号はマ
イクロプロセッサチップ11から与えられる信号レベル
を反転してアドレスを変換させる。
The "1" level signal applied to the address conversion circuit 13 inverts the signal level applied from the microprocessor chip 11 to convert the address.

〔発明の効果〕〔Effect of the invention〕

上述の様に、本発明は簡単な回路構成によりアドレスを
解読不可能なアドレスに変換せしめ、記゛憶装置に格納
されたプログラムの第三者による盗用模倣を防止可能と
するもので、その作用効果は極めて大きい。
As described above, the present invention converts an address into an undecipherable address using a simple circuit configuration, thereby making it possible to prevent a third party from stealing and imitating a program stored in a storage device. The effect is extremely large.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理構成図、 第2図は本発明のマイクロプロセッサ−実施例のブロッ
ク回路図、 第3図はアドレス変換回路の一実施例におけるアドレス
変換表、 第4図は本発明の変換機能作成回路の一実施例の回路図
、 第5図は従来例のアドレス変換回路接続図である。 図において、 1はマイクロプロセッサ、 2は記1.α装置、 3は変換回路、 11はマイクロプロセッサチップ、 12は変換機能作成回路、 13はアドレス変換回路である。 第  3  図 本発明の変I(騙U乍成、ロ語内−良施佼jのコ路蜜第
  4  図
FIG. 1 is a basic configuration diagram of the present invention. FIG. 2 is a block circuit diagram of an embodiment of the microprocessor of the present invention. FIG. 3 is an address conversion table in an embodiment of the address conversion circuit. FIG. 4 is a diagram of the present invention. FIG. 5 is a circuit diagram of an embodiment of a conversion function creation circuit. FIG. 5 is a connection diagram of a conventional address conversion circuit. In the figure, 1 is a microprocessor, 2 is 1. α device, 3 is a conversion circuit, 11 is a microprocessor chip, 12 is a conversion function creation circuit, and 13 is an address conversion circuit. Fig. 3 Variation I of the present invention (deception, in Russian) Fig. 4

Claims (1)

【特許請求の範囲】[Claims] マイクロプロセッサチップ(11)のアドレス端子へ接
続するアドレス変換回路(13)と該アドレス変換回路
(13)の変換作用を設定固定させる変換機能作成回路
(12)とをマイクロプロセッサチップ(11)と共に
内臓されたシステムを構成するようにしたことを特徴と
するマイクロプロセッサ。
An address conversion circuit (13) connected to the address terminal of the microprocessor chip (11) and a conversion function creation circuit (12) for setting and fixing the conversion function of the address conversion circuit (13) are built in together with the microprocessor chip (11). A microprocessor characterized in that it is configured to configure an integrated system.
JP61188126A 1986-08-11 1986-08-11 Microprocessor Pending JPS6344242A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61188126A JPS6344242A (en) 1986-08-11 1986-08-11 Microprocessor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61188126A JPS6344242A (en) 1986-08-11 1986-08-11 Microprocessor

Publications (1)

Publication Number Publication Date
JPS6344242A true JPS6344242A (en) 1988-02-25

Family

ID=16218170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61188126A Pending JPS6344242A (en) 1986-08-11 1986-08-11 Microprocessor

Country Status (1)

Country Link
JP (1) JPS6344242A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06208516A (en) * 1992-10-27 1994-07-26 Toshiba Corp Security circuit
JPH07302228A (en) * 1994-04-30 1995-11-14 Goldstar Electron Co Ltd Prevention circuit of unauthorized reproduction of memory data
JP2003500786A (en) * 1999-05-12 2003-01-07 ギーゼッケ ウント デフリエント ゲーエムベーハー Memory array with address scrambling function
JP2009025812A (en) * 2007-06-18 2009-02-05 Shansun Technology Co Digital information protecting method and apparatus, and computer accessible recording medium

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06208516A (en) * 1992-10-27 1994-07-26 Toshiba Corp Security circuit
JPH07302228A (en) * 1994-04-30 1995-11-14 Goldstar Electron Co Ltd Prevention circuit of unauthorized reproduction of memory data
JP2003500786A (en) * 1999-05-12 2003-01-07 ギーゼッケ ウント デフリエント ゲーエムベーハー Memory array with address scrambling function
JP2009025812A (en) * 2007-06-18 2009-02-05 Shansun Technology Co Digital information protecting method and apparatus, and computer accessible recording medium

Similar Documents

Publication Publication Date Title
JP2527935B2 (en) Semiconductor memory test equipment
JPS6228520B2 (en)
JPS6344242A (en) Microprocessor
JPH0393098A (en) Integrated circuit
JP2849007B2 (en) Semiconductor integrated circuit
KR0176634B1 (en) Dram data access control circuit having 16bit data bus
JPH01170874A (en) Test mode setting circuit for semiconductor integrated circuit device
JPH0435941Y2 (en)
JPS5979366A (en) Cpu board
JPH0241793B2 (en)
KR940022849A (en) Semiconductor integrated circuit device with response system for teaching diagnostic system optional functions
KR890004108B1 (en) Expansible attribute circuits
JPH0535599B2 (en)
JPS60263248A (en) Bus priority right determining circuit
KR940009248B1 (en) Data input buffer with the function of write-per-bit
JPS60241118A (en) Switch signal input device
JPH03276346A (en) Memory card
JPS62256148A (en) Read only memory integrated circuit
JPS61157026A (en) Field programmable logic array
JPH0210175A (en) Semiconductor integrated circuit having test terminal
JPS6072318A (en) Logical lsi
JPH01308979A (en) Ic tester
JPH0498699A (en) Semiconductor memory
JPS59188929A (en) Semiconductor integrated circuit device
JPS58108082A (en) Semiconductor memory circuit