JPS634342B2 - - Google Patents
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- JPS634342B2 JPS634342B2 JP55000494A JP49480A JPS634342B2 JP S634342 B2 JPS634342 B2 JP S634342B2 JP 55000494 A JP55000494 A JP 55000494A JP 49480 A JP49480 A JP 49480A JP S634342 B2 JPS634342 B2 JP S634342B2
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- JP
- Japan
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- semiconductor
- wafer
- manufacturing
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
この発明は、半導体工業に用いられるシリコン
やゲルマニウムなどのウエハーからなる半導体基
板に係り、とくにウエハーの結晶欠陥の発生や変
形を防止した半導体基板およびその製造方法に関
するものである。
やゲルマニウムなどのウエハーからなる半導体基
板に係り、とくにウエハーの結晶欠陥の発生や変
形を防止した半導体基板およびその製造方法に関
するものである。
半導体集積回路の大規模化につれて、製造コス
トの低減をはかり、さらにより大きいチツプをウ
エハーに収容するために、ウエハーの直径も大径
化の方向にあり、現在一般に使用されている直径
76mm、100mmのウエハーに代つて近い将来には直
径125mmのウエハーが用いられることが予想され
る。
トの低減をはかり、さらにより大きいチツプをウ
エハーに収容するために、ウエハーの直径も大径
化の方向にあり、現在一般に使用されている直径
76mm、100mmのウエハーに代つて近い将来には直
径125mmのウエハーが用いられることが予想され
る。
一方、集積回路における素子密度の増加に従
い、ウエハーの結晶中に存在する転位などの結晶
欠陥の問題が従来以上に重要な問題となつてく
る。その中でも主として、第1図の写真の下辺を
除く外周部に白い斜線となつて表われているよう
に、製造プロセス中におけるウエハーの熱処理お
よびウエハーの機械的取扱いの結果生じる歪によ
るすべり帯の発生は、多量の転位の発生やウエハ
ーの変形をひき起し、集積回路の製造にあたり歩
留りの著しい低下を招く。
い、ウエハーの結晶中に存在する転位などの結晶
欠陥の問題が従来以上に重要な問題となつてく
る。その中でも主として、第1図の写真の下辺を
除く外周部に白い斜線となつて表われているよう
に、製造プロセス中におけるウエハーの熱処理お
よびウエハーの機械的取扱いの結果生じる歪によ
るすべり帯の発生は、多量の転位の発生やウエハ
ーの変形をひき起し、集積回路の製造にあたり歩
留りの著しい低下を招く。
ウエハーの大径化は、ウエハーの熱容量の増
加、熱処理時のウエハー内温度差の増加、重量の
増加を判い、これらの結果、製造プロセスにおい
て、ウエハーに従来より大きな歪を発生すること
になり、すべり帯の発生が起り易くなる。
加、熱処理時のウエハー内温度差の増加、重量の
増加を判い、これらの結果、製造プロセスにおい
て、ウエハーに従来より大きな歪を発生すること
になり、すべり帯の発生が起り易くなる。
従来、前述した問題を回避するため、主として
熱処理中におけるウエハー内の温度分布を小さく
し、熱応力を最小にすることが検討されてきた。
つまり、拡散炉内へのウエハーの出し入れ速度の
最適化、ランピング加熱方式、第2図に示すよう
に熱容量の大きなウエハー支持体12を用いてこ
れにウエハー11を支持するなどがその例であ
る。
熱処理中におけるウエハー内の温度分布を小さく
し、熱応力を最小にすることが検討されてきた。
つまり、拡散炉内へのウエハーの出し入れ速度の
最適化、ランピング加熱方式、第2図に示すよう
に熱容量の大きなウエハー支持体12を用いてこ
れにウエハー11を支持するなどがその例であ
る。
また、機械的取扱いによつて生じるウエハー周
辺の欠けや局所的な歪は熱処理におけるスリツプ
の発生源になるが、これに対しては、従来あまり
対策が立てられておらず、第3図に示すように、
ウエハー11の周縁の角を取り除いてエツジの欠
損を防止している程度であり、製造工程中にピン
セツト、ウエハー自動送りなどによりウエハーに
加えられる損傷による歪の発生に関してはほとん
ど無防備であつた。従つて、すべり帯の発生も、
第1図に示すように、ウエハーの周縁部を発生源
として起つている。
辺の欠けや局所的な歪は熱処理におけるスリツプ
の発生源になるが、これに対しては、従来あまり
対策が立てられておらず、第3図に示すように、
ウエハー11の周縁の角を取り除いてエツジの欠
損を防止している程度であり、製造工程中にピン
セツト、ウエハー自動送りなどによりウエハーに
加えられる損傷による歪の発生に関してはほとん
ど無防備であつた。従つて、すべり帯の発生も、
第1図に示すように、ウエハーの周縁部を発生源
として起つている。
すなわち、ウエハーにおける転位のような結晶
欠陥発生の主な原因は、集積回路製造の酸化、拡
散、エピタキシヤル工程において、しばしば1000
℃以上の高温の熱処理が行われ、この時にウエハ
ーに熱ストレスが加わることにある。これは、X
線トポグラフによるシリコンウエハーの観察によ
ると、800℃以上の温度では結晶の周縁、表面の
傷、表面の凹凸の部分に応力集中が起り、この部
分から転位が増殖していることがすでに確められ
ている。結晶の全体にかけられる巨視的応力が降
伏強度の1/10程度の低い力ですでに転位が発生す
る理由は、上記応力集中現象によるものと認めら
れる。
欠陥発生の主な原因は、集積回路製造の酸化、拡
散、エピタキシヤル工程において、しばしば1000
℃以上の高温の熱処理が行われ、この時にウエハ
ーに熱ストレスが加わることにある。これは、X
線トポグラフによるシリコンウエハーの観察によ
ると、800℃以上の温度では結晶の周縁、表面の
傷、表面の凹凸の部分に応力集中が起り、この部
分から転位が増殖していることがすでに確められ
ている。結晶の全体にかけられる巨視的応力が降
伏強度の1/10程度の低い力ですでに転位が発生す
る理由は、上記応力集中現象によるものと認めら
れる。
この発明は、前述した事実に注目してなされた
ものである。つまり、ウエハーにおいて、応力集
中の起る結晶周縁、表面の傷などのうち、結晶周
縁に存在する応力集中個所すなわち、転位の発生
源を最少にし、転位の発生、増殖を起りにくく
し、欠陥を最少にしようとするものである。これ
は、表面の傷や凹凸などを現在ではほとんど無視
できる状況であるが、ウエハーの周縁は形状の不
規則性に加えて、拡散やエツチング工程時の治具
との接触、ピンセツトによる取扱いなど、工程中
に繰り返し機械的損傷を受けるので、工程前にい
かに歪のない状態であつても不十分であることに
よる。
ものである。つまり、ウエハーにおいて、応力集
中の起る結晶周縁、表面の傷などのうち、結晶周
縁に存在する応力集中個所すなわち、転位の発生
源を最少にし、転位の発生、増殖を起りにくく
し、欠陥を最少にしようとするものである。これ
は、表面の傷や凹凸などを現在ではほとんど無視
できる状況であるが、ウエハーの周縁は形状の不
規則性に加えて、拡散やエツチング工程時の治具
との接触、ピンセツトによる取扱いなど、工程中
に繰り返し機械的損傷を受けるので、工程前にい
かに歪のない状態であつても不十分であることに
よる。
そこで、この発明は、半導体単結晶の周縁部に
存在する結晶欠陥の発生源を最小にすることを目
的とする。また、この発明は、集積回路の製造工
程中に半導体基板に導入される結晶欠陥発生源を
最小とし、結晶欠陥の発生を最小にすることを他
の目的とする。さらに、この発明は、半導体基板
に発生するすべり帯を最少にしてウエハーの変形
を小さくすることにある。そして、この発明の別
の目的は、前述した目的を達成できる半導体基板
の製造方法を提供することにある。
存在する結晶欠陥の発生源を最小にすることを目
的とする。また、この発明は、集積回路の製造工
程中に半導体基板に導入される結晶欠陥発生源を
最小とし、結晶欠陥の発生を最小にすることを他
の目的とする。さらに、この発明は、半導体基板
に発生するすべり帯を最少にしてウエハーの変形
を小さくすることにある。そして、この発明の別
の目的は、前述した目的を達成できる半導体基板
の製造方法を提供することにある。
前述の目的を達成するために、この発明の半導
体基板は、扁平な単結晶半導体領域の外周に、所
要の厚さに多結晶または非晶質半導体の外周縁領
域を形成したことを特徴とするものである。
体基板は、扁平な単結晶半導体領域の外周に、所
要の厚さに多結晶または非晶質半導体の外周縁領
域を形成したことを特徴とするものである。
以下、この発明を図に基いて詳述する。
第4図a,b,cはこの発明による半導体基板
を示し、これらの図において、1は扁平な単結晶
半導体領域であり、この領域1の外周を多結晶ま
たは非晶質半導体からなる外周縁領域2で囲むこ
とにより、前記単結晶半導体領域1に機械的損傷
が直接到達しないようにしてある。なお、この
時、単結晶半導体領域1の周縁部に加工時に加え
られた歪領域は、硝酸とフツ酸の混合液によるエ
ツチングで十分に除去してある。
を示し、これらの図において、1は扁平な単結晶
半導体領域であり、この領域1の外周を多結晶ま
たは非晶質半導体からなる外周縁領域2で囲むこ
とにより、前記単結晶半導体領域1に機械的損傷
が直接到達しないようにしてある。なお、この
時、単結晶半導体領域1の周縁部に加工時に加え
られた歪領域は、硝酸とフツ酸の混合液によるエ
ツチングで十分に除去してある。
前述したように、歪が除去された単結晶半導体
領域は、応力の集中個所がなく、高降伏強度をも
つ。すなわち、転位の発生や増殖が起りにくく、
すべり帯も形成しにくい。
領域は、応力の集中個所がなく、高降伏強度をも
つ。すなわち、転位の発生や増殖が起りにくく、
すべり帯も形成しにくい。
一般に転位の形成は均一核形成ではほとんど起
り得ず、転位ができるためにはその発生源となる
核が必要である。従つて前述のような構造にし
て、製造工程中にウエハーに導入される応力の集
中個所、転位の発生源を最少にしたウエハーで
は、転位が発生しにくい。また、単結晶の応力−
歪曲線は、第5図に示すように、その結晶に存在
する転位の密度によつて異なり、転位密度がρが
小さなほど大きな降伏応力をもつ。つまり、転位
が少ないほど結晶のすべりが起りにくい、すなわ
ちすべり帯が形成されにくく、塑性変形が起りに
くい。このため、この発明の構造のウエハーでは
すべり帯が発生しにくく、集積回路の製造中のマ
スクパターンの転写を困難にするウエハーの変形
も起りにくい。
り得ず、転位ができるためにはその発生源となる
核が必要である。従つて前述のような構造にし
て、製造工程中にウエハーに導入される応力の集
中個所、転位の発生源を最少にしたウエハーで
は、転位が発生しにくい。また、単結晶の応力−
歪曲線は、第5図に示すように、その結晶に存在
する転位の密度によつて異なり、転位密度がρが
小さなほど大きな降伏応力をもつ。つまり、転位
が少ないほど結晶のすべりが起りにくい、すなわ
ちすべり帯が形成されにくく、塑性変形が起りに
くい。このため、この発明の構造のウエハーでは
すべり帯が発生しにくく、集積回路の製造中のマ
スクパターンの転写を困難にするウエハーの変形
も起りにくい。
また、単結晶半導体領域の外周を多結晶半導体
の外周縁領域で囲むと、多結晶半導体の部分は、
集積回路の製造工程中で損傷を受け、歪が存在
し、その部分の結晶粒内で転位の発生や増殖が比
較的容易に起る。しかし、結晶粒界がすべりに対
する障害になつているため、隣りの結晶粒内でさ
らにすべり帯を発生させるには大きな力が必要で
あり、また各結晶粒で結晶方位が異なるため、す
べり帯が単結晶半導体領域内に伸びて行くことも
起りにくい。したがつて、厚さ(幅)0.5mm以上
の単結晶半導体の外周縁領域が存在すれば、周縁
部の損傷による単結晶半導体領域への影響がほと
んどなくなる。
の外周縁領域で囲むと、多結晶半導体の部分は、
集積回路の製造工程中で損傷を受け、歪が存在
し、その部分の結晶粒内で転位の発生や増殖が比
較的容易に起る。しかし、結晶粒界がすべりに対
する障害になつているため、隣りの結晶粒内でさ
らにすべり帯を発生させるには大きな力が必要で
あり、また各結晶粒で結晶方位が異なるため、す
べり帯が単結晶半導体領域内に伸びて行くことも
起りにくい。したがつて、厚さ(幅)0.5mm以上
の単結晶半導体の外周縁領域が存在すれば、周縁
部の損傷による単結晶半導体領域への影響がほと
んどなくなる。
さらに、単結晶半導体領域の外周を非晶質半導
体の外周縁領域で囲んだ場合も、非晶質半導体の
部分に損傷による歪が存在しても、単結晶のよう
に容易にすべり帯を形成し、成長することが起ら
ず、単結晶半導体領域の周縁部の損傷のストツパ
ーとして十分な効果がある。
体の外周縁領域で囲んだ場合も、非晶質半導体の
部分に損傷による歪が存在しても、単結晶のよう
に容易にすべり帯を形成し、成長することが起ら
ず、単結晶半導体領域の周縁部の損傷のストツパ
ーとして十分な効果がある。
前述したようなこの発明の半導体基板は、第6
図に示し、以下に述べる方法で製造することがで
きる。
図に示し、以下に述べる方法で製造することがで
きる。
まず、チヨクラルスキー(CZ)法やフローテ
イングゾーン(FZ)法などによつて成長させた
第6図aの単結晶半導体インゴツト3を、第6図
bのように丸棒(円柱)状に成形し、オリエンテ
ーシヨンフラツト4などの所定の加工を施す。次
に、前述の加工によつて棒状の半導体インゴツト
の表面に加わつた歪を、硝酸とフツ酸の混合液な
どを用いてエツチングすることにより除去する。
その後、第6図cのように、前述の加工を施した
棒状の半導体インゴツトの表面に気相成長法、ス
パツタ法その他の方法により、多結晶または非晶
質の半導体5を0.5mm以上の厚さに付着させて外
周縁領域を形成する。さらに、この外周縁領域を
形成した棒状の半導体を、第6図dに示すよう
に、所定厚さの半導体ウエハー6に切断し、続い
て第6図eに示すように研磨を行う。その後、ウ
エハー6の表面をエツチングして加工歪層を除去
し、最後に第6図fに示すようにポリツシユを行
い、鏡面に仕上げ、第6図gの扁平な半導体結晶
領域1の外周に0.5mm以上の厚さに多結晶または
非晶質半導体の外周縁領域2を一体的に形成した
製品を得る。
イングゾーン(FZ)法などによつて成長させた
第6図aの単結晶半導体インゴツト3を、第6図
bのように丸棒(円柱)状に成形し、オリエンテ
ーシヨンフラツト4などの所定の加工を施す。次
に、前述の加工によつて棒状の半導体インゴツト
の表面に加わつた歪を、硝酸とフツ酸の混合液な
どを用いてエツチングすることにより除去する。
その後、第6図cのように、前述の加工を施した
棒状の半導体インゴツトの表面に気相成長法、ス
パツタ法その他の方法により、多結晶または非晶
質の半導体5を0.5mm以上の厚さに付着させて外
周縁領域を形成する。さらに、この外周縁領域を
形成した棒状の半導体を、第6図dに示すよう
に、所定厚さの半導体ウエハー6に切断し、続い
て第6図eに示すように研磨を行う。その後、ウ
エハー6の表面をエツチングして加工歪層を除去
し、最後に第6図fに示すようにポリツシユを行
い、鏡面に仕上げ、第6図gの扁平な半導体結晶
領域1の外周に0.5mm以上の厚さに多結晶または
非晶質半導体の外周縁領域2を一体的に形成した
製品を得る。
前述したように、この発明の製造方法では、従
来の製造工程に比べ、単結晶半導体インゴツトを
棒状に加工した後、その加工歪領域を除去する工
程と、これに続いて半導体インゴツトの表面に多
結晶または非晶質半導体を付着させる工程が加わ
ることが異なる。
来の製造工程に比べ、単結晶半導体インゴツトを
棒状に加工した後、その加工歪領域を除去する工
程と、これに続いて半導体インゴツトの表面に多
結晶または非晶質半導体を付着させる工程が加わ
ることが異なる。
この発明の構造を有するウエハーの製造工程と
して、前述のような方法は、従来のウエハー製造
工程と大きく変更することがなく、容易に導入す
ることができると共に、非常に確実な製造方法で
ある。
して、前述のような方法は、従来のウエハー製造
工程と大きく変更することがなく、容易に導入す
ることができると共に、非常に確実な製造方法で
ある。
以上詳述したように、この発明は、半導体装置
の製造中に発生する結晶欠陥を最少にするウエハ
ーを提供することができる。そして、この発明
は、無転位単結晶半導体基板を使用する半導体集
積回路の製造に有効であり、とくに直径が75mm以
上のウエハーを用い、1100℃以上の高い温度の熱
処理を行う場合に、すべり帯を最少にすることが
でき、ウエハーの変形も最小に抑えることができ
る。
の製造中に発生する結晶欠陥を最少にするウエハ
ーを提供することができる。そして、この発明
は、無転位単結晶半導体基板を使用する半導体集
積回路の製造に有効であり、とくに直径が75mm以
上のウエハーを用い、1100℃以上の高い温度の熱
処理を行う場合に、すべり帯を最少にすることが
でき、ウエハーの変形も最小に抑えることができ
る。
また、前述の構造を有するウエハーは、この発
明の第2番目の発明の製造方法で、棒状に加工さ
れた単結晶半導体インゴツトの表面に多結晶また
は非晶質半導体を付着させることにより容易に得
ることができる。すなわち、従来のウエハー製造
工程に比べて、例えば前記半導体インゴツトのエ
ツチング工程と気相成長の2工程が増加するだけ
で、従来の工程を大きく変更する必要がなく、工
程導入の容易さ、および確実性がともにすぐれて
いる。
明の第2番目の発明の製造方法で、棒状に加工さ
れた単結晶半導体インゴツトの表面に多結晶また
は非晶質半導体を付着させることにより容易に得
ることができる。すなわち、従来のウエハー製造
工程に比べて、例えば前記半導体インゴツトのエ
ツチング工程と気相成長の2工程が増加するだけ
で、従来の工程を大きく変更する必要がなく、工
程導入の容易さ、および確実性がともにすぐれて
いる。
第1図はすべり帯形成状態を示すウエハーの顕
微鏡写真、第2図は大きな熱容量をもつウエハー
支持体の説明図、第3図は従来のウエハーの周縁
部を示す拡大縦断面図、第4図a,bおよびcは
この発明によるウエハーを示す平面図、縦断面お
よび周縁部の拡大縦断面図、第5図は単結晶にお
ける応力−歪み線図、第6図a〜gはこの発明に
よるウエハーの製造工程を工程順に示す説明図で
ある。 1……単結晶半導体領域、2……外周縁領域、
3……半導体インゴツト、5……多結晶または非
晶質の半導体、6……ウエハー。
微鏡写真、第2図は大きな熱容量をもつウエハー
支持体の説明図、第3図は従来のウエハーの周縁
部を示す拡大縦断面図、第4図a,bおよびcは
この発明によるウエハーを示す平面図、縦断面お
よび周縁部の拡大縦断面図、第5図は単結晶にお
ける応力−歪み線図、第6図a〜gはこの発明に
よるウエハーの製造工程を工程順に示す説明図で
ある。 1……単結晶半導体領域、2……外周縁領域、
3……半導体インゴツト、5……多結晶または非
晶質の半導体、6……ウエハー。
Claims (1)
- 【特許請求の範囲】 1 半導体装置の製造に用いられる半導体基板に
おいて、扁平な単結晶半導体領域の外周に、多結
晶または非晶質半導体からなり熱処理における転
位の発生または増殖を起りにくくしすべり帯を抑
制する所定の厚さの外周縁領域を形成したことを
特徴とする半導体基板。 2 半導体装置の製造に用いられる半導体基板の
製造方法において、単結晶半導体インゴツトを所
定の直径を有する棒状に加工する工程と、前記加
工により前記半導体インゴツトに加わつた歪をエ
ツチングにより除去する工程と、前記歪を除去し
た前記半導体インゴツトの表面に多結晶または非
晶質半導体材料を所定の厚さに付着させて熱処理
における転位の発生または増殖を起りにくくしす
べり帯を抑制する外周縁領域を形成する工程と、
前記外周縁領域を形成した前記半導体インゴツト
を切断して前記外周縁領域を有する所定厚さの扁
平な半導体基板を形成する工程とを含むことを特
徴とする半導体基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49480A JPS5698817A (en) | 1980-01-09 | 1980-01-09 | Semiconductor substrate and its preparation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49480A JPS5698817A (en) | 1980-01-09 | 1980-01-09 | Semiconductor substrate and its preparation |
Publications (2)
Publication Number | Publication Date |
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JPS5698817A JPS5698817A (en) | 1981-08-08 |
JPS634342B2 true JPS634342B2 (ja) | 1988-01-28 |
Family
ID=11475302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP49480A Granted JPS5698817A (en) | 1980-01-09 | 1980-01-09 | Semiconductor substrate and its preparation |
Country Status (1)
Country | Link |
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JP (1) | JPS5698817A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4492293B2 (ja) * | 2004-10-21 | 2010-06-30 | 株式会社Sumco | 半導体基板の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101661A (en) * | 1978-01-27 | 1979-08-10 | Toshiba Corp | Ingot for single crystal substrate |
-
1980
- 1980-01-09 JP JP49480A patent/JPS5698817A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101661A (en) * | 1978-01-27 | 1979-08-10 | Toshiba Corp | Ingot for single crystal substrate |
Also Published As
Publication number | Publication date |
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JPS5698817A (en) | 1981-08-08 |
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