JPS634216B2 - - Google Patents
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- JPS634216B2 JPS634216B2 JP56069403A JP6940381A JPS634216B2 JP S634216 B2 JPS634216 B2 JP S634216B2 JP 56069403 A JP56069403 A JP 56069403A JP 6940381 A JP6940381 A JP 6940381A JP S634216 B2 JPS634216 B2 JP S634216B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Description
【発明の詳細な説明】
本発明は伝送制御割込方法に係り、特に全二重
通信方式によつて送信データに対する応答を得な
がらデータ伝送を行なう様な伝送制御手順を有す
る通信制御装置におけるマスターモジユールと送
受信モジユール間の伝送制御割込方法に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transmission control interrupt method, and particularly relates to a transmission control interrupt method used in a communication control device having a transmission control procedure for transmitting data while obtaining a response to transmitted data using a full-duplex communication method. This invention relates to a transmission control interrupt method between a module and a transmitting/receiving module.
第１図にこの種の公知の通信制御装置の構成が
示される。この図において、通信制御装置１，２
は、マスターモジユール３，４と、送受信モジユ
ール５，６により構成され、通信制御装置１，２
間のデータ伝送は、送信回線７及び受信回線８を
介して行なわれる。 FIG. 1 shows the configuration of a known communication control device of this type. In this figure, communication control devices 1 and 2
is composed of master modules 3, 4 and transmitting/receiving modules 5, 6, and communication control devices 1, 2.
Data transmission between them is performed via a transmission line 7 and a reception line 8.
第２図に、この様な通信制御装置１，２間のデ
ータ伝送を示される。送信データ発生１１（３フ
レーム分）によりマスターモジユールデータ伝送
プログラム９が起動され、送信要求処理１３を実
行し、さらに送受信モジユール５に応して送信要
求１９を発し、次の受信応答終了割込２１を受け
取るまでWAIT状態Ｔ１，１７となる。 FIG. 2 shows data transmission between such communication control devices 1 and 2. The master module data transmission program 9 is activated by transmission data generation 11 (for 3 frames), executes transmission request processing 13, issues a transmission request 19 in response to the transmission/reception module 5, and issues the next reception response end interrupt. The wait state is T1, 17 until it receives 21.
送受信モジユール５においては、送信要求１９
により送受信モジユールプログラム１０が動作
し、送信要求受付処理４７が実行される。さらに
送信回線７へ１フレーム分の送信データを出力す
る為のDMA（Direct Memory Access）転送要
求処理２３がなされ、フレーム送信要求３０が発
せられる。 In the transmission/reception module 5, the transmission request 19
The transmission/reception module program 10 operates, and the transmission request reception process 47 is executed. Further, DMA (Direct Memory Access) transfer request processing 23 is performed to output one frame worth of transmission data to the transmission line 7, and a frame transmission request 30 is issued.
これによつてDMAが起動され、１フレーム分
の送信データフレームＩ０，４０が送信回路７に
出力される。１フレーム分のデータ伝送が終了す
ると、フレーム伝送終了３５により送受信モジユ
ールプログラム１０は、次の送信データのDMA
転送要求処理２４を実行し、フレーム送信要求３
１を発する。これによりDMAが起動され、１フ
レーム分の伝送データフレームＩ１，４１が送信
回線７に出力される。さらにそれが終了すると、
フレーム送信終了３６により送受信モジユールプ
ログラム１０は、次の送信データのデータ伝送を
実行する。この時、送信データ発生１２（２フレ
ーム分）が起つてもマスターモジユールデータ伝
送プログラム９が、WAIT状態Ｔ１，１７にあ
る為、送信要求処理の実行は延期される。 As a result, the DMA is activated, and one frame worth of transmission data frames I0 and 40 are output to the transmission circuit 7. When the data transmission for one frame is completed, the frame transmission end 35 causes the transmitting/receiving module program 10 to start the DMA for the next transmission data.
Executes transfer request processing 24 and sends frame transmission request 3
Emit 1. This activates the DMA, and one frame of transmission data frame I1, 41 is output to the transmission line 7. Moreover, when it is finished,
Upon completion of frame transmission 36, the transmission/reception module program 10 executes data transmission of the next transmission data. At this time, even if the transmission data generation 12 (for two frames) occurs, the master module data transmission program 9 is in the WAIT state T1, 17, so the execution of the transmission request process is postponed.
一方、送信データフレームＩ０〜Ｉ２，４０〜
４２に対する受信応答として、相手通信制御装置
２から受信回線８を介して受信応答フレームRR
３，４５を受信した場合、送受信モジユールプロ
グラム１０は、受信応答処理２８を実行し、送信
バツフア＃０〜＃２までの解放を受信応答終了割
込２１によりマスターモジユール３に連絡する。
これによりマスターモジユールデータ伝送プログ
ラム９のWAIT状態Ｔ１，１７は、解放され送
信バツフア解放処理１５を実行する。さらにマス
ターモジユールデータ伝送プログラム９は、延期
されていた送信データ発生１２（２フレーム分）
による送信要求処理１４を実行する。以下同様に
して、送信データフレームＩ３〜Ｉ４，４３〜４
４のデータ伝送を実行する。 On the other hand, transmission data frames I0 to I2, 40 to
42, a reception response frame RR is sent from the other party's communication control device 2 via the reception line 8.
3, 45, the transmitting/receiving module program 10 executes a receiving response process 28 and notifies the master module 3 of the release of transmitting buffers #0 to #2 through a receiving response end interrupt 21.
As a result, the WAIT state T1, 17 of the master module data transmission program 9 is released and the transmission buffer release process 15 is executed. In addition, the master module data transmission program 9 will generate transmission data 12 (for 2 frames), which has been postponed.
The transmission request process 14 is executed. Similarly, transmission data frames I3-I4, 43-4
4 data transmission is executed.
この様に従来技術によるデータ伝送において
は、送信データに対する受信応答フレームを受け
取るまでは、次に発生した送信データを伝送する
ことができないと言う欠点がある。 As described above, data transmission according to the prior art has the disadvantage that the next transmitted data cannot be transmitted until a reception response frame for the transmitted data is received.
従つて、本発明の目的は、全二重通信方式によ
つて送信データに対する応答を得ながら、データ
伝送を行なう通信制御装置において、マスターモ
ジユールからのデータ送信要求が送信データに対
する応答受信と無関係に行なえる様にし、もつて
データ伝送効率の向上を図つた伝送制御割込方法
を提供することにある。 Therefore, an object of the present invention is to provide a communication control device that performs data transmission while obtaining a response to transmitted data using a full-duplex communication method, in which a data transmission request from a master module is unrelated to receiving a response to transmitted data. It is an object of the present invention to provide a transmission control interrupt method that enables data transmission to be performed and improves data transmission efficiency.
而して、本発明は、全二重通信方式によつて送
信データに対する応答を得ながら、データ伝送を
行なう通信制御装置において、この通信制御装置
にマスターモジユールと送受信モジユールを具備
せしめ、データ伝送要求に対する送信要求受付終
了割込みと、送信データに対する応答受信による
受信応答割込みを上記マスターモジユールと送受
信モジユール間の割込みとして併用し、連続的に
データ送信が行なえる様にしたものである。 Accordingly, the present invention provides a communication control device that transmits data while obtaining a response to transmitted data using a full-duplex communication method. A transmission request reception end interrupt for a request and a reception response interrupt due to reception of a response to transmission data are used together as interrupts between the master module and the transmitting/receiving module, so that data can be transmitted continuously.
更に、マスターモジユールの送信要求プログラ
ムと、送信データの応答受信による送信バツフア
解放プログラム非同期に動作する様に構成したも
のである。 Furthermore, the transmission request program of the master module and the transmission buffer release program upon reception of a response to transmission data are configured to operate asynchronously.
以下、図面に基づいて本発明の一実施例につい
て詳細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail based on the drawings.
本実施例において、通信制御装置１，２は、第
１図に示す様に、マスターモジユール３，４と送
受信モジユール５，６を有していることが前提と
される。この様な前提で、例えば通信制御装置１
に送信データが発生した場合のデータ伝送につい
て以下説明する。 In this embodiment, it is assumed that the communication control devices 1 and 2 have master modules 3 and 4 and transmitting and receiving modules 5 and 6, as shown in FIG. With this premise, for example, communication control device 1
Data transmission when transmission data is generated will be described below.
第３図は、本実施例による送受信タイムチヤー
トを示す図である。この図において、送信データ
１１（例えば３フレーム分）によりマスターモジ
ユル送信要求プログラム４９が起動され、送信要
求処理１３が実行される。さらに送受信モジユー
ル５に対して送信要求１９が発せられ、次の送信
要求受付終了割込５１を受け取るまでWAIT状
態Ｔ１，１７となる。送受信モジユール５におい
ては、送信要求１９により送受信モジユールプロ
グラム１０が動作し、送信要求受付処理４７が実
行される。さらにこの処理の終了時点でマスター
モジユール３に対し、送信要求受付終了割込５１
が発せられる。これによりマスターモジユール送
信要求プログラム４９のWAIT状態Ｔ１，１７
は、解放される。一方、送受信モジユール５にお
いては、送信回線７へ１フレーム分の送信データ
を出力する為のDMA転送要求処理２３が実行さ
れ、フレーム送信要求３０が発せられる。これに
よつてDMAが起動され、１フレーム分の送信デ
ータフレームＩ０，４０が送信回線７に出力され
る。１フレーム分のデータ送信が終了すると、フ
レーム送信終了３５により、送受信モジユールプ
ログラム１０は、次の送信データのDMA転送要
求処理２４を実行し、フレーム送信要求３１を発
する。これによりDMAが起動され、１フレーム
分の送信データフレームＩ１，４１が、送信回線
７に出力され、それが終了するとフレーム送信終
了３６により送受信モジユールプログラム１０
は、次の送信データのデータ伝送を実行する。 FIG. 3 is a diagram showing a transmission/reception time chart according to this embodiment. In this figure, a master module transmission request program 49 is activated by transmission data 11 (for example, three frames), and transmission request processing 13 is executed. Furthermore, a transmission request 19 is issued to the transmitting/receiving module 5, and the WAIT state T1, 17 is maintained until the next transmission request reception end interrupt 51 is received. In the transmission/reception module 5, the transmission/reception module program 10 is activated by the transmission request 19, and a transmission request reception process 47 is executed. Furthermore, at the end of this process, a transmission request reception end interrupt 51 is sent to the master module 3.
is emitted. This causes the master module transmission request program 49 to enter the WAIT state T1, 17.
is released. On the other hand, in the transmitting/receiving module 5, a DMA transfer request process 23 for outputting one frame worth of transmission data to the transmitting line 7 is executed, and a frame transmission request 30 is issued. As a result, the DMA is activated, and one frame worth of transmission data frames I0 and 40 are output to the transmission line 7. When the data transmission for one frame is completed, the transmission/reception module program 10 executes the DMA transfer request processing 24 for the next transmission data according to the frame transmission end 35, and issues a frame transmission request 31. As a result, the DMA is activated, and one frame worth of transmission data frames I1, 41 is output to the transmission line 7. When this is completed, the transmission/reception module program 10 is activated by the frame transmission end 36.
executes the data transmission of the next transmission data.
又、マスターモジユール３においては、送信デ
ータ発生１２（２フレーム分）により、マスター
モジユール送信要求プログラム４９が起動されて
送信要求処理１４が実行される。さらに送受信モ
ジユール５に対して送信要求２０が発せられ、次
の送信要求受付終了割込５２を受け取るまで
WAIT状態Ｔ２，１８となる。送受信モジユー
ル５おいては、送信要求２０により送受信モジユ
ールプログラム１０が動作し、送信要求受付処理
４８を実行して、さらにこの処理の終了時点でマ
スターモジユール３に対し、送信要求受付終了割
込５２を発する。これによりマスターモジユール
送信要求プログラム４９のWAIT状態Ｔ２，１
８は解放される。以下、前述と同様の手順で残り
の送信データフレームＩ２〜Ｉ４，42〜44のデー
タ伝送が実行される。 Furthermore, in the master module 3, upon generation of transmission data 12 (for two frames), the master module transmission request program 49 is activated and the transmission request process 14 is executed. Further, a transmission request 20 is issued to the transmitting/receiving module 5, until the next transmission request reception end interrupt 52 is received.
The WAIT state T2,18 is entered. In the transmitting/receiving module 5, the transmitting/receiving module program 10 is activated by the transmitting request 20, executes a transmitting request acceptance process 48, and further sends a transmitting request acceptance end interrupt to the master module 3 at the end of this process. Emit 52. This causes the master module transmission request program 49 to enter the WAIT state T2,1.
8 is released. Thereafter, data transmission of the remaining transmission data frames I2 to I4 and 42 to 44 is performed in the same procedure as described above.
一方、送信データフレームＩ０〜Ｉ２，４０〜
４２に対する受信応答として、相手通信制御装置
２から受信回線８を介して、受信応答フレーム
RR３，４５を受信した場合、送受信モジユール
プログラム１０は、受信応答処理２８を実行し、
送信バツフア＃０〜＃２までの解放を受信応答割
込５３によりマスターモジユール３に連絡する。
これによつてマスターモジユールバツフア解放プ
ログラム５０が起動され、送信バツフア解放処理
１５を実行する。以下、受信応答フレームRR
５，４６を受信した場合も同様にして送信バツフ
ア＃３〜＃４のバツフア解放が行なわれる。 On the other hand, transmission data frames I0 to I2, 40 to
42, a reception response frame is sent from the other party's communication control device 2 via the reception line 8.
When receiving RR3, 45, the transmitting/receiving module program 10 executes reception response processing 28,
The release of transmission buffers #0 to #2 is communicated to the master module 3 by a reception response interrupt 53.
As a result, the master module buffer release program 50 is started and the transmission buffer release process 15 is executed. Below is the reception response frame RR
5 and 46, transmission buffers #3 to #4 are released in the same manner.
次に本発明の一実施例による回路動作につい
て、第４図の通信制御装置のモジユール構成図及
び第５図のステータスレジスタの詳細な構成図を
用いて説明する。 Next, the circuit operation according to an embodiment of the present invention will be explained using the module configuration diagram of the communication control device shown in FIG. 4 and the detailed configuration diagram of the status register shown in FIG. 5.
ここで８面の送信バツフア７２〜７８には、０
〜７の送信バツフア番号を付し、この送信バツフ
アを順次サイクリツクに使用するものとする。
又、送信バツフア番号（０〜７）は、送信フレー
ムシーケンス番号（０〜７）及び受信応答シーケ
ンス番号（０〜７）とそれぞれ１対１に対応させ
るものとする。但し、受信応答シーケンス番号
は、送信フレームシーケンス番号−１までの受信
応答を意味するものとする。さらに、マスタモジ
ユール３の送信バツフア先頭ポインタメモリ８０
は、最新送信要求フレームの送信バツフア番号＋
１を記憶し、送信バツフア最終ポインタメモリ７
９は、送信要求フレームの最新受信応答確認送信
バツフア番号＋１を記憶する。一方、送受信モジ
ユール５の送信要求先頭ポインタメモリ８２は、
送信要求の受付が完了した最新送信要求フレーム
の送信バツフア番号＋１を記憶し、送信ポインタ
メモリ８３は、送信が完了した送信フレームの送
信バツフア番号＋１を記憶する構成である。送信
入力データ８５は、入力回路８４により取り込ま
れる。この入力データ８５を送信する必要があれ
ば、送信バツフア先頭ポインタメモリ８０が示す
送信バツフア、例えば送信バツフア７２に送信デ
ータの書き込みが行なわれ、送信バツフア先頭ポ
インタメモリ８０が歩進される。以下同様にし
て、送信データは送信バツフア７３、送信バツフ
ア７４に格納され、その都度送信バツフア先頭ポ
インタメモリ８０が歩進される。この様にして、
送信データの送信バツフア７２〜７４への格納が
終了したならば、コマンドレジスタ７０に対し、
バス・カツプラー６９を介して、送信要求の書き
込みを行なう。これによりコマンドレジスタ７０
から送受信モジユールマイクロプロセツサ５６に
対して割込信号６０が発せられる。この割込みに
より、送受信モジユールマイクロプロセツサ５６
は、マスターモジユール３のRAM（ランダムア
クセスメモリ）６４内の送信バツフア先頭ポイン
タメモリ８０の内容をRAM６５内の送信要求先
頭ポインタメモリ８２へ転送する。その後、送受
信モジユールマイクロプロセツサ５６は、ステー
タスレジスタ７１の送信要求受付終了ビツト８６
（第５図）をセツトし、さらに割込みレジスタ６
８により、割込信号５９をマスターモジユールマ
イクロプロセツサ５５に対し出力する。マスター
モジユールマイクロプロセツサ５５は、この割込
みによつてステータスレジスタ７１を読み取り、
送信要求受付終了ビツト８６を判定し、送信要求
の受付けが終了した事を認識する。次の新たな送
信要求に対しても同様にして、送受信モジユール
５において送信要求の受付を行う。但し、マスタ
ーモジユールマイクロプロセツサ５５は、送信バ
ツフアのあきが１面以下の場合は、（送信バツフ
ア先頭ポインタメモリ８０から送信バツフア最終
ポインタメモリ７９−１までがあきの送信バツフ
ア面数）送信入力データの取込みをペンデイング
するものとする。 Here, the transmission buffers 72 to 78 on page 8 contain 0
It is assumed that transmission buffer numbers .about.7 are assigned, and these transmission buffers are sequentially used for cyclic transmission.
Further, it is assumed that the transmission buffer numbers (0 to 7) are in one-to-one correspondence with the transmission frame sequence numbers (0 to 7) and the reception response sequence numbers (0 to 7), respectively. However, the reception response sequence number means reception responses up to the transmission frame sequence number minus 1. Furthermore, the transmission buffer head pointer memory 80 of the master module 3
is the transmission buffer number of the latest transmission request frame +
1 and transmit buffer final pointer memory 7.
9 stores the latest reception response confirmation transmission buffer number +1 of the transmission request frame. On the other hand, the transmission request head pointer memory 82 of the transmission/reception module 5 is
The transmission buffer number +1 of the latest transmission request frame for which reception of the transmission request has been completed is stored, and the transmission pointer memory 83 is configured to store the transmission buffer number +1 of the transmission frame for which transmission has been completed. Transmission input data 85 is taken in by input circuit 84 . If it is necessary to transmit this input data 85, the transmission data is written into the transmission buffer indicated by the transmission buffer head pointer memory 80, for example, the transmission buffer 72, and the transmission buffer head pointer memory 80 is incremented. Thereafter, transmission data is similarly stored in the transmission buffer 73 and the transmission buffer 74, and the transmission buffer head pointer memory 80 is incremented each time. In this way,
When the storage of the transmission data in the transmission buffers 72 to 74 is completed, the command register 70 is
A transmission request is written via the bus coupler 69. This causes the command register 70
An interrupt signal 60 is generated from the transmitter/receiver module microprocessor 56. This interrupt causes the transmitter/receiver module microprocessor 56 to
transfers the contents of the transmission buffer head pointer memory 80 in the RAM (random access memory) 64 of the master module 3 to the transmission request head pointer memory 82 in the RAM 65. Thereafter, the transmitting/receiving module microprocessor 56 sets the transmission request acceptance end bit 86 in the status register 71.
(Fig. 5), and further interrupt register 6
8 outputs an interrupt signal 59 to the master module microprocessor 55. The master module microprocessor 55 reads the status register 71 by this interrupt, and
The transmission request reception end bit 86 is determined and it is recognized that the reception of the transmission request has ended. Similarly, for the next new transmission request, the transmission/reception module 5 accepts the transmission request. However, if the space in the transmission buffer is one page or less, the master module microprocessor 55 transmits input data (the number of transmission buffer pages left open from the transmission buffer first pointer memory 80 to the transmission buffer last pointer memory 79-1). The import of the information shall be pending.
一方、送信データを出力する為、送受信モジユ
ールマイクロプロセツサ５６は、送信ポインタメ
モリ８３が示す送信バツフア番号の送信バツフア
先頭アドレス及び、送信データバイト数を
DMAC（ダイレクトメモリアクセスコートロー
ラ）、６７に書き込み、送信データの送受信回路
６６へのDMA転送を要求する。これにより送受
信回路６６は、送信回線７に対し送信データフレ
ームの出力を行なう。これが終了したならば
DMAC６７は、DMA転送終了の割込信号６１を
送受信モジユールマイクロプロセツサ５６に出力
する。 On the other hand, in order to output transmission data, the transmission/reception module microprocessor 56 calculates the transmission buffer start address of the transmission buffer number indicated by the transmission pointer memory 83 and the number of transmission data bytes.
It is written to the DMAC (Direct Memory Access Coordinator) 67 to request DMA transfer of the transmission data to the transmission/reception circuit 66. As a result, the transmitter/receiver circuit 66 outputs a transmission data frame to the transmission line 7. If this is finished
The DMAC 67 outputs an interrupt signal 61 indicating the end of DMA transfer to the transmitting/receiving module microprocessor 56.
送受信モジユールマイクロプロセツサ５６は、
この割込みにより送信ポインタメモリ８３を歩進
し、送信要求先頭ポインタメモリ８２の内容との
比較を行ない、以下メモリの内容が一致するまで
送信データのDMA転送を同様に繰り返し、送信
データフレームの送信回線７への出力を実行す
る。又、これらの送信データフレームに対する受
信応答フレームを受信回線８を介して送受信回路
６６が受け取つた場合、送受信モジユールマイク
ロプロセツサ５６は、ステータスレジスタ７１に
受信したフレームの受信応答シーケンス番号８
８、及び受信応答８７をセツトし、割込みレジス
タ６８により割込信号５９をマスターモジユール
マイクロプロセツサ５５に対し出力する。マスタ
ーモジユールマイクロプロセツサ５５は、この割
込みによりステータスレジスタ７１を読み取り、
受信応答ビツトを判定した後、受信応答シーケン
ス番号８８を送信バツフア最終ポインタメモリ７
９に転送し、送信バツフアの解放を行なう。すな
わち、送信バツフア最終ポインタメモリ７９に
は、送信要求フレームの最新受信応答確認済送信
バツフア番号＋１が格納されており、これを更新
することによつて、あきの送信バツフアを送信バ
ツフア先頭ポインタメモリ８０から更新後の送信
バツフア最終ポインタメモリ７９−１までとし、
送信バツフアの解放を行う。 The transmitting/receiving module microprocessor 56 is
This interrupt advances the transmission pointer memory 83 and compares it with the contents of the transmission request head pointer memory 82. Thereafter, the DMA transfer of the transmission data is repeated in the same way until the contents of the memory match, and the transmission line of the transmission data frame is Executes output to 7. Further, when the transmitter/receiver circuit 66 receives a reception response frame for these transmission data frames via the reception line 8, the transmitter/receiver module microprocessor 56 stores the reception response sequence number 8 of the received frame in the status register 71.
8 and a reception response 87, and an interrupt signal 59 is outputted to the master module microprocessor 55 by the interrupt register 68. The master module microprocessor 55 reads the status register 71 by this interrupt, and
After determining the reception response bit, the reception response sequence number 88 is sent to the buffer final pointer memory 7.
9 and releases the transmission buffer. That is, the transmission buffer last pointer memory 79 stores the latest reception response confirmed transmission buffer number +1 of the transmission request frame, and by updating this, the empty transmission buffer is moved from the transmission buffer first pointer memory 80. The updated transmission buffer is up to the final pointer memory 79-1,
Releases the transmission buffer.
以上説明した様に、本発明によれば、全二重通
信方式によつて送信データに対する応答を得なが
らデータ伝送を行なう通信制御装置において、マ
スターモジユールからのデータ送信要求を、送信
データに対する応答受信と無関係に行なえる様に
したので、データ伝送の効率を向上させることが
できる。 As explained above, according to the present invention, in a communication control device that performs data transmission while obtaining a response to transmission data using a full-duplex communication method, a data transmission request from a master module is received as a response to transmission data. Since this can be done independently of reception, the efficiency of data transmission can be improved.
第１図は通信制御装置の概略を示すブロツク
図、第２図は従来技術による送受信タイムチヤー
トを示す図、第３図は本発明の一実施例による送
受信タイムチヤートを示す図、第４図は本発明の
一実施例における通信制御装置のモジユール構成
図、第５図はステータスレジスタの詳細な構成
図。
１，２……通信制御装置、３，４……マスター
モジユール、５，６……送受信モジユール、７…
…送信回線、８……受信回線。
FIG. 1 is a block diagram showing an outline of a communication control device, FIG. 2 is a diagram showing a transmission and reception time chart according to the prior art, FIG. 3 is a diagram showing a transmission and reception time chart according to an embodiment of the present invention, and FIG. 4 is a diagram showing a transmission and reception time chart according to an embodiment of the present invention. FIG. 5 is a module configuration diagram of a communication control device according to an embodiment of the present invention, and FIG. 5 is a detailed configuration diagram of a status register. 1, 2... Communication control device, 3, 4... Master module, 5, 6... Transmission/reception module, 7...
...Transmission line, 8...Reception line.
Claims (1)
応答を得ながら、データ伝送を行なう通信制御装
置において、該通信制御装置にマスターモジユー
ルと、送受信モジユールを備え、データ伝送要求
に対する送信要求受付終了割込みと、送信データ
に対する応答受信による受信応答割込みを該マス
ターモジユールと送受信モジユール間の割込みと
して併用し、連続的にデータ伝送が行なえること
を特徴とする伝送制御割込方法。 ２ マスターモジユールの送信要求プログラム
と、送信データの応答受信による送受バツフア解
放プログラムが非同期に動作することを特徴とす
る特許請求の範囲第１項記載の伝送制御割込方
法。[Scope of Claims] 1. A communication control device that transmits data while obtaining a response to transmitted data using a full-duplex communication method, wherein the communication control device includes a master module and a transmitting/receiving module, A transmission control interrupt method characterized in that data transmission can be performed continuously by using both a transmission request reception end interrupt for a transmission request and a reception response interrupt due to reception of a response to transmission data as interrupts between the master module and the transmission/reception module. . 2. The transmission control interrupt method according to claim 1, wherein the transmission request program of the master module and the transmission/reception buffer release program upon reception of a response to transmission data operate asynchronously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069403A JPS57185533A (en) | 1981-05-11 | 1981-05-11 | Interruption method for transmission control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069403A JPS57185533A (en) | 1981-05-11 | 1981-05-11 | Interruption method for transmission control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185533A JPS57185533A (en) | 1982-11-15 |
| JPS634216B2 true JPS634216B2 (en) | 1988-01-28 |
Family
ID=13401596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56069403A Granted JPS57185533A (en) | 1981-05-11 | 1981-05-11 | Interruption method for transmission control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185533A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109452A (en) * | 1985-11-07 | 1987-05-20 | Matsushita Graphic Commun Syst Inc | Data communication control equipment |
| JPS63129746A (en) * | 1986-11-20 | 1988-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Frame transmission control system for communication control equipment |
| JPH02120956A (en) * | 1988-10-28 | 1990-05-08 | Nec Corp | Communication control system |
| JP2679775B2 (en) * | 1989-07-31 | 1997-11-19 | 三田工業株式会社 | Communication method between CPUs |
-
1981
- 1981-05-11 JP JP56069403A patent/JPS57185533A/en active Granted
Non-Patent Citations (1)
| Title |
|---|
| PANAFACOM OS UAS2ám´-jf¨Þ±lxbýÐálcý¨IOXs¨ * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185533A (en) | 1982-11-15 |
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